WO2024138830A1 - 一种电容隔离器、半导体器件 - Google Patents

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WO2024138830A1
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layer
dielectric layer
metal
semiconductor device
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董志伟
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荣湃半导体（上海）有限公司
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/642—Capacitive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions

Definitions

  • capacitive isolators have become the mainstream application in the isolator market due to their advantages such as fast data transmission speed, high signal integrity, low power consumption, strong anti-magnetic ability, compatibility with standard complementary metal oxide semiconductor (CMOS) process, low cost and high voltage resistance.
  • capacitive isolators can include high-voltage capacitive isolators, and the two parts of the circuit to be isolated are electrically coupled to the upper and lower plates respectively.
  • the displacement current is conducted between the circuits through the capacitive isolator to achieve signal transmission, and the thick insulating medium between the capacitor plates realizes low-frequency voltage isolation. Its voltage resistance performance is positively correlated with the thickness of the dielectric layer. When the dielectric layer is reduced, its voltage resistance performance is lower.
  • multiple capacitor isolators may be used. Due to the presence of a parasitic resistance-capacitance network between the capacitor isolators, an electrical connection may be formed between two adjacent capacitor isolators, which may even affect the performance of the semiconductor device in severe cases. For example, when two capacitor isolators are connected to signals with opposite polarities, if one signal is transmitted using the rising edge and the other signal is transmitted using the falling edge, the presence of the parasitic resistance-capacitance network will result in a reduction in signal transmission capability.
  • a capacitive isolator comprising:
  • a polysilicon layer disposed above the isolation region
  • a top metal plate is arranged above the middle metal plate.
  • the isolation region comprises a shallow trench isolation layer.
  • the isolation region comprises an isolation n-type well.
  • the width of the top metal plate is smaller than the width of the bottom metal plate.
  • it also includes:
  • At least one upper dielectric layer is disposed between the middle metal plate and the top metal plate.
  • a passivation layer is disposed above the top metal plate.
  • 3B is a schematic cross-sectional view of a semiconductor device in another preferred embodiment of the present invention.
  • FIGS. 14-15 are schematic diagrams corresponding to the intermediate stages shown in FIGS. 4 and 5 in a method for manufacturing a semiconductor device in a preferred embodiment of the present invention.
  • the width of the middle metal plate is smaller than the width of the bottom metal plate, and the width of the middle metal plate is greater than the width of the top metal plate.
  • the capacitor isolator may include a field oxide layer 106 formed on the substrate 101 to provide isolation for the capacitor isolator.
  • the field oxide layer 106 may include silicon dioxide.
  • the thickness of the field oxide layer 106 may be between about 500 nm and about 1000 nm.
  • the field oxide layer 106 may be formed using a plasma enhanced chemical vapor deposition (PECVD) process.
  • PECVD plasma enhanced chemical vapor deposition
  • the invention further comprises:
  • a passivation layer (not shown) is disposed above the top metal plate.
  • the intermediate metal plate includes at least one.
  • FIG. 1A is a simplified schematic diagram showing a lower metal plate, an intermediate metal plate, and an upper metal plate of a capacitor isolator according to some embodiments of the present invention.
  • FIG. 1A the structure of the capacitor isolator is shown by taking the first capacitor isolator 100 as an example. It should be noted that the structure shown in FIG. 1A is equally applicable to the second capacitor isolator 200 and more other capacitor isolators.
  • the first bottom metal plate 112 a is separated from the first middle metal plate 142 a by a first distance d1
  • the first middle metal plate 142 a is separated from the first top metal plate 162 a by a second distance d2.
  • the first distance d1 can be determined based on the number of upper dielectric layers and the thickness of each upper dielectric layer.
  • the second distance d2 can be determined based on the number of lower dielectric layers and the thickness of each lower dielectric layer.
  • the width of the first intermediate metal plate 142a can be less than the width of the first bottom metal plate 112a or greater than the width of the first top metal plate 162a. That is, the third distance d3 is greater than or equal to the fourth distance d4, and the fourth distance d4 is greater than or equal to zero.
  • Such a design scheme can further reduce the horizontal electric field strength around the first top metal plate 162a, which is conducive to further improving the breakdown voltage of the first capacitor isolator 100.
  • the breakdown voltage of the capacitor isolator according to some embodiments of the present invention can be increased by 10-20% compared with the traditional capacitor isolator without the presence of an intermediate metal plate.
  • FIG. 1B is a simplified schematic diagram showing a lower metal plate, two intermediate metal plates and an upper metal plate of a capacitor isolator according to some embodiments of the present invention. For clarity of illustration, other elements of the semiconductor device 20 are omitted.
  • the structure of the capacitor isolator is represented by the first capacitor isolator 100 as an example. It should be noted that the structure shown in FIG. 1B is equally applicable to the second capacitor isolator 200 and more other capacitor isolators. As shown in FIG.
  • the first capacitor C1 represents the parasitic capacitance between the first bottom metal plate 112a of the first capacitor isolator 100 and the first shallow trench isolation area 102a
  • the second capacitor C2 represents the parasitic capacitance between the second bottom metal plate 112b of the second capacitor isolator 200 and the second shallow trench isolation area 102b
  • the first resistor R1 represents the resistance between the first shallow trench isolation area 102a and the ground line GNG of the external circuit
  • the second resistor R2 represents the resistance between the second shallow trench isolation area 102b and the ground line GNG of the external circuit
  • the third resistor R3 represents the resistance between the first shallow trench isolation area 102a and the second shallow trench isolation area 102b.
  • the isolation region includes an isolation n-type well. The rest is consistent with the above-mentioned embodiment and will not be described again.
  • a middle n-type well 103 is formed in the substrate 101, and the middle n-type well 103 is located between isolation regions of two adjacent capacitor isolators;
  • the semiconductor device 10 of the embodiment of the present invention adopts an isolation structure 300 to reduce the crosstalk between the first capacitor isolator 100 and the second capacitor isolator 200 in the semiconductor device.
  • the isolation structure 300 may include a middle n-type contact 105 disposed in the middle n-type well 103 and p-type contacts 104 located on both sides of the middle n-type well 103.
  • the middle n-type well 103 is electrically coupled to a high potential through the middle n-type contact 105
  • the p-type contact 104 is electrically coupled to the ground terminal of the semiconductor device 10.
  • the isolation structure 300 can suppress the flow of carriers in the substrate 101.
  • the electrical characteristics of the isolation structure 300 are equivalent to reducing the resistances R1 and R2 and increasing the resistance R3. In this way, the crosstalk between the signals coupled to the first and second capacitive isolators 100 and 200 can be significantly suppressed.
  • the isolation region includes a shallow trench isolation layer (102a, 102b).
  • the semiconductor device 10 may include a shallow trench isolation layer 102 (STI) formed in the substrate 101.
  • STI shallow trench isolation layer 102
  • the term “layer” may refer to a sheet type, amount, or thickness of a material.
  • the term “layer” may also refer to a portion of a substrate having different properties than other portions of the substrate. For example, a portion of a substrate may be doped at a high concentration to form an active region, and such a portion may be referred to as a "layer”. Similarly, a portion of a substrate may be doped to form a well, and such a portion may be referred to as a "layer".
  • the active region layer and the well layer may be It cannot be visually identified or distinguished from the substrate.
  • the shallow trench isolation layer 102 may include a first shallow trench isolation layer 102a and a second shallow trench isolation layer 102b that are separated from each other in a horizontal direction.
  • the middle n-type well 103 is disposed in the substrate 101, located between the first shallow trench isolation region 102a and the second shallow trench isolation region 102b, and the middle n-type contact 105 (pickup) is disposed in the middle n-type well 103.
  • the middle n-type well 103 may have a greater thickness than the middle n-type contact 105.
  • the middle n-type well 103 and the middle n-type contact 105 may be formed using an ion implantation process.
  • the dopant used in the ion implantation process may include phosphorus, arsenic, antimony, or bismuth.
  • the doping concentration used in the ion implantation process may be between about 1 x 10 14 cm -3 and about 1 x 10 19 cm -3 .
  • the thickness of the middle n-type well 103 may be between about 0.5 ⁇ m and about 4 ⁇ m, and the thickness of the middle n-type contact 105 may be between about 50 nm and about 100 nm.
  • the width of the top metal plate is smaller than the width of the bottom metal plate.
  • metal vias 109 are disposed in the first dielectric layer 107 to provide interconnections between the bottom metal layer 112 and the underlying polysilicon layer 108.
  • the metal vias 109 may be further disposed through the first dielectric layer 107 and the field oxide layer 106 to provide electrical interconnections between the bottom metal layer 112 and the underlying substrate 101. As shown in FIG. 3A, the metal vias 109 may partially extend into the first dielectric layer 107 to electrically couple the metal contact 112f with the polysilicon contact 108a. Some metal vias 109 extend through the first dielectric layer 107 and the field oxide layer 106 to electrically couple the metal contact 112c with the p-type contact 104 and the metal contact 112e with the middle n-type contact 105.
  • FIG. 3B is a cross-sectional view of a semiconductor device 20 according to some embodiments of the present invention.
  • the semiconductor device 20 includes a second intermediate metal layer 172 disposed on a second intermediate dielectric layer 170.
  • the second intermediate metal layer 172 may include a third intermediate metal plate 172a, a fourth intermediate metal plate 172b, and a plurality of metal contacts 172f.
  • the semiconductor device 20 may further include an additional upper metal layer 182 disposed on the second intermediate dielectric layer 170.
  • the upper metal layer 182 may include a metal contact 182f for interconnecting elements on adjacent layers.
  • the metal contact 182f is electrically coupled to a metal via 171 disposed in the second intermediate dielectric layer 170.
  • the upper dielectric layer 180 is disposed on the upper metal layer 182 and between the metal contacts 182f.
  • the upper metal layer 182 and the upper dielectric layer 180 are shown to illustrate some embodiments of the present invention. It should not be understood that the present invention is limited to only including one upper metal layer 182 and one upper dielectric layer 180.
  • the number and thickness of the upper metal layer and the corresponding upper dielectric layer can be determined according to the specific application scenario. For the sake of clarity, the following content is described using an upper metal layer and an upper dielectric layer as an example.
  • the semiconductor device 20 may further include a top metal layer 162 disposed on the upper dielectric layer 180, and a top dielectric layer 160 disposed on the top metal layer 162 and located between the first top metal plate 162a, the second top metal plate 162b, and the metal contact 162f.
  • the detailed structural description of the top metal layer 162 and the top dielectric layer 160 is omitted here to avoid repetition.
  • the method may include providing a substrate 101 An n-type well 103 is formed on the substrate 101.
  • the n-type well 103 is formed by using an ion implantation process to dope phosphorus or arsenic ions with a doping concentration of about 1 x 10 15 cm -3 to about 1 x 10 18 cm -3 .
  • the shallow trench isolation process may include etching (e.g., dry etching using a hard mask) a groove pattern corresponding to the first shallow trench isolation region 102a and the second shallow trench isolation region 102b on the substrate 101, depositing (e.g., using a PECVD process) an oxide-based dielectric material (e.g., silicon dioxide) in the groove, and then removing excess dielectric material using a chemical mechanical planarization (CMD) process.
  • a middle n-type well 103 is formed on the substrate 101 between the first shallow trench isolation region 102a and the second shallow trench isolation region 102b.
  • the method may further include forming a field oxide layer 106 on the substrate 101.
  • the field oxide layer 106 may be formed using a PECVD process.
  • the field oxide layer 106 may include SiO 2 .
  • the method may include using The CMD process flattens the field oxide layer 106.
  • the method may further include forming a polysilicon layer 108 above the substrate 101.
  • the method includes forming a polysilicon layer 108 on the field oxide layer 106.
  • the polysilicon layer 108 can be formed using a PECVD process and then an etching process is performed. For example, a layer of polysilicon material is deposited on the field oxide layer 106.
  • the method may further include forming metal vias 109 to provide interconnection between adjacent layers.
  • via holes are formed on the first dielectric layer 107 at locations used as metal vias 109 using an etching process, such as a dry etching process or a reactive ion etching (RIE) process.
  • RIE reactive ion etching
  • some via holes are formed to reach the polysilicon contacts 108a of the polysilicon layer 108, while other via holes are formed to penetrate the first dielectric layer 107 and the field oxide layer 106 to reach the n-type contact 105 and the p-type contact 104 in the substrate 101.
  • an etching process such as plasma etching, may be performed using a patterned mask covering the area used as the metal contact 142f to remove the exposed portion of the layer of metal material. Then, the patterned mask may be removed using a plasma etching process or a CMP process.
  • the method may further include forming an intermediate dielectric layer 140 on the intermediate metal layer 142 and between the metal contacts 142f.
  • a CMP process may be performed on the intermediate dielectric layer 140.
  • the metal via 141 may then be formed using a process similar to that used to form the metal via 111. In some embodiments, the metal via 141 is electrically coupled to the metal contact 142f.
  • the method may further include forming one or more upper metal layers and upper dielectric layers above the intermediate metal layer 142.
  • the method may include forming an upper metal layer 152 on the intermediate dielectric layer 140. Then, forming a dielectric layer on the upper metal layer 152.
  • the upper dielectric layer 150 is formed.
  • the upper metal layer 152 can be formed using a process similar to the process of forming the bottom metal layer 112
  • the upper dielectric layer 50 can be formed using a process similar to the process of forming the bottom dielectric layer 110.
  • a layer of metal material such as an aluminum-based metal material, can be deposited on the intermediate dielectric layer 140 using a PECVD process.
  • an etching process such as plasma etching, is performed using a patterned mask covering the area used as the metal contact 152f to remove the exposed portion of the layer of metal material.
  • the patterned mask is removed using a dry plasma etching process or a CMP process.
  • the method may further include forming an upper dielectric layer 150 on the upper metal layer 152 and between the metal contacts 152f.
  • a CMP process can be performed on the upper dielectric layer 150.
  • a metal via 151 is formed using a process similar to the process of forming the metal via 111. In some embodiments, the metal via 151 can be electrically coupled to the metal contact 142f.
  • the above process for forming the upper metal layer 152 and the upper dielectric layer 150 can be repeated a desired number of times to form additional upper metal layers and upper dielectric layers until the first capacitor isolator 100 or the second capacitor isolator 200 reaches a satisfactory capacitance. It should also be noted that the first capacitor isolator 100 and the second capacitor isolator 200 can omit the one or more upper metal layers and the upper dielectric layer. In this case, the processes for forming the one or more upper metal layers and the upper dielectric layer described with reference to Figure 11 can be omitted. This variant still falls within the scope of protection of the present invention.
  • the method may further include forming a top metal layer 162 and a top dielectric layer 160 above the one or more upper dielectric layers.
  • the method may include forming the top metal layer 162 and the top dielectric layer 160 above the intermediate metal layer 142 and the intermediate dielectric layer 140.
  • the method may include forming the top metal layer 162 on the upper dielectric layer 150. Then, forming the top dielectric layer 160 on the top metal layer 162.
  • the top The metal layer 162 can be formed using a process similar to that used to form the bottom metal layer 112, and the top dielectric layer 160 can be formed using a process similar to that used to form the bottom dielectric layer 110.
  • a layer of metal material such as an aluminum-based metal material
  • an etching process such as plasma etching
  • a patterned mask covering the area used as the metal contact 162f to remove the exposed portion of the layer of metal material.
  • the patterned mask is then removed using a dry plasma etching process or a CMP process, leaving the metal contact 162f.
  • the method can further include forming a top dielectric layer 160 on the top metal layer 162 and between the metal contacts 162f.
  • a CMP process can be performed on the top dielectric layer 160.
  • the isolation region includes the isolation n-type wells (103a, 103b) and the isolation n-type contact points (105a, 105b) formed in the isolation n-type wells (103a, 103b).
  • the rest is the same as the above-mentioned embodiment 3 and will not be repeated here.
  • the first isolation n-type well 103a and the second isolation n-type well 103b can be electrically coupled to a high voltage through the n-type contact point 105a and the second n-type contact point 105b, respectively, thereby reducing crosstalk between signals coupled to the first and second capacitive isolators 100 and 200.
  • the first The isolated n-type contact point 105a and the second isolated n-type contact point 105b can be electrically coupled to the high voltage through a large resistor, and the large resistor described here can be selected according to the specific application scenario. It should be noted that, except for the above differences, the description of the semiconductor device 10 with reference to FIG. 3A is equally applicable to the semiconductor device 20. To avoid repeated description, the remaining structural details of the semiconductor device 20 are omitted here.
  • a method of manufacturing a semiconductor device 20 is provided.
  • the method is substantially similar to the method of manufacturing the semiconductor device 10 described with reference to FIGS. 4-12 .
  • the difference lies in the steps described with reference to FIGS. 4 and 5 .
  • FIGS. 14 and 15 show intermediate stages in the method of manufacturing the semiconductor device 20 corresponding to those shown in FIGS. 4 and 5 .

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Abstract

本发明提供一种电容隔离器、半导体器件；其中，电容隔离器包括：衬底；隔离区域，耦接到衬底中；多晶硅层，设置在隔离区域的上方；底部金属板，设置在多晶硅层的上方；至少一下部介电层，设置在底部金属板的上方；中间金属板，设置在至少一下部介电层的上方；顶部金属板，设置在中间金属板的上方。有益效果：通过在电容隔离器的底部金属板和顶部金属板之间增加中间金属板，从而提高电容隔离器的击穿电压，相比现有的不具备中间金属板的传统电容隔离器，击穿电压可以提高10％-20％，同时体积较小；另外通过半导体器件中相邻的两个电容隔离器之间设置隔离结构，减小通过两个电容隔离器传输的信号之间的串扰。

Description

一种电容隔离器、半导体器件 技术领域
本发明涉及半导体技术领域，尤其涉及一种电容隔离器、半导体器件。
背景技术
数字电容隔离器由于具有数据传输速度快、信号完整性高、功耗低、抗磁能力强、兼容标准互补金属氧化物半导体(complementary metal oxide semiconductor，CMOS)工艺、成本低以及耐压高等优点，已经成为隔离器市场中的主流应用。一般而言，电容隔离器可以包括高压电容隔离器，需要隔离的两部分电路分别电耦接到上下极板。电路之间通过电容隔离器传导位移电流实现信号传输，同时电容极板之间的厚绝缘介质实现低频电压隔离，其耐压性能与电介质层的厚度呈正相关，电介质层减少时，其耐压性能就越低。
在半导体器件中，可能使用多个电容隔离器。由于电容隔离器之间存在寄生电阻-电容网络，可能会在相邻的两个电容隔离器之间形成电气关联，严重时甚至影响半导体器件的性能。例如，当两个电容隔离器连接到极性相反的信号时，如果一个信号利用上升沿进行传输而另一个信号利用下降沿进行传输，寄生电阻-电容网络的存在会导致信号传输能力的降低。
现有技术中，通常是通过增大两个电容隔离器的极板之间的距离 来缓解信号传输能力降低的问题。但这种做法可能显著增大半导体芯片的面积，增加产品的成本。因此针对以上问题，迫切需要设计出一种能够提高隔离耐压并减小信号之间串扰的电容隔离器，以满足实际使用的需要。
发明内容
为了解决以上技术问题，本发明提供了一种电容隔离器、半导体器件。
本发明所解决的技术问题可以采用以下技术方案实现：
一种电容隔离器，包括：
衬底；
隔离区域，耦接到所述衬底中；
多晶硅层，设置在所述隔离区域的上方；
底部金属板，设置在所述多晶硅层的上方；
至少一下部介电层，设置在所述底部金属板的上方；
中间金属板，设置在所述至少一下部介电层的上方；
顶部金属板，设置在所述中间金属板的上方。
优选地，所述隔离区域包括浅槽隔离层。
优选地，所述隔离区域包括隔离n型阱。
优选地，所述顶部金属板的宽度小于所述底部金属板的宽度。
优选地，所述中间金属板的宽度小于等于所述底部金属板的宽度。
优选地，所述中间金属板的宽度小于所述底部金属板的宽度，且所述中间金属板的宽度大于所述顶部金属板的宽度。
优选地，还包括：
场氧化层，设置在所述衬底和所述多晶硅层之间。
优选地，还包括：
至少一底部介电层，设置在所述底部金属板和所述至少一下部介电层之间。
优选地，还包括：
至少一中间介电层，设置在所述中间金属板的上方。
优选地，还包括：
至少一上部介电层，设置在所述中间金属板和所述顶部金属板之间。
优选地，还包括：
钝化层，设置在所述顶部金属板的上方。
本发明还提供一种半导体器件，包括至少两个如上述的电容隔离器，还包括：
隔离结构，位于相邻两个所述电容隔离器之间，所述隔离结构包括：
中部n型阱，形成所述衬底中，且所述中部n型阱位于相邻两个所述电容隔离器的所述隔离区域之间；
中部n型接触点，形成于所述中部n型阱内；
p型接触点，形成在所述中部n型阱的至少一侧。
优选地，所述隔离区域包括浅槽隔离层。
优选地，所述隔离区域包括隔离n型阱。
优选地，还包括：
隔离n型接触点，形成于所述隔离n型阱中。
优选地，所述顶部金属板的宽度小于所述底部金属板的宽度。
优选地，所述中间金属板的宽度小于等于所述底部金属板的宽度。
优选地，所述中间金属板的宽度小于所述底部金属板的宽度，且所述中间金属板的宽度大于所述顶部金属板的宽度。
优选地，还包括：
场氧化层，设置在所述衬底和所述多晶硅层之间。
优选地，还包括：
至少一底部介电层，设置在所述底部金属板和所述至少一下部介电层之间。
优选地，还包括：
至少一中间介电层，设置在所述中间金属板的上方。
优选地，还包括：
至少一上部介电层，设置在所述中间金属板和所述顶部金属板之间。
优选地，还包括：
钝化层，设置在所述顶部金属板的上方。
优选地，所述隔离结构还包括：形成于相邻两个所述电容隔离器的所述底部金属板之间的第一金属触点和第二金属触点；其中，所述第一金属触点与所述p型接触点电耦接；所述第二金属触点与所述中部n型接触点电耦接。
本发明技术方案的优点或有益效果在于：
本发明通过在电容隔离器的底部金属板和顶部金属板之间增加 中间金属板，从而提高电容隔离器的击穿电压，相比现有的不具备中间金属板的传统电容隔离器，击穿电压可以提高10％-20％，同时体积较小；另外通过半导体器件中相邻的两个电容隔离器之间设置隔离结构，减小通过两个电容隔离器传输的信号之间的串扰。
附图说明
图1A为本发明一个较佳实施例中，电容隔离器的下部金属板、中间金属板和上部金属板的图；
图1B为本发明另一较佳实施例中，电容隔离器的下部金属板、中间金属板和上部金属板的示意图；
图2A为本发明较佳实施例中，电容隔离器的下部金属板下方的寄生电阻和寄生电容的示意图；
图2B为本发明较佳实施例中，电容隔离器的下部金属板下方的寄生电阻和寄生电容的示意图；
图3A为本发明一个较佳实施例中，半导体器件的截面示意图；
图3B为本发明另一较佳实施例中，半导体器件的截面示意图；
图4-12为本发明较佳实施例中，制作半导体器件的方法的各步骤的截面示意图；
图13为本发明较佳实施例中，制作半导体器件的方法的截面示意图；
图14-15为本发明较佳实施例中，制作半导体器件的方法中对应于图4和5所示的中间阶段的示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
实施例1
参见图1A-1B，本发明的较佳的实施例中，基于现有技术中存在的上述问题，现提供一种电容隔离器，包括：
衬底101；
隔离区域，耦接到衬底101中；
多晶硅层108，设置在隔离区域的上方；
底部金属板，设置在多晶硅层108的上方；
至少一下部介电层(120、130)，设置在底部金属板的上方；
中间金属板，设置在至少一下部介电层(120、130)的上方；
顶部金属板，设置在中间金属板的上方。
具体的，本发明实施例通过在电容隔离器的底部金属板和顶部金属板之间增加中间金属板，从而提高电容隔离器的击穿电压，相比现有的不具备中间金属板的传统电容隔离器，击穿电压可以提高10％-20％，同时体积较小。
作为优选的实施方式，其中，顶部金属板的宽度小于底部金属板 的宽度。
作为优选的实施方式，其中，中间金属板的宽度小于等于底部金属板的宽度。
作为优选的实施方式，其中，中间金属板的宽度小于底部金属板的宽度，且中间金属板的宽度大于顶部金属板的宽度。
作为优选的实施方式，其中，隔离区域包括浅槽隔离层。
作为优选的实施方式，其中，还包括：
场氧化层106，设置在衬底101和多晶硅层108之间。
具体的，在本实施例中，电容隔离器可以包括形成在衬底101上的场氧化层106(field oxide)，用于为电容隔离器提供隔离。在一些实施方式中，场氧化层106可以包括二氧化硅。例如，场氧化层106的厚度可以介于大约500nm和大约1000nm之间。在一些实施方式中，场氧化层106可以利用等离子增强化学气相沉积(PECVD)工艺形成。
作为优选的实施方式，其中，还包括：
至少一底部介电层110，设置在底部金属板和至少一下部介电层(120、130)之间。
作为优选的实施方式，其中，还包括：
至少一中间介电层110，设置在中间金属板的上方。
作为优选的实施方式，其中，还包括：
至少一上部介电层140，设置在中间金属板和顶部金属板之间。
作为优选的实施方式，其中，还包括：
钝化层(图中未标示)，设置在顶部金属板的上方。
于上述较佳的实施例中，中间金属板包括至少一个。
优选的，图1A是简化示意图，示出了根据本发明一些实施方式的电容隔离器的下部金属板、中间金属板和上部金属板。为了图示清晰，省略了半导体器件10的其他元件。在图1A中，电容隔离器的结构以第一电容隔离器100为例表示。需要注意的是，图1A所示的结构同等地适用于第二电容隔离器200以及更多的其他电容隔离器。
如图1A所示，第一底部金属板112a与第一中间金属板142a隔开第一距离d1，而第一中间金属板142a与第一顶部金属板162a隔开第二距离d2。在一些实施方式中，第一距离d1可以根据上部介电层的数量以及每层上部介电层的厚度来确定。类似地，第二距离d2可以根据下部介电层的数量以及每层下部介电层的厚度来确定。
如图1A所示，在一些实施方式中，第一顶部金属板162a沿着水平方向的宽度比第一底部金属板112a的宽度要减小第三距离d3。需要注意的是，第三距离d3是在第一底部金属板112a和第一顶部金属板162a沿着垂直方向彼此对中的情况下，从第一底部金属板112a和第一顶部金属板162a的相同一侧进行测量的。这样的设计方案可以减小第一顶部金属板162a附近的电场强度，有利于提高第一电容隔离器100的击穿电压。在一些实施方式中，第一中间金属板142a沿着水平方向测量的宽度可以与第一底部金属板112a的宽度相同。在一些实施方式中，第一中间金属板142a沿着水平方向测量的宽度可以与第一顶部金属板162a的宽度相同。在另一些实施方式中，第一顶部金属板162a沿着水平方向测量的宽度可以比第一中间金属板142a的宽度要短第四距离d4。需要注意的是，第四距离d4是在第一顶部金属板162a和第一中间金属板142a沿着垂直方向彼此对中的情况下，从第一顶部金属板164a和第一中间金属板142a的相同一侧测 量的。在一些实施方式中，第一中间金属板142a的宽度可以小于第一底部金属板112a的宽度或者大于第一顶部金属板162a的宽度。也就是说，第三距离d3大于或等于第四距离d4，而第四距离d4大于或等于零。这样的设计方案可以进一步减小第一顶部金属板162a周围的水平电场强度，有利于进一步提高第一电容隔离器100的击穿电压。经实验表明，根据本发明一些实施方式的电容隔离器，较之不存在中间金属板的传统电容隔离器而言，击穿电压可以提高10-20％。
图1B是简化示意图，示出了根据本发明一些实施方式的电容隔离器的下部金属板、两个中间金属板和上部金属板。为了图示清晰，省略了半导体器件20的其他元件。在图1B中，电容隔离器的结构以第一电容隔离器100为例表示。需要注意的是，图1B所示的结构同等地适用于第二电容隔离器200以及更多的其他电容隔离器。如图1B所示，第一底部金属板112a与第一中间金属板142a隔开第一距离d1，第一中间金属板142a与第三中间金属板172a隔开第五距离d5，而第三中间金属板172a与第一顶部金属板162a隔开第二距离d2。在一些实施方式中，第一顶部金属板162a沿着水平方向测量的宽度可以比第三中间金属板172a的宽度要短第六距离d6。在一些实施方式中，第四距离d4可以与第六距离d6不同。在另一些实施方式中，第四距离d4可以与第六距离d4相同。图1B中的其他元件以及距离与图1A所示类似。
图2A是简化电路示意图，示出了根据本发明一些实施方式的电容隔离器的下部金属板下方的寄生电阻和寄生电容。一般而言，如果两个电容隔离器放置的彼此接近，由于每个电容隔离器的下部极板和下方的衬底之间形成寄生电阻以及衬底的电阻无法减小到零，则耦接 到这两个电容隔离器上的信号会发生相互串扰。图2A示出了电容隔离器的下部极板和衬底之间的区域的等效电路。如文中所述，浅槽隔离层102代表衬底。如图2A所示，第一电容C1表示第一电容隔离器100的第一底部金属板112a和第一浅槽隔离区域102a之间的寄生电容，第二电容C2表示第二电容隔离器200的第二底部金属板112b与第二浅槽隔离区域102b之间的寄生电容。第一电阻R1表示第一浅槽隔离区域102a和外部电路的地线GNG之间的电阻，第二电阻R2表示第二浅槽隔离区域102b与外部电路地线GNG之间的电阻。第三电阻R3表示第一浅槽隔离区域102a和第二浅槽隔离区域102b之间的电阻。如图3所示，随着第一电容C1和第二电容C2增大，第一电阻R1和第二电阻R2增大，而第三电阻R3减小。因此，耦接到第一电容隔离器100和第二电容隔离器200上的信号之间的串扰会进一步恶化。参见图3A，下文中本发明实施例隔离结构300来减小半导体器件中第一电容隔离器100和第二电容隔离器200之间的串扰。
实施例2
本发明实施例与上述实施例1的区别在于：隔离区域包括隔离n型阱。其他与上述实施例一致，在此不再赘述。
图2B是简化电路图，示出根据本发明一些实施方式的电容隔离器的下部金属板下方的寄生电阻和寄生电容。具体来说，图2B示出了采用隔离n型阱作为隔离区域的电容隔离器的底部极板和衬底之间的区域的等效电路。如图2B所示，第一电容C1表示第一电容隔离器100的第一底部金属板112a和第一隔离n型阱103a之间的寄生电容，第二电容C2表示第二电容隔离器200的第二底部金属板112b 和第二隔离n型阱103b之间的寄生电容。第三电容C3表示第一隔离n型阱103a和下方的衬底101之间的寄生电容，第四电容C4表示第二隔离n型阱103b和下方的衬底101之间的寄生电容。第一电阻R1表示第一隔离n型阱103a和外部电路地线GND之间的电阻，而第二电阻R2表示第二隔离n型阱103b和外部电路地线GND之间的电阻。第三电阻R3表示第一隔离n型阱103a和第二隔离n型阱103b之间的电阻。在这种结构中，第一底部金属板112a和第二底部金属板112b之间的等效电容Ceq可以通过下式(1)来确定：
当第一隔离n型接触点105a和第二隔离n型接触点105b通过大电阻偏置到高电位时，第三电容C3和第四电容C4的电容将会减小。在这种情况下，等效电容Ceq可以减小到小于第一电容C1或第二电容C2。随着第一底部金属板112a和第二底部金属板112b之间的等效电容Ceq的减小，通过第一电容隔离器100和第二电容隔离器200传输的信号质量将会提高，并且信号之间的串扰可以进一步减小。
进一步的，一般来说，图13所示的第一底部金属板112a和第二底部金属板112b之间的等效电容可以较之图3A所示的结构减小1/3。半导体器件20上发生的信号串扰可以减小30dB以上。
实施例3
本发明还提供一种半导体器件，包括至少两个如上述的电容隔离器，还包括：
隔离结构300，位于相邻两个电容隔离器之间，隔离结构300包 括：
中部n型阱103，形成衬底101中，且中部n型阱103位于相邻两个电容隔离器的隔离区域之间；
中部n型接触点105，形成于中部n型阱103内；
p型接触点104，形成在中部n型阱103的至少一侧。
具体的，在本实施例中，参见图3A和3B，本发明实施例半导体器件10采用隔离结构300来减小半导体器件中第一电容隔离器100和第二电容隔离器200之间的串扰。
在一些实施方式中，隔离结构300可以包括设置在中部n型阱103中的中部n型接触点105和位于中部n型阱103两侧的p型接触点104。在操作过程中，中部n型阱103通过中部n型接触点105电耦接到高电位，而p型接触点104电耦接到半导体器件10的接地端。根据本发明一些实施方式的设计方案，隔离结构300可以抑制衬底101中的载流子流动。隔离结构300的电气特性等效于减小电阻R1和R2而增大电阻R3。这样一来可以显著地抑制耦接到第一和第二电容隔离器100和200上的信号之间的串扰。
作为优选的实施方式，其中，隔离区域包括浅槽隔离层(102a、102b)。
在一些实施方式中，半导体器件10可以包括形成在衬底101中的浅槽隔离层102(STI)。如文中所用，术语“层”可以指代材料的片型、数量或者厚度。术语“层”也可以指代衬底上具有与衬底其他部分性质不同的部分。例如，衬底的一部分可以高浓度掺杂以形成活性区域，这样的部分可以称为“层”。类似地，衬底的一部分可以掺杂以形成阱，这样的部分可以称为“层”。活性区域层和阱层可能 并不能从视觉上识别出来或者从衬底区别开。但是，层的存在可以通过电学特性来检测。如图3A所示，在一些实施方式中，浅槽隔离层102可以包括水平方向彼此分隔开的第一浅槽隔离层102a和第二浅槽隔离层102b。在一些实施方式中，作为隔离结构300的一部分，中部n型阱103设置在衬底101中，位于第一浅槽隔离区域102a和第二浅槽隔离区域102b之间，并且中部n型接触点105(pickup)设置在中部n型阱103中。在一些实施方式中，中部n型阱103可以具有比中部n型接触点105更大的厚度。在一些实施方式中，中部n型阱103和中部n型接触点105可以利用离子注入工艺形成。例如，离子注入工艺所用的掺杂剂可以包括磷、砷、锑或铋。离子注入工艺所用的掺杂浓度可以介于大约1x 1014cm-3和大约1x 1019cm-3之间。在一些实施方式中，中部n型阱103的厚度可以介于大约0.5μm和大约4μm之间，而中部n型接触点105的厚度可以介于大约50nm和大约100nm之间。在一些实施方式中，中部n型阱103的掺杂浓度可以低于中部n型接触点105的掺杂浓度。在一些实施方式中，中部n型阱103可以通过中部n型接触点105电耦接到高电位，以降低耦接到第一和第二电容隔离器100和200上的信号之间的串扰。
作为优选的实施方式，其中，顶部金属板的宽度小于底部金属板的宽度。
作为优选的实施方式，其中，中间金属板的宽度小于等于底部金属板的宽度。
作为优选的实施方式，其中，中间金属板的宽度小于底部金属板的宽度，且中间金属板的宽度大于顶部金属板的宽度。
需要注意的是，参照实施例1的电容隔离器中顶部金属板、中间 金属板和顶部金属板同等地适用于本发明实施例3所示的半导体器件20。为避免重复，这里省略对这些结构的描述。
作为优选的实施方式，其中，还包括：
场氧化层106，设置在衬底101和多晶硅层108之间。
具体的，在本实施例中，半导体器件10可以包括形成在衬底101上的场氧化层106(field oxide)，用于为半导体器件10的元件提供隔离。在一些实施方式中，场氧化层106可以包括二氧化硅。例如，场氧化层106的厚度可以介于大约500nm和大约1000nm之间。在一些实施方式中，场氧化层106可以利用等离子增强化学气相沉积(PECVD)工艺形成。
作为优选的实施方式，其中，还包括：
至少一底部介电层110，设置在底部金属板和至少一下部介电层(120、130)之间。
作为优选的实施方式，其中，还包括：
至少一中间介电层140，设置在中间金属板的上方。
作为优选的实施方式，其中，还包括：
至少一上部介电层(150、180)，设置在中间金属板和顶部金属板之间。
作为优选的实施方式，其中，还包括：
钝化层，设置在顶部金属板的上方。
作为优选的实施方式，其中，隔离结构还包括：形成于相邻两个电容隔离器的底部金属板之间的第一金属触点和第二金属触点；其中，第一金属触点与p型接触点电耦接；第二金属触点与中部n型接触点电耦接。
图3A是根据本发明一些实施方式的半导体器件10的截面图。如图3A所示，半导体器件10可以包括形成在衬底101上的第一电容隔离器100和第二电容隔离器200。需要注意的是，半导体器件10可以包括更多电容隔离器，如文中所述，而且图示第一和第二电容隔离器100和200的目的是为了图解本发明。它们不应该在任何方面理解为限制本发明的保护范围。在一些实施方式中，衬底101可以是硅基半导体，诸如硅晶片。在一种实施方式中，衬底101可以包括p型硅晶片。在一些实施方式中，半导体器件10可以包括隔离结构300。
如图3A所示，半导体器件10可以包括形成在衬底101中并围绕浅槽隔离层102的p型接触点104。在一些实施方式中，p型接触点104可以形成在浅槽隔离层102任意一侧。因此，p型接触点104设置于中部n型阱103的任意一侧。在一些实施方式中，p型接触点104可以形成包围浅槽隔离层102的保护环。如上所述，p型接触点可以利用离子注入工艺像n型阱103那样形成。例如，形成p型接触点104的离子注入工艺中所用的掺杂剂可以包括硼、铝、镓或铟。形成p型接触点104的离子注入工艺中所用的掺杂浓度可以介于大约1x 1014cm-3和大约1x 1019cm-3之间。在一些实施方式中，p型接触点104的厚度可以介于大约50nm和大约100nm之间。
如图3A所示，半导体器件10可以包括位于场氧化层106上的多晶硅层108。在一些实施方式中，多晶硅层108可以包括多个多晶硅触点108a，为半导体器件10的电路提供相互连接。第一介电层107设置在多个多晶硅触点108a上并且位于它们之间。在一些实施方式中，第一介电层107可以形成在场氧化层106上。例如，第一介电层107可以包括二氧化硅基介电材料。
在一些实施方式中，底部金属层112设置在第一介电层107上。如图3A所示，底部金属层112设置在多晶硅层108上方。如图3A所示，底部金属层112可以包括第一底部金属板112a、第二底部金属板112b以及多个金属触点112c、112d、112e和112f。在一些实施方式中，第一底部金属板112a配置成第一电容隔离器100的下极板并且位于第一浅槽隔离区域102a上方，第二底部金属板112b配置成第二电容隔离器200的下极板并且位于第二浅槽隔离区域102b的上方。在一些实施方式中，第一底部金属板112a、第二底部金属板112b和金属触点112c-112f可以利用相同的金属材料制成，诸如铝或铜。底部介电层110设置在底部金属层112上，并且位于第一底部金属板112a、金属触点112c-112f和第二底部金属板112b之间。
在一些实施方式中，金属过孔109(via)设置在第一介电层107中，为底部金属层112和下方的多晶硅层108之间提供相互连接。在一些实施方式中，金属过孔109可以进一步穿过第一介电层107和场氧化层106设置，为底部金属层112和下方的衬底101之间提供电气相互连接。如图3A所示，金属过孔109可以部分地延伸到第一介电层107中，从而将金属触点112f与多晶硅触点108a电耦接。一些金属过孔109穿过第一介电层107和场氧化层106延伸，从而将金属触点112c和p型接触点104电耦接，将金属触点112e与中部n型接触点105电耦接。
在一些实施方式中，半导体器件10可以进一步包括位于底部介电层110上方的一个或多个下部金属层以及相应的一个或多个下部介电层。例如，半导体器件10可以包括设置在底部介电层110上的下部金属层122和相应的下部介电层120。例如，半导体器件10可 以进一步包括下部介电层120上的下部金属层132和相应的下部介电层130。应该理解，下部金属层和相应的下部介电层的数量并不局限于图3A所示的两层。本领域技术人员应该理解，下部金属层和相应的下部介电层的数量可以根据具体的应用场景来确定。
如图3A所示，每个下部金属层122和132可以包括类似于底部金属层112上的金属触点112f的金属触点122f和132f，为相邻的金属层之间提供相互连接。每个下部介电层可以包括金属过孔，为相邻的层之间提供相互连接。例如，如图3A所示，底部介电层110可以包括金属过孔111，为底部金属层112的金属触点112f和下部金属层122上的金属触点122f之间提供相互连接。类似地，下部介电层120可以包括金属过孔121，为下部金属层122的金属触点122f和下部金属层132的金属触点132f之间提供相互连接。类似地，下部介电层130可以包括金属过孔131，为下部金属层132上的金属触点132f和中间金属层142上的金属触点142f之间提供相互连接。
在一些实施方式中，半导体器件10可以包括设置在所述一个或多个下部介电层上的中间金属层142。如图3A所示，中间金属层142可以包括第一中间金属板142a、第二中间金属板142b，和多个金属触点142f。在一些实施方式中，第一中间金属板142a配置成第一电容隔离器100的中间极板并且位于第一底部金属板112a的上方，而第二中间金属板142b配置成第二电容隔离器200的中间极板并且位于第二底部金属板112b的上方。中间介电层140设置在中间金属层142上方以及金属触点142f、第一中间金属板142a和第二中间金属板142b之间。在一些实施方式中，中间介电层140可以包括金属过孔141，为相邻的层上的元件提供相互连接。
在一些实施方式中，一个或多个上部金属层和相应的上部介电层可以设置在中间介电层140上。例如，半导体器件10可以包括设置在中间介电层140上的上部金属层152。在一些实施方式中，上部金属层152可以包括金属触点152f，用于相互连接相邻层上的元件。例如，金属触点152f电耦接到设置在中间介电层140中的金属过孔141。上部介电层150设置在上部金属层152上以及金属触点152f之间。本领域技术人员应该理解，示出上部金属层152和上部介电层150是为了说明本发明的一些实施方式。不应当理解为本发明局限于仅包括一个上部金属层和一个上部介电层。上部金属层和相应的上部介电层的数量和厚度可以根据具体应用场景来确定。为了叙述清晰，以下内容采用一个上部金属层和一个上部介电层为例进行说明。
如图3A所示，半导体器件10可以进一步包括设置在一个或多个上部介电层上的顶部金属层162。例如，顶部金属层162设置在上部介电层150上。顶部金属层162可以包括第一顶部金属板162a、第二顶部金属板162b和金属触点162f。在一些实施方式中，第一顶部金属板162a配置成第一电容隔离器100的上极板并且位于第一中间金属板142a的上方，而第二顶部金属板162b配置成第二电容隔离器200的上极板并且位于第二中间金属板142b的上方。金属触点162f配置成为相邻层上的元件提供相互连接。例如，金属触点162f电耦接到上部介电层150中的金属过孔151。在一些实施方式中，第一顶部金属板162a、第二顶部金属板162b和金属触点162f可以用相同的金属材料，例如铝或铜，在一次制造工艺中制成。顶部介电层160设置在顶部金属层162上以及第一顶部金属板162a、第二顶部金属板162b和金属触点162f之间。如文中所用，顶部介电层160也可以称 为钝化层。
如图3A所示，在一些实施方式中，第一顶部金属板162a和第二顶部金属板162b分别从各金属触点162f隔开距离163。通常，连接到金属触点162f的半导体器件10的内部电路应该与第一或第二电容隔离器100或200分隔开预定的距离以满足击穿电压要求。要求的击穿电压越大，则选择的距离163越大。例如，当第一电容隔离器100用于击穿电压要求大于10kV的电路时，距离163应该确定为大于80μm。
在一些实施方式中，半导体器件10可以进一步包括一个或多个位于顶部介电层160上方的层。例如，可以在顶部介电层160上设置保护层，以提供额外的防护，阻止水汽、灰尘、碎屑干扰半导体器件10的内部电路。所述保护层可以用绝缘材料例如聚酰亚胺、氮化硅、氮氧化硅和/或二氧化硅制成。
图3B是根据本发明一些实施方式的半导体器件20的截面图。图3B所示半导体器件20与图3A所示半导体器件10的区别在于，半导体器件20包括设置在第二中间介电层170上的第二中间金属层172。如图3B所示，第二中间金属层172可以包括第三中间金属板172a，第四中间金属板172b和多个金属触点172f。在一些实施方式中，第三中间金属板172a配置成第一电容隔离器100的中间极板并且位于第一底部金属板112a的上方，而第四中间金属板172b配置成第二电容隔离器200的中间极板并且位于第二底部金属板112b的上方。第二中间介电层170设置在第二中间金属层172上方以及金属触点172f、第三中间金属板172a和第四中间金属板172b之间。在一些实施方式中，第二中间介电层170可以包括金属过孔171，为相邻的层 上的元件提供相互连接。应该理解的是，本发明并非局限于图3B所示的中间金属层142和第二中间金属层172。在其他未示出的实施方式中，半导体器件可以包括更多的中间金属层，它们与中间金属层142具有类似的结构。
如图3B所示，半导体器件20可以进一步包括设置在第二中间介电层170上的额外的上部金属层182。在一些实施方式中，上部金属层182可以包括金属触点182f，用于相互连接相邻层上的元件。例如，金属触点182f电耦接到设置在第二中间介电层170中的金属过孔171。上部介电层180设置在上部金属层182上以及金属触点182f之间。本领域技术人员应该理解，示出上部金属层182和上部介电层180是为了说明本发明的一些实施方式。不应当理解为本发明局限于仅包括一个上部金属层182和一个上部介电层180。上部金属层和相应的上部介电层的数量和厚度可以根据具体应用场景来确定。为了叙述清晰，以下内容采用一个上部金属层和一个上部介电层为例进行说明。
如图3B所示，半导体器件20可以进一步包括设置在上部介电层180上的顶部金属层162，和设置在顶部金属层162上并位于第一顶部金属板162a、第二顶部金属板162b和金属触点162f之间的顶部介电层160。顶部金属层162和顶部介电层160的具体结构描述在此省略以免重复。
在本发明的另一个方面，提出了一种制作如上述图3A所示的半导体器件10的方法。图4至12是截面图，示出了根据本发明一些实施方式的制作半导体器件10的方法的连续阶段。
如图4所示，在一些实施方式中，该方法可以包括提供衬底101 和在衬底101上形成n型阱103。具体来说，采用离子注入工艺，利用掺杂浓度大约为1x 1015cm-3到大约1x 1018cm-3的磷或砷离子形成n型阱103。
如图5所示，在一些实施方式中，该方法可以接着包括在衬底101上形成p型接触点104和中部n型接触点105。具体来说，采用离子注入工艺，利用掺杂浓度为大约1x 1014cm-3到大约1x 1017cm-3的硼或铝离子形成p型接触点104。然后，采用离子注入工艺，利用掺杂浓度为大约1x 1015cm-3到大约1x 1018cm-3的磷或砷离子在中部n型阱103内形成n型接触点105。接着，该方法可以包括利用浅槽隔离工艺形成浅槽隔离层102。具体来说，浅槽隔离工艺可以包括在衬底101上蚀刻(例如，利用硬质掩膜的干法蚀刻)成对应于第一浅槽隔离区域102a和第二浅槽隔离区域102b的凹槽图案，在凹槽内沉积(例如，利用PECVD工艺)氧化物基的介电材料(例如，二氧化硅)，然后利用化学机械平坦化(CMD)工艺去掉多余的介电材料。在一些实施方式中，中部n型阱103在衬底101上形成在第一浅槽隔离区域102a和第二浅槽隔离区域102b之间。在一些实施方式中，p型接触点104形成在第一浅槽隔离区域102a和第二浅槽隔离区域102b附近。在一些实施方式中，p型接触点104形成包围第一浅槽隔离区域102a和第二浅槽隔离区域102b的保护环。在一些实施方式中，p型接触点104形成在n型阱103的两侧。在一些实施方式中，p型接触点104形成包围中部n型阱103的环。
如图6所示，该方法可以进一步包括在衬底101上形成场氧化层106。在一些实施方式中，场氧化层106可以利用PECVD工艺形成。例如，场氧化层106可以包括SiO2。可选地，该方法可以包括利用 CMD工艺对场氧化层106进行平坦化。然后，该方法可以进一步包括在衬底101上方形成多晶硅层108。具体来说，该方法包括在场氧化层106上形成多晶硅层108。在一些实施方式中，多晶硅层108可以利用PECVD工艺形成，然后进行蚀刻工艺。例如，将一层多晶硅材料沉积在场氧化层106上。然后，在该层多晶硅材料上形成图案化的蚀刻掩膜，覆盖用作多晶硅触点108a的那些区域。实施蚀刻工艺，诸如采用氯自由基的等离子蚀刻，以去除蚀刻掩膜暴露出的该层多晶硅材料的部分，留下作为多晶硅触点108a的区域。然后利用等离子蚀刻工艺去除蚀刻掩膜。接着，该方法可以进一步包括利用PECVD工艺在多晶硅触点108a上方以及之间沉积第一介电层107。在一些实施方式中，第一介电层107可以包括二氧化硅基介电材料，厚度为大约700nm到大约1.2μm。优选地，第一介电层107的厚度为800nm。然后，该方法可以进一步包括对第一介电层107进行平坦化。
如图7所示，该方法可以进一步包括形成金属过孔109，用来为相邻层之间提供相互连接。具体地说，利用蚀刻工艺，诸如干法蚀刻工艺、反应离子蚀刻(RIE)工艺在第一介电层107上用作金属过孔109的地方形成过孔通孔。在一些实施方式中，一些过孔通孔形成地通达多晶硅层108的多晶硅触点108a，而另一些过孔通孔形成地贯穿第一介电层107和场氧化层106，到达衬底101中的n型接触点105和p型接触点104。接下来，在第一介电层107上沉积一层金属钨，利用金属反应化学气相沉积(MOCVD)工艺填满过孔通孔。然后利用CMP工艺从第一介电层107的上表面去除多余的金属钨。在一些实施方式中，一些金属过孔109电耦接到多晶硅层108内的多晶硅触点108a，一些金属过孔109穿过场氧化层106电耦接到下方的衬底 101内的n型接触点105和p型接触点104。
如图8所示，该方法可以进一步包括在多晶硅层108上形成底部金属层112。例如，该方法进一步包括在第一介电层107上形成底部金属层112。具体来说，利用PECVD工艺在第一介电层107上沉积一层金属材料，诸如铝基金属材料。然后，利用覆盖用作第一底部金属板112a、第二底部金属板112b和金属触点112c-112f的区域的图案化掩膜进行蚀刻工艺，诸如等离子蚀刻，以去除该层金属材料的暴露部分。然后利用干法等离子蚀刻工艺或者CMP工艺去除图案化掩膜，留下第一底部金属板112a、第二底部金属板112b和金属触点112c-112f。接着，该方法可以进一步包括在底部金属层112上以及第一底部金属板112a、第二底部金属板112b和金属触点112c-112f之间形成底部介电层110。可选地，可以在底部介电层110上实施CMP工艺对其进行平坦化。然后可以采用形成金属过孔109的类似工艺形成金属过孔111。在一些实施方式中，一些金属过孔111电耦接到金属触点112f。
如图9所示，该方法可以进一步包括在底部介电层110上形成一个或多个下部金属层和下部介电层。在一些实施方式中，该方法可以包括形成下部金属层122和下部介电层120、下部金属层132和下部介电层130。需要注意的是，这些下部金属层122和132可以采用类似形成底部金属层112的工艺来形成，而这些下部介电层120和130可以采用类似形成底部介电层110的工艺来形成。例如，利用PECVD工艺在底部介电层110上沉积一层金属材料，诸如铝基金属材料。然后利用覆盖用作金属触点122f的区域的图案化掩膜进行蚀刻工艺，例如等离子蚀刻，以去除该层金属材料的暴露部分。然后，利用干法 等离子蚀刻工艺或者CMP工艺去除图案化掩膜，留下金属触点122f。接着，该方法可以进一步包括在下部金属层120上以及金属触点122f之间形成下部介电层120。可选地，可以在下部介电层120上实施CMP工艺。然后可以采用类似形成金属过孔111的工艺形成金属过孔131。在一些实施方式中，金属过孔131可以电耦接到金属触点122f。需要注意的是，下部金属层和下部介电层的数量可以根据第一和第二电容隔离器100和200的期望电容来确定。
如图10所示，该方法可以进一步包括在所述一个或多个下部介电层上形成中间金属层142和中间介电层140。例如，可以在下部介电层130上形成中间金属层142。然后，可以在中间金属层142上形成中间介电层140。需要注意的是，中间金属层可以采用类似形成底部金属层112的工艺来形成，而中间介电层140可以采用类似形成底部介电层110的工艺来形成。例如，可以利用PECVD工艺在下部介电层130上沉积一层金属材料，诸如铝基金属材料。然后，可以利用覆盖用作金属触点142f的区域的图案化掩膜来实施蚀刻工艺，诸如等离子蚀刻，以去除该层金属材料的暴露部分。然后，可以利用等离子蚀刻工艺或者CMP工艺去除图案化掩膜。接着，该方法可以进一步包括在中间金属层142上以及金属触点142f之间形成中间介电层140。可选地，可以在中间介电层140上实施CMP工艺。然后可以利用类似形成金属过孔111的工艺形成金属过孔141。在一些实施方式中，金属过孔141电耦接到金属触点142f。
如图11所示，该方法可以进一步包括在中间金属层142上方形成一个或多个上部金属层和上部介电层。例如，该方法可以包括在中间介电层140上形成上部金属层152。然后，在上部金属层152上形 成上部介电层150。需要注意的是，上部金属层152可以利用类似形成底部金属层112的工艺来形成，而上部介电层50可以采用类似形成底部介电层110的工艺来形成。例如，可以利用PECVD工艺在中间介电层140上沉积一层金属材料，诸如铝基金属材料。然后，利用覆盖用作金属触点152f的区域的图案化掩膜实施蚀刻工艺，诸如等离子蚀刻，以去除该层金属材料的暴露部分。然后，利用干法等离子蚀刻工艺或者CMP工艺去除图案化掩膜。接着，该方法可以进一步包括在上部金属层152上以及金属触点152f之间形成上部介电层150。可选地，可以在上部介电层150上实施CMP工艺。然后采用类似形成金属过孔111的工艺形成金属过孔151。在一些实施方式中，金属过孔151可以电耦接到金属触点142f。以上用于形成上部金属层152和上部介电层150的工艺可以重复期望的次数，以形成额外的上部金属层和上部介电层，直到第一电容隔离器100或第二电容隔离器200达到满意的电容为止。还需要注意的是，第一电容隔离器100和第二电容隔离器200可以省略所述一个或多个上部金属层和上部介电层。在这种情况下，参照图11所述的这些形成所述一个或多个上部金属层和上部介电层的工艺可以省略。这种变形方案仍然落入本发明的保护范围之内。
如图12所示，该方法可以进一步包括在所述一个或多个上部介电层上方形成顶部金属层162和顶部介电层160。在省略所述一个或多个上部金属层和上部介电层的实施方式中，该方法可以包括在中间金属层142和中间介电层140上方形成顶部金属层162和顶部介电层160。例如，该方法可以包括在上部介电层150上形成顶部金属层162。然后在顶部金属层162上形成顶部介电层160。需要注意的是，顶部 金属层162可以采用类似形成底部金属层112的工艺来形成，而顶部介电层160可以采用类似形成底部介电层110的工艺来形成。例如，可以采用PECVD工艺在上部介电层150上沉积一层金属材料，诸如铝基金属材料。然后，可以利用覆盖用作金属触点162f的区域的图案化掩膜实施蚀刻工艺，诸如等离子蚀刻，以去除该层金属材料的暴露部分。然后利用干法等离子蚀刻工艺或CMP工艺去除图案化掩膜，留下金属触点162f。接着，该方法可以进一步包括在顶部金属层162上以及金属触点162f之间形成顶部介电层160。可选地，可以在顶部介电层160上实施CMP工艺。
实施例4
本发明实施例与上述实施例3的区别在于：隔离区域包括隔离n型阱(103a、103b)，还包括形成于隔离n型阱(103a、103b)中的隔离n型接触点(105a、105b)。其他与上述实施例3一致，在此不再赘述。
具体的，图13是根据本发明一些实施方式的半导体器件20的截面图。半导体器件20与图3A所示的半导体器件10的区别在于，半导体器件10的第一浅槽隔离区域102a和第二浅槽隔离区域102b被第一隔离n型阱103a和第二隔离n型阱103b所分别取代。此外，第一隔离n型接触点105a形成在第一隔离n型阱103a中，第二隔离n型接触点105b形成在第二隔离n型阱103b中。在一些实施方式中，第一隔离n型阱103a和第二隔离n型阱103b可以分别通过n型接触点105a和第二n型接触点105b电耦接到高电压，从而减小耦接到第一和第二电容隔离器100和200上的信号之间的串扰。优选地，第一 隔离n型接触点105a和第二隔离n型接触点105b可以通过大电阻电耦接到高电压，这里所述的大电阻可以根据具体的应用场景来选择。需要注意的是，除了上述区别之外，参照图3A针对半导体器件10的描述同等地适用于半导体器件20。为避免重复描述，半导体器件20的其余结构细节在此省略。
在本发明的另一方面，提出了一种制作半导体器件20的方法。该方法基本上类似于参照图4-12所述的制作半导体器件10的方法。区别在于参照图4和5所述的步骤。图14和15示出了制作半导体器件20的方法中对应于图4和5所示的中间阶段。
如图14所示，在一些实施方式中，该方法可以包括提供衬底101和在衬底101上形成中部n型阱103、第一隔离n型阱103a和第二隔离n型阱103b。具体来说，可以采用掺杂浓度为大约1x 1015cm-3到大约1x 1018cm-3的磷或砷离子，利用离子注入工艺，形成中部n型阱103、第一隔离n型阱103a和第二隔离n型阱103b。在一些实施方式中，中部n型阱103形成在第一隔离n型阱103a和第二隔离n型阱103b之间。
如图15所示，在一些实施方式中，该方法然后可以包括在衬底101上形成p型接触点104、中部n型接触点105、第一隔离n型接触点105a和第二隔离n型接触点105b。具体来说，可以利用掺杂浓度为大约1x 1014cm-3到大约1x 1017cm-3的硼或者铝离子，采用离子注入工艺形成p型接触点104。然后利用掺杂浓度为大约1x 1015cm-3到大约1x 1018cm-3的磷或砷离子，采用离子注入工艺分别形成中部n型阱103、第一隔离n型阱103a和第二隔离n型阱103b。在一些实施方式中，p型接触点104形成在第一隔离n型阱103a和第二隔 离n型阱103b附近。在一些实施方式中，p型接触点104形成在中部n型阱103的任一侧。在一些实施方式中，p型接触点104形成包围中部n型阱103的环。
需要注意的是，参照图6-12所述的步骤同等地适用于制作本发明实施例4所示的半导体器件20的方法。为避免重复，这里省略对这些步骤的描述。
以上仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。

Claims (24)

  1. 一种电容隔离器，其特征在于，包括：
    衬底；
    隔离区域，耦接到所述衬底中；
    多晶硅层，设置在所述隔离区域的上方；
    底部金属板，设置在所述多晶硅层的上方；
    至少一下部介电层，设置在所述底部金属板的上方；
    中间金属板，设置在所述至少一下部介电层的上方；
    顶部金属板，设置在所述中间金属板的上方。
  2. 根据权利要求1所述的电容隔离器，其特征在于，所述隔离区域包括浅槽隔离层。
  3. 根据权利要求1所述的电容隔离器，其特征在于，所述隔离区域包括隔离n型阱。
  4. 根据权利要求1所述的电容隔离器，其特征在于，所述顶部金属板的宽度小于所述底部金属板的宽度。
  5. 根据权利要求1所述的电容隔离器，其特征在于，所述中间金属板的宽度小于等于所述底部金属板的宽度。
  6. 根据权利要求1所述的电容隔离器，其特征在于，所述中间金属板的宽度小于所述底部金属板的宽度，且所述中间金属板的宽度大于所述顶部金属板的宽度。
  7. 根据权利要求1所述的电容隔离器，其特征在于，还包括：
    场氧化层，设置在所述衬底和所述多晶硅层之间。
  8. 根据权利要求1所述的电容隔离器，其特征在于，还包括：
    至少一底部介电层，设置在所述底部金属板和所述至少一下部介电层之间。
  9. 根据权利要求1所述的电容隔离器，其特征在于，还包括：
    至少一中间介电层，设置在所述中间金属板的上方。
  10. 根据权利要求1所述的电容隔离器，其特征在于，还包括：
    至少一上部介电层，设置在所述中间金属板和所述顶部金属板之间。
  11. 根据权利要求1所述的电容隔离器，其特征在于，还包括：
    钝化层，设置在所述顶部金属板的上方。
  12. 一种半导体器件，其特征在于，包括至少两个如权利要求1-11任意一项所述的电容隔离器，还包括：
    隔离结构，位于相邻两个所述电容隔离器之间，所述隔离结构包括：
    中部n型阱，形成所述衬底中，且所述中部n型阱位于相邻两个所述电容隔离器的所述隔离区域之间；
    中部n型接触点，形成于所述中部n型阱内；
    p型接触点，形成在所述中部n型阱的至少一侧。
  13. 根据权利要求12所述的半导体器件，其特征在于，所述隔离区域包括浅槽隔离层。
  14. 根据权利要求12所述的半导体器件，其特征在于，所述隔离区域包括隔离n型阱。
  15. 根据权利要求14所述的半导体器件，其特征在于，还包括：
    隔离n型接触点，形成于所述隔离n型阱中。
  16. 根据权利要求12所述的半导体器件，其特征在于，所述顶部金属板的宽度小于所述底部金属板的宽度。
  17. 根据权利要求12所述的半导体器件，其特征在于，所述中 间金属板的宽度小于等于所述底部金属板的宽度。
  18. 根据权利要求12所述的半导体器件，其特征在于，所述中间金属板的宽度小于所述底部金属板的宽度，且所述中间金属板的宽度大于所述顶部金属板的宽度。
  19. 根据权利要求12所述的半导体器件，其特征在于，还包括：
    场氧化层，设置在所述衬底和所述多晶硅层之间。
  20. 根据权利要求12所述的半导体器件，其特征在于，还包括：
    至少一底部介电层，设置在所述底部金属板和所述至少一下部介电层之间。
  21. 根据权利要求12所述的半导体器件，其特征在于，还包括：
    至少一中间介电层，设置在所述中间金属板的上方。
  22. 根据权利要求12所述的半导体器件，其特征在于，还包括：
    至少一上部介电层，设置在所述中间金属板和所述顶部金属板之间。
  23. 根据权利要求12所述的半导体器件，其特征在于，还包括：
    钝化层，设置在所述顶部金属板的上方。
  24. 根据权利要求12所述的半导体器件，其特征在于，所述隔离结构还包括：形成于相邻两个所述电容隔离器的所述底部金属板之间的第一金属触点和第二金属触点；其中，所述第一金属触点与所述p型接触点电耦接；所述第二金属触点与所述中部n型接触点电耦接。
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