JP5026257B2 - 電子装置 - Google Patents

Description

本発明は、半導体材料の基板の第１の面上に薄膜のキャパシタ及びインダクタの回路網を含み、その基板は、インダクタの電気的損失を制限するために十分に高い抵抗を有し、半導体材料の基板の第１の面上に電気的絶縁表面層を備える電子装置に関する。

そのような電子装置は、ＵＳ６，５３８，８７４号から知られている。知られている電子装置は、第１及び第２の電気導電層を有し、第１の電気導電層と第２の電気導電層の間に誘電層及び絶縁層が存在する回路網である。

ここでの絶縁層は、スペーサとして機能するとともにコンタクトウインドウを備え、これを通じてキャパシタの電極が接続され得る。第２の導電層は、この絶縁層に隣接して存在し、好ましくは、動作周波数での貫通深さより大きな厚さを有する。１００ＭＨｚ〜３ＧＨｚまでのＲＦ周波数でアルミニウム又はアルミニウム合金を用いるためには、この厚さは少なくとも１μｍである。

第１の導電層は誘電層の反対側に存在する。ここでは、キャパシタ電極と相互接続が画定される。追加の中間導電層は、他のキャパシタ電極が画定される部分に存在しても良い。この知られている電子装置は、主に、インピーダンスマッチングのために作られる。

知られている装置の欠点は、スイッチとして用いられる個別半導体素子を組み合わせる必要がある点である。それとともに、依然として多くの部品がキャリア上に集められる必要があり、集積された回路網の利点が制限される。

従って、本発明の目的は、スイッチが回路網内に集積され得るものであって、依然として回路網が高い周波数、特にＲＦ応用に適するような冒頭の段落で述べられた種類の電子装置を提供することである。

この目的は、基板に画定される第１及び第２の横型ＰＩＮダイオードであって、いずれもｐ導電型領域、ｎ導電型領域及び中間真性領域を有するＰＩＮダイオードにより達成される。

本発明によれば、横型ＰＩＮダイオードはスイッチとして用いられる。横型ＰＩＮダイオードは異なる大きさの真性領域を有する。このことは、所望の応用に従ってＰＩＮダイオードを設計することを可能とするものとして十分な利点であるので、性能は要求を十分満たす。

横型ＰＩＮダイオードは既に知られているが、基板内で発生させられる電気的効果を考慮すると、それらの集積に問題がある。これらの効果は、ＰＩＮダイオード間のクロストークと呼ばれる。そのクロストークは、大きな距離にわたって発生し、特に、基板の高いオーム性を考慮すると、いかなる方法による基板を介した電界の構成も妨げる。本発明の好ましい実施例では、そのクロストークを抑える手段がある。慣用的なアンテナスイッチング回路のようないくつかの応用に関しては、クロストーク自体は主な問題ではなく、両方のＰＩＮダイオードが同時にスイッチオフ又はオンになることは明らかである。そのようなスイッチング回路では、２つのＰＩＮダイオードの間に１／４波長（λ／４）の送信線を備える。基板効果は、基板を介した寄生パス、特に、アース又は第２のＰＩＮダイオードを引き起こすかもしれない。そのようなパスの存在は、λ／４波長からの逸脱を導くので、信号の送信を悪化させる。

クロストークを抑える手段は異なる方法により具体化され得る。まず第１に、シールド層又はシールド領域が第１のＰＩＮダイオードと第２のＰＩＮダイオードの間に設けられても良い。シールド層は、基板に埋め込まれても良く、基板表面に対してほぼ平行であっても良い。その埋め込み層は、好ましくは、酸化膜層又は酸窒化膜層のような高絶縁層である。シールド層は、代替的には、基板面に対してほぼ横向きの領域であっても良い。横方向にＰＩＮダイオードを囲むこともあり得るし、ドライエッチング又はウェットエッチング技術を用いた微細孔のエッチングにより作られることもあり得る。その微細孔は、好ましくは、処理上の理由で充填される。シールドは、電気絶縁性があっても良く、電気導電性があってアースに接続されても良い。

第１の好ましい実施例では、クロストークを抑える手段は、第１のＰＩＮダイオードが画定される基板部分のアイソレーションを含む。その基板部分が他の基板部分から電気的にほぼ絶縁されるように、このアイソレーションは、基板中の埋め込み層と、その埋め込み層から基板表面まで広がるリング状の側壁とを含む。空洞部分の絶縁体を形成するシールド層のこの組み合わせは、シールド原因に対して高い利点があると思われる。それにもかかわらず、どこにでも存在する絶縁層を有する高価な基板を必要とせずに製造され得る。このことは、微細孔を充填することによりリング状の側壁が設けられている間に、注入ステップを用いて埋め込み層が局所的に設けられることにより達成される。各ＰＩＮダイオードにとっては、バルク基板が、ＰＩＮダイオードから発生するいかなる電荷担体がほぼない状態を保たれるようなアイソレーションを備えることが大いに好ましい。

第１の変形例では、埋め込み層は、モリブデン、チタン又はコバルトのような適切な要素の注入により設けられるシリサイドである。他の加熱ステップと組み合わされても良く、又は、Ｘ線照射によりもたらされる可能性のあるような後続の加熱ステップでは、固相反応がシリサイドを形成するように発生させられる。そのようなシリサイド化は、ＰＩＮダイオードの形成前後に行われ得る。そのことは、極めて高い周波数に対する極めて良い保護を提供する。好ましくは、微細孔は、十分な電磁シールドを有するように、電気導電性のある材料を含む。適切な材料は、電気メッキすることにより強化され得るもので、例えば、ポリシリコンである。

第２の変形例では、埋め込み層は、注入により設けられる酸化膜である。埋め込み層は、好ましくは、注入された酸素による分離を表すＳＩＭＯＸ層である。ＳＩＭＯＸ層は、薄いシリコンの層の真下に極めて薄い絶縁層をもたらす。絶縁層は、高い歩留まりを維持しながらも、なめらかで、欠点や不純物がほぼないという特徴がある。ＳＩＭＯＸ層の供給は、本質的には、“Ｓ．Ｗｏｌｆ ａｎｄ Ｒ．Ｎ．Ｔａｕｂｅｒ， Ｓｉｌｉｃｏｎ Ｐｒｏｃｅｓｓｉｎｇ ｆｏｒ ｔｈｅ ＶＬＳＩ Ｅｒａ，（Ｓｕｎｓｅｔ Ｂｅａｃｈ： Ｌａｔｔｉｃｅ Ｐｒｅｓｓ ２０００）， ２５８−２５９”から知られている。微細孔は、以下のように、好ましくは、側壁を形成する電気絶縁材料が充填される。適切な充填材料は、例えば、酸化膜、窒化膜及び酸化膜層の積層である。

さらなる追加の実施例では、基板は、垂直トレンチキャパシタ及び／又は基板との垂直相互接続を画定する追加の微細孔を含む。垂直トレンチキャパシタは、低コストで高密度な容量を提供するのに適切である。この方法により、トレンチキャパシタはその側壁と同じ製造ステップにおいて作られ得る。プロセス互換性の観点から、この場合には、側壁は、電気導電性材料を含むであろう。

しかしながら、クロストークを抑える手段は、基板内において不規則又は一様に設けられることが好ましい。これに関する第１の実施例は、結晶に対する欠陥を電磁波放射線のビーム又は粒子の放射により作るものである。適切なビームは、電子ビーム、特に、高エネルギーの電子、中性子及びイオンを含む。この実施例は、キャパシタの等価直列抵抗が低減されるという追加の利点を有する。その第２の実施例は、金、プラチナ、ニッケル又はそれらと同様のもののような導電性粒子が埋め込まれたものを利用するものである。

その上、これらの手段が組み合わせて用いられても良いことがわかる。追加の手段として特に好ましいのは、アルゴン、窒素、ヘリウムのイオン注入のような基板表面でのイオン注入を利用するものである。注入は、熱酸化膜を成長させた後、及び第１の導電層の堆積前に与えられる。その結果、酸化膜層と連動して基板がアモルファス化しても良い。注入は、ＰＩＮダイオードから発生するイオンにとっての再結合中心として機能するという点において、追加の手段として適している。

追加の実施例では、ＰＩＮダイオードは、基板表面に対して平行な断面において、ほぼ円形又は楕円形を有する。特に円形は、真性領域の幅がはっきりと画定されるという利点を有する。もう１つの利点は、全体としてのＰＩＮダイオードが装置のほかの部分から適切に分離され得るということである。一般的には、円形ＰＩＮダイオードの大きさは、互いにかみ合わされた電極を有するレイアウトにおいて類似の特性を有するＰＩＮダイオードより大きいと見なされる。しかしながら、大きさは、キャパシタ及びインダクタを含む本発明の装置において主に重要な点ではない。

特に、ここでの適切な変形例では、ｎ導電型領域は、真性領域内で横方向に存在する。このことは、一般的にｎ導電型である基板にとって、好ましいオプションである。

他の好ましい変形例では、楕円形又は円形は間隙を備える。ＰＩＮダイオードの内部領域を相互接続するための相互接続部が配置されるので、基板表面上の相互接続の垂直射影上に間隙とほぼ重なる部分を有する。意外にも、楕円形又は円形の間隙は、ＰＩＮダイオードの特性に悪い影響を与えないことが分かった。同時に、この間隙は、相互接続と外部領域の間の寄生容量を低減するために有益である。

追加の実施例では、回路網は、スペーサとして機能する絶縁層を有する。この実施例は、先行技術のそれである。その抵抗を制限するために十分な厚さを有するどの相互接続も第２の導電層に設けられ得る点において、特に有益である。このように、ＰＩＮダイオードと他の部品との距離は、設計を最適化するように選択され得るが、一方、誘導損失は極めて小さい。さらなる追加の実施例では、第１の導電層は、第２の層の相互接続が送信線特性を有するようなアース面を含む。このさらなる追加の実施例は、電子装置のＲＦ動作を改善する。

本発明の電子装置は、アンテナインピーダンスマッチングとアンテナスイッチの組み合わせとして使用するために極めて適している。このことは、いくつかの理由に起因するが、まず第１に、組み合わせ部品の量が集積規模により極めて制限されることである。次に、相互接続は全体として設計され得るし、ＲＦ応用に適することである。その上、アンテナスイッチが異なるサイズの真性領域を有することである。

本発明の装置は、約１００ＭＨｚ以上の周波数での使用に極めて適している。その周波数は、携帯電話機に用いられても良いし、基地局に用いられても良い。本発明の装置は、その上、上部に追加の装置が組み合わせられるような挿入基板として用いられ得る。

アンテナスイッチの受信パスに関しては、いかなる信号も、受信パス上の電力増幅器による増幅と低雑音増幅器の絶縁破壊を引き起こすことを防ぐために、極めて大きな絶縁体が必要とされる。従って、真性領域はより大きく、例えば、５〜２５μｍ、好ましくは８〜１０μｍになり得る。送信パスに関しては、既に増幅した信号の損失を制限するように抵抗が制限されることが重要である。送信パスのＰＩＮダイオードの真性領域は、このように小さな幅、例えば、０．１〜１０μｍ、好ましくは、１〜３μｍの幅を有する。これらの幅は、基板を通した拡散の結果として製造において用いられるマスクの幅よりも小さくても良いような装置の幅に言及する。

追加の利点は、第１及び第２のＰＩＮダイオードが直列に接続されることである。そのような接続は、そののものとは異なる実施例であるが、そのような構造は１つのパス内で適用されても良い。

ＰＩＮダイオードの並列スイッチングと比較したこの実施例の利点は、小さなインピーダンス損失である。それにもかかわらず、このことは、１つの基板上に直列に配置された垂直ＰＩＮダイオードとは異なり、拡張性は、直列に接続されたＰＩＮダイオードが異なる特性を与えられても良いことを提示する。１つの基板上の垂直ＰＩＮダイオードでは、全ての真性領域が同じ幅を有する。

本発明の装置の基板はより薄く作られ得る。その上、能動デバイスは、基板内の空洞に配置されても良い。次に、導電層は、その装置に対する相互接続としても作用し得る。さらに、ヒートシンクは、いかなる余分な熱も取り除くように、基板の裏面、好ましくは、基板の薄い部分の裏面に設けられ得る。このヒートシンクは、同時に、アース面として適している。好ましいコンタクトパッド、バンプの配置、又はワイヤボンドは、第２の導電層に設けられ得る。

インダクタの電気的損失を制限するのに十分高い抵抗は、一般的には、１００Ω・ｃｍ以上の抵抗であり、好ましくは、少なくとも１ｋΩ・ｃｍである。基板は全体的に高いオーム性であることが好ましいが、このことは、主には必要ではなく、ある領域に対して高いオーム性が制限されても良い。

基板上面の導電層、誘電層及びスペーサを含む積層内には、追加の部品が画定されても良い。追加の電子部品は、送信線、微少電気機械システム（ＭＥＭＳ）スイッチ、並びに、可変キャパシタ、バラクタ、抵抗及び共振器を含む。このことは、１又はそれ以上の低雑音増幅器及び電力増幅器、トランシーバＩＣ、電圧制御オシレータ、並びに、マッチング、カップリング、フィードバックループ等に必要とされるいかなる相互接続及び追加の電子部品を含む多様な機能が集積され得るプラットフォーム及びキャリアとして基板を利用することを可能にする。積層は、パターニングされた犠牲層を第２の導電層の下に設けることにより実現されるＭＥＭＳ素子の集積に特に適しており、犠牲層は、第２の導電層が設けられた後にエッチングにより取り除かれる。

これら及びその他の本発明の装置の態様は、添付の図面を参照してさらに説明されるであろう。

図１は、装置の概略断面図を示す。電子装置１０は、第１の面４１と第２の面４２を有するシリコンの基板１を含む。第２の面４２上では、基板１は、シリコン酸化膜の電気絶縁層２で覆われる。第１のキャパシタ１１の第１のキャパシタ電極２１が画定されるアルミニウムの第１の電気導電層３は層２上に存在する。ビア１３の領域で除去される誘電材料５の層は、第１の電気導電層３上に位置する。誘電材料５の層は、０．５≦ｘ≦２のＳｉＮ_ｘを含み、キャパシタ１１の中間区域２４の誘電体２６を構成する。エッジ区域２２及び２３では、誘電体２６は、誘電材料５の層だけでなく、電気絶縁材料５の層、この例では１≦ｘ≦２のＳｉＯ_ｘも含む。アルミニウムを含む中間層６は誘電材料５の層上に位置し、電気絶縁材料４の層に部分的に覆われる。導電トラック２８は中間層６中に画定される。アルミニウムも含む第２の電気導電層７の第２のパターン２９は、この導電トラック２８に対する電気コンタクト中にある。導電トラック２８及び第２のパターン２９は共に、第１のキャパシタ１１の第２のキャパシタ電極２５を形成する。第２の導電層７は、さらに、第１のパターンとしての第１のコイル１２、ビア１３及び相互接続１４を含み、保護層８に覆われる。中間層６上の第２のパターン２９の垂直射影は、導電トラック２８の外側に部分的に位置する。第１の導電層３上の第２のパターン２９の垂直射影は、第１のキャパシタ電極２１の外側、すなわち、相互接続１４の領域に部分的に位置する。この相互接続１４は、第２のキャパシタ電極２５を装置１１０の他の部分と接続するために必要である。従って、第１の導電層３上の第２のキャパシタ電極２５の垂直射影は、第１のキャパシタ電極２１の内部に少なくとも部分的に位置する。

本発明によれば、装置１０は、第１の横型ＰＩＮダイオード５０と第２の横型ＰＩＮダイオード６０を含む。ＰＩＮダイオード５０、６０の両方は、この実施例では、第２のｐ導電型領域５２、６２内に横方向に位置する第１のｎ導電型領域５１、６１と一体となった円形形状を有する。ｎ導電型領域５１、６１とｐ導電型領域５２、６２との間に真性領域５３、６３が設けられる。本発明によれば、第１のＰＩＮダイオード５０の真性領域５３の幅ｄ１は、第２のＰＩＮダイオードの真性領域６３の幅ｄ２より小さい。この結果、第１のＰＩＮダイオード５０は、第２のＰＩＮダイオード６０より低い抵抗を有する。従って、第１のＰＩＮダイオード５０は、携帯電話の送信パスにおける集積に極めて適切しており、第２のＰＩＮダイオード６０は、携帯電話の受信パスにおける集積に適している。クロストークを防ぐために、適切な高抵抗である基板１は、クロストークを防ぐ手段を含む。冒頭の測定が示したように、８μｍの幅を有する真性領域の横型ＰＩＮダイオードは、１ｍＡの電流と１００ＭＨｚの周波数で３〜６Ωの抵抗を有し、抵抗は、電流が増加すると、１０ｍＡで０．３〜０．６Ωまで減少する。挿入損失は７００ＭＨｚ周辺の周波数で−１．５ｄＢより小さく、低電流でもある。絶縁破壊電圧は２０Ｖ〜３０Ｖである。

図１から明らかなように、横型ＰＩＮダイオード５０、６０は、上部から接触され得るという明らかな利点を有する。相互接続５６、６６、６７は、このように、第１及び第２の導電層３、７に集積され得る。当業者に明らかなように、ＰＩＮダイオードは相互接続を介して回路に集積され得る。ここでの実施例は、例えば、ここでの記述を含む未公開出願ＥＰ０３１０２２５５．１（ＰＨＮＬ０３０８８２）及びＥＰ０２０７９３２４．６（ＰＨＮＬ０２０９８６）から知られている。インダクタ１２とキャパシタ１１がＰＩＮダイオード５０、６０の間に横方向に存在するような、示された実際の配置が唯一典型的である。他の配置も同様に設計されても良い。ここでの例は、インダクタとＰＩＮダイオードが横方向に間隔をあけて分離され、インダクタ及びキャパシタの直接の近傍の下又は内部の基板領域だけが高抵抗で作られる。さらに、第２の導電層７は、大きな厚さを有するように示される。しかしながら、銅のような代替的な材料を選択することにより、この厚さは低減され得る。

図２は、アンテナスイッチに利用するためのＰＩＮダイオードを有する回路を図示する電気的概略図を示す。示されたものは、１周波数帯のみの回路である。回路は、電力増幅器を有する送信パスに対する接続点１１０、低雑音増幅器を有する受信パスに対する接続点１２０、そして、アンテナ１３０に対する接続点を含む。さらに、受信パス１２０に対する接続点とアースとの間に配置される第１のＰＩＮダイオード５０、及び、送信パス１１０とアンテナ１３０に対する接続点との間に配置される第２のＰＩＮダイオードと同様に、４分の１波長λ／４に共鳴する送信線１４０が設けられる。送信パス１１０からの信号がアンテナ１３０に送られなければならない場合は、ＰＩＮダイオード５０、６０はスイッチが入る。代替的には、受信モードでは、ＰＩＮダイオード５０、６０はスイッチが切れる。

図３は、基板における電気的損失のモデルである電気的概略図を示す。このモデルからは、キャパシタにとっては、基板損失が低周波数で支配的であり、インダクタにとっては、損失が高周波数で支配的になり始めるということが分かる。損失誘導基板は、損失誘導バルクとＳｉ−ＳｉＯ_２インタフェースで誘導される損失とに分割され得る。ゼロバイアス条件下では、集積層が、例えば、一般的に熱シリコン酸化膜に存在する固定電荷により誘導されるＳｉ−ＳｉＯ_２インタフェースに存在する。ＣＶ測定によれば、蓄積された電荷の量は、おおよそ、全ての移動電荷が４ｋΩｍシリコンのバルクに存在するよりも大きな規模であると推定される。従って、バルク抵抗に隣接して、この集積された電荷に関連するインタフェース抵抗が、上部に加工された受動損失に大いに影響を与える。シリコン基板のアモルファスの上面を作ることによりＳｉ−ＳｉＯ_２インタフェースでの低抵抗が増加させられ得るし、その結果、キャリア移動度が減少する。我々の場合は、このことは、熱酸化膜の成長後で第１の導電層３の堆積前に、例えば、アルゴン又は窒素のイオン注入を用いて達成される。

図４は、基板抵抗の関数としての５ｎＨインダクタのＱ計数のグラフを示す。インダクタのＱの重要な改善は、本発明で用いられる高抵抗シリコン（ρ−４ｋΩ．．ｃｍ）で得られることが分かった。インダクタのＱの増加は、ほとんどが１ｋΩ．ｃｍ未満のバルク抵抗の欠如である。１ｋΩｍより低い基板抵抗に関しては、バルク誘導損失がＳｉ−ＳｉＯ_２インタフェースで誘導される損失を明らかに支配する。

基板損失のさらなる抑制は、バルクへの格子欠陥の導入により達成される。シリコンのバンドギャップ内の局部的なエネルギー状態を作ることにより、移動電荷はトラップされなくなり、結果として、固有の抵抗が増加する。結晶格子に対する永続的なダメージは、電磁放射線の高エネルギー（Ｅ＞１ＭｅＶ）ビーム、又はイオンのような粒子及び中性子を用いた場合に引き起こされても良い。放射は低温プロセスであるので、層３、４、５、７の積層が堆積させられ、構造化された後に行われ得る。ファン・デ・グラーフ（Ｖａｎ−ｄｅ−Ｇｒａａｆ）アクセラレータは、１５０ＭｅＶの電子エネルギーを作り出すために用いられる。処理されたウェハは、１．４×１０^１５ｅ．ｃｍ^―２のドーズ量で放射される。

図５は、異なる取り扱いを受けた基板に対する周波数の関数としてのキャパシタ１１の等価直列抵抗（ＥＳＲ）のグラフを示す。破線（ｄｏｔｔｅｄ ｌｉｎｅ）は、取り扱いを受けていない装置を示し、点線（ｄａｓｈｅｄ ｌｉｎｅ）は、放射を伴う取り扱いを受けた装置を示す。破線と点線（ｄａｓｈ−ａｎｄ−ｄｏｔ ｌｉｎｅ）は、注入を伴う取り扱いを受けた装置を示す。破点線（ｄａｓｈ−ｄｏｔ ｌｉｎｅ）は、注入と照射の両方を伴う取り扱いを受けた装置を示す。比較のために、ＥＳＲは、実践で示されるように、ガラス基板上で処理された同じキャパシタのものがプロットされる。この図５によれば、電子ビーム放射後のＥＳＲが、インタフェースへのイオン注入を用いて達成されるのとほぼ同程度だけ低減したことが分かった。ＥＳＲは、インタフェースへのイオン注入を伴う電子ビーム放射と組み合わせる場合に、さらに低くなる。期待されるように、このことは、放射が注入に対して相補的であることを明らかに示す。図３に図示されたモデルにこれらのデータをフィルタリングすることは、効果的な基板抵抗が、「取り扱われていない」高抵抗シリコンと比較して、要素１０，０００（！）程も増加することを示す。電子ビーム放射の後、キャパシタ１１のリーク電流はそれほど変化しなかった。

第１の実施例に係る装置の概略断面図を示す。 ２つのＰＩＮダイオードを備える電気回路図を示す。 高抵抗基板上のインダクタ及びキャパシタの電気回路図を示す。 様々な抵抗の基板に対する周波数の関数としてのインダクタのＱ係数の間の関係を示す。 様々な抵抗の基板に対する周波数の関数としてのキャパシタの直列抵抗の間の関係を示す。

Claims (11)

1. 半導体材料の基板の第１の面上に少なくとも１つの薄膜キャパシタ及び少なくとも１つのインダクタの回路網を含み、前記基板は、前記インダクタの電気的損失を制限するための１００Ω・ｃｍ以上の高抵抗を有し、前記第１の面上の電気絶縁表面層を備え、
   第１及び第２の横型ＰＩＮダイオードは前記基板に画定され、前記ＰＩＮダイオードが互いにｐ導電型領域、ｎ導電型領域、及び中間真性領域を有し、前記ＰＩＮダイオードのうち前記第１のＰＩＮダイオードの前記真性領域の幅は前記第２のＰＩＮダイオードの真性領域の幅よりも大きく、前記インダクタと前記キャパシタは２つのＰＩＮダイオード間に横方向に存在し、前記第１のＰＩＮダイオードは受信パス用ダイオードを構成し、前記第２のＰＩＮダイオードは送信パス用ダイオードを構成する、電子装置。
2. 請求項１に記載の電子装置であって、前記基板は、前記第１と前記第２のＰＩＮダイオードの間のクロストークを防ぐ手段を備える電子装置。
3. 請求項２に記載の電子装置であって、前記クロストークを防ぐ手段は、前記第１のＰＩＮダイオードが画定される基板部分のアイソレーションを含み、前記アイソレーションは、前記基板の埋め込み層と前記埋め込み層から前記基板表面へ延伸するリング状側壁を含み、前記基板部分は、他の基板部分から電気的に絶縁される電子装置。
4. 請求項２に記載の電子装置であって、前記クロストークを防ぐ手段は、粒子の電磁放射線のビームによる前記基板の部分的な照射により得られる前記結晶格子に対するダメージを引き起こす電子装置。
5. 請求項２に記載の電子装置であって、前記クロストークを防ぐ手段は、電気導電粒子を含む電子装置。
6. 請求項１に記載の電子装置であって、前記第１のＰＩＮダイオードは、前記基板表面に対して平行な断面において、円形又は楕円形を有する電子装置。
7. 請求項６に記載の電子装置であって、前記ｎ導電型領域は、前記真性領域の内部に横方向に存在する電子装置。
8. 請求項６又は７に記載の電子装置であって、前記円形又は楕円形はギャップを備え、前記第１のＰＩＮダイオードの領域を接続するための相互接続は、前記基板表面上の前記相互接続の垂直射影上に前記ギャップに重なるように配置される電子装置。
9. 請求項１に記載の電子装置であって、前記コイル及び前記キャパシタは、第１及び第２の電気導電層、誘電層、並びにそれらの間の絶縁層を含む束に埋め込まれ、前記絶縁層は、スペーサとして機能し、前記キャパシタの電極を接続するためのコンタクトウインドウを含む電子装置。
10. 請求項１に記載の電子装置であって、前記第１のＰＩＮダイオードは、受信パスのアンテナスイッチとして用いられ、前記第２のＰＩＮダイオードは、送信パスのアンテナスイッチとして用いられる電子装置。
11. 請求項９に記載の電子装置であって、受動素子の前記回路網は、インピーダンスマッチング回路網として用いられる電子装置。

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