TW201806175A - 用於射頻應用之結構 - Google Patents

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Abstract

本發明與一種用於微電子射頻元件之底材有關，該底材包括： • 一支撐底材(10)，其由具有大於500 ohm/cm電阻率之一第一半導體材料(10’)製成； • 該支撐底材(10)中的多個溝渠(2)，其被一第二材料(20)填充並在該第一材料(10’)所製成支撐底材(10)之第一側(1)上定義出多個第一區域(11)，以及該第二材料(20)的至少一第二區域(21)； 該底材之特徵在於： • 該第二材料(20)具有大於10 kohms/cm之電阻率； • 該些第一區域(11)具有小於10微米的最大尺寸且彼此間被該第二區域(21)隔離。

Description

用於射頻應用之結構
本發明與整合式射頻元件(integrated radio frequency devices)之領域有關。
對於涉及射頻訊號(10 MHz到100 GHz)傳輸或接收的大多數應用，其元件需要能夠滿足日益嚴苛之規格要求的底材，尤其是因為行動技術標準(2G、3G、LTE、LTE Advanced、LTE Advanced PRO、5G等) 不斷變化。更詳細而言，前述底材材料的特性必須確保： - 低插入損耗(低訊號衰減)及良好線性度(低訊號失真導致諧波)，通常在大範圍的頻率上呈現出大於1000 ohms/cm的有效電阻率； - 溫度性能的穩定性，尤其在裝置使用的溫度範圍內(-40°C; 150°C)； - 充分的散熱能力，通常因其具有大於20 W/mK之導熱係數； - 主動層及支撐底材間之弱電容耦合，通常因其介電常數等於或低於矽之介電常數(
Figure TW201806175AD00001
) 。
此外，為滿足高容量的要求，所述底材必須相容於半導體產業生產線，尤其是相容於互補式金屬氧化物半導體(CMOS)矽的生產線。當然，它也必須具備能被消費性應用所採納之具競爭性的成本，尤其是在電信領域(電話與行動網路、WiFi連接、藍芽)。太空與軍事應用對於效能與耐溫性格外敏感。
射頻(RF)元件諸如天線開關及轉接器、功率放大器、低雜訊放大器或甚至是被動元件(電阻, 電感, 電容)可在不同類型底材上開發。
舉例而言，已知稱為SOS的藍寶石上矽(silicon-on-sapphire)底材可讓運用微電子技術在矽表面層中製作的元件，得益於藍寶石底材材料的絕緣特性，無論溫度高低，其導熱係數高於20 W/mK，且其介電常數低於11。舉例而言，在此類底材上製作的天線開關及功率放大器展現非常良好的因子，惟因其解決方案之總體成本太高，所以主要用於小眾應用。
另外已知者為高電阻率矽底材，其包括一支撐底材、設置在該支撐底材上之一捕捉層(數百奈米到數微米厚)，設置在該捕捉層上之一介電層，以及設置在該介電層上之一半導體層。該支撐底材通常具有大於1 kohm/cm之電阻率。該捕捉層可包括未經摻雜之多晶矽。根據習知技術，一高電阻率矽支撐底材及一捕捉層的結合，可消除通常存在埋置於SOI HR (具有高電阻率矽支撐底材之絕緣體上矽)中氧化層下之寄生導電(parasitic conducting)層。熟悉本發明所屬技術領域者，可在Woodhead Publishing 出版， Oleg Kononchuk 與 Bich-Yen Nguyen所編之《Silicon-on-insulator (SOI) Technology, Manufacture and Applications》第10.7及10.8點發明背景中，找到在高電阻率半導體底材上所製作射頻元件的效能述評。
然而，在高溫熱處理步驟期間，一多晶矽捕捉層會有發生局部再結晶(partial recrystallization)的缺點，從而減少該層的陷阱密度(density of traps)。與此陷阱密度減少有關之射頻元件效能的劣化，可能阻卻某些應用。此外，在全部操作溫度範圍，尤其是100°C以上，這些底材極力確保該RF效能的穩定性。有鑑於該支撐底材中熱載子的產生，那些電阻率因而降低，且耦合元件/底材變成訊號衰減與失真的主要原因。溫度降低至0°C以下時，也會觀察到效能劣化。最後，介電常數會保持非常接近矽的介電常數(大約11)。
其他支撐底材，如氮化鋁或碳化矽，可滿足射頻特性規格，但不相容於標準半導體產業。將這些底材作為移轉最終元件層的支撐底材是可想像的。然而，若要大量採行這些解決方案，這些特定材料的成本加上電路轉移技術的成本仍然太高。
因此，本發明之一目的為提出一種適合射頻應用，改進習知技術部分或全部缺點之底材。
本發明首先與一種用於微電子射頻元件之底材有關，其包括： • 一支撐底材，其由具有大於500 ohm/cm電阻率之一第一半導體材料製成， • 該支撐底材中的多個溝渠，其被一第二材料填充，並在該支撐底材之一第一側上定義出該第一材料之多個第一區域，以及該第二材料的至少一第二區域。 所述底材之特徵在於： • 該第二材料具有大於10 kohms/cm之電阻率； • 該些第一區域具有小於10微米的最大尺寸且彼此間被該第二區域隔離。
根據本發明，包括被該第二材料填充之溝渠的所述底材上部的作用，係阻止可移動電荷之移動，這些電荷可在該支撐底材之第一側附近產生，使得該支撐底材維持高且穩定的電阻率。
該些第一區域最大尺寸的限制，以及藉由一高電阻材料製成之該至少一第二區域將這些第一區域彼此隔離，在構成所述支撐底材之第一區域半導體材料中，可阻止潛在的移動電荷在其上部中移動。在此上部中，該些電荷必須移動一較大距離，從一第一區域繞過被該第二材料填充之溝渠，通往另一個相鄰第一區域。該底材之有效電阻率因而增加。
這可特別消除在其上有射頻元件形成之底材中，寄生傳導之有害效應。
不論單獨或組合實施，根據本發明之有利特點： • 該些第一區域及該第二區域之表面密度，賦予所述底材之一上部，其從該支撐底材的第一側，延伸到該些溝渠的深度，大於20 W/mK的平均導熱係數、低於該第一材料介電常數的平均介電常數，以及高於該第一材料電阻率的電阻率； • 該第二區域在該支撐底材的第一側上形成一網格； • 該溝渠深度在1微米至100微米之間； • 構成該支撐底材的第一材料為矽； • 填充該些溝渠之該第二材料，係從氧化矽、氮化矽、氮氧化矽、氮化鋁、一非晶矽或多晶矽、富含碳的矽、一聚合物或甚而一氣體當中選定； • 該多個溝渠部分以該第二材料填充，部分以具有不同於該第二材料特性或組成之一第三材料填充； • 該第三材料係從氧化矽、氮化矽、氮氧化矽、氮化鋁、一非晶矽或多晶矽、富含碳的矽、一聚合物或甚至一氣體當中選定； • 該第二或第三材料具有捕捉該第一材料中產生之可移動電荷的特性； • 該底材包括設置在該支撐底材第一側上之一介電層； • 該底材包括在該介電層與該支撐底材第一側間的一額外層，其由該第三材料組成； • 該介電層係從氧化矽、氮化矽、氮氧化矽、氮化鋁當中選定之一材料製成； • 該介電層係由該第二材料所組成； • 該底材包括設置在該支撐底材第一側上之一有用層； • 該介電層被夾在該有用層與該支撐底材的第一側之間； • 該有用層由選自半導體材料、絕緣或導電材料、或壓電材料之一材料所組成。
本發明也與一種微電子射頻元件結構有關，其包括： • 如上所述之一底材； • 設置在該底材上之一微電子元件層。
不論單獨或組合實施，根據本發明之有利特點，所述微電子元件係一天線開關或轉接器、或一功率放大器、或一低雜訊放大器、或一被動元件、或一射頻MEMS元件、或一射頻濾波器、或在高頻率運作之其他電路。
本發明更與一種用於微電子射頻元件之一底材有關，其包括： • 提供一支撐底材，其由具有大於500 ohm/cm電阻率之一第一半導體材料製成， • 光罩蝕刻多個溝渠，使其從該支撐底材的第一側延伸至一給定深度； • 以一第二材料填充該多個溝渠，以在該第一側形成第一材料之多個第一區域、以及該第二材料之至少一第二區域； 該方法之特徵在於該些第一區域，其最大尺寸小於10微米，透過該第二區域而彼此絕緣，第二區域之第二材料具有大於10 kohms/cm之電阻率。
最後，本發明更與一種用於微電子射頻元件之底材有關，其包括： • 提供一支撐底材，其由具有大於500 ohm/cm電阻率之一第一半導體材料製成； • 在該支撐底材上，根據一光罩，局部沉積由該第一材料製成且具有一給定高度之多個支柱；該些支柱的上表面定義出該支撐底材之第一側，且該些支柱透過多個溝渠而彼此絕緣，該些溝渠從該支撐底材之第一側延伸至由該些支柱的給定高度所定義之一深度； • 以一第二材料填充該多個溝渠，以在該第一側形成該第一材料之多個第一區域及該第二材料之至少一第二區域。 該方法之特徵在於該些第一區域，其最大尺寸小於10微米，透過該第二區域，其第二材料具有大於10 kohms/cm之電阻率，而彼此絕緣。
在描述說明部分，圖式中相同參考符號可用於相同類型之元件。圖式僅為示意呈現，且為清楚呈現起見，未按比例顯示。尤其，相對於沿著Ｘ軸與Y軸之橫向尺寸，沿著Ｚ軸的層厚度未按比例顯示；且不同層之間的相對厚度在圖中未必按比例顯示。
本發明與一種用於製作微電子射頻元件適用底材的方法有關，如圖1a到1c所示。所述方法包括提供一支撐底材10，其具有電阻率大於500 ohm/cm之一第一半導體材料10’(圖1a)。本發明有利的是，該第一材料之電阻率甚至可選定為超過1,000 ohms/cm、或甚至超過3,000 ohms/cm。如圖所示，該第一材料10’可為單晶矽。
根據本發明，所述方法也包括根據一光罩蝕刻該支撐底材10之第一側1的一階段，使其具有多個溝渠2，從該支撐底材10之第一側1延伸至一給定深度。此蝕刻階段可在一光刻階段之後進行，該光刻的進行一般是根據所述光罩以定義出欲蝕刻的圖案，且以一光罩層保護不要被蝕刻之圖案。所述蝕刻可藉由已知化學乾式或濕式蝕刻技術進行。沉積在該支撐底材10之第一側1上的該光罩層可被移除，以獲得包括該些溝渠2之底材10，如圖1b所示。
根據一變化例，在該支撐底材10上，該些溝渠2的製作，可透過根據一光罩局部沉積由該第一材料製成且具有一給定高度之多個支柱。沉積後，該些支柱的上表面定義出該支撐底材10之一第一側，且該些支柱透過多個溝渠而彼此絕緣，該些溝渠從所述第一側延伸至由該些支柱之高度所定義出的一深度。此局部沉積，舉例而言，可透過選擇性磊晶生長進行：在此例中，未沉積之區域係以一光罩層(尤其是氧化矽或氮化矽)覆蓋之。 於是該磊晶生長會在無光罩區域局部產生。磊晶生長後，存在於該些溝渠底部之該光罩層，可保留或以濕式或乾式蝕刻去除。
該製作方法更包括以一第二材料20填充該多個溝渠2之一階段。該第二材料20的選擇，著眼其電傳導特性：詳言之要具有大於10 kohms/cm之電阻率。該第二材料20可從電絕緣體中選定，例如氧化矽、氮化矽、氧氮化矽或氮化鋁。作為替代方案，其可從高電阻半導體中選定，例如非晶矽、多晶矽、本質矽或具有選定成分者，舉例而言，可穩定溫度電阻率者(尤其是碳摻雜或富含碳的矽)。最後， 該第二材料20可從絕緣聚合物中選定。
作為說明，填充該些溝渠2之階段的進行，可透過化學氣相或液態沉積、或熱處理(例如在填充氧化矽的情況下採取熱氧化方式) 進行。本發明有利的是，該第二材料20能承受得住特定射頻元件的後續製作所需之高熱處理(特別是溫度高達 1000°C 或甚至 1200°C)。在一些情況下，在底材100上製作元件之後續步驟期間，該第二材料20只需經受中或低溫處理(低於500°C或甚至350°C)：這使該第二材料20可以有其他選項，例如以溶膠凝膠(sol -gel )型技術(旋轉塗佈)沉積之聚合物。
所述製作方法在此階段獲得的底材100如圖1c所繪示。
根據圖1d所繪示之一變化例，該些溝渠2可部分由該第二材料20所填充，且部分由特性及/或成分不同於第二材料之一第三材料23所填充。該第三材料23 可從能構成該第二材料20之材料中選定。本發明有利的是， 該第三材料23首先沉積在該些溝渠2之內壁上；然後該第二材料20沉積在該第三材料23上，以填充該些溝渠2。作為非限制性示例，一第一多晶矽塗層可形成於該些溝渠之內壁上；然後一第二氮化矽沉積可形成於該多晶矽上，以填充該些溝渠2。在此示例中，第三材料23由多晶矽製成，第二材料20由氮化矽製成。
根據另一變化例，該些溝渠2可保持其空腔狀態，也就是說，沒有填充任何固體材料。在此情況下，該第二材料20由一氣體或一氣體混合物構成，例如空氣或其他氣體，其可稍後在本發明製程期間引入。
根據此變化例，一第三材料23也可沉積在該些溝渠2之內壁上，該些溝渠2之主要部分則僅會填充一氣體或一氣體混合物。
圖2a繪示一底材100的平面圖，也就是第一側的平面圖。請注意沿著繪示於圖2a中之一斷面C之相同底材100之斷面圖，呈現於圖2b中。
該些溝渠2被該第二材料20所填充，以在該第一側1上形成該第一材料10’之該些第一區域11，以及該第二材料20之至少一第二區域21。該底材100之特徵在於該些第一區域11具有的最大尺寸小於10微米。根據其他有利實施方式，該些第一區域11之最大尺寸，甚至會小於8微米、5微米或甚至2微米。
該底材100之特徵也在於該些第一區域11彼此間被該第二材料20製成的第二區域21隔離，亦即彼此不互相接觸。本發明有利的是，該些第一區域彼此電絕緣，該第二材料20具有大於10 kohms/cm之電阻率。本發明有利的是，該第二材料20或該第三材料23使用時，具有捕捉在該第一材料10’中產生之可移動電荷的特性。
根據圖2a及3a所繪示例，至少一第二區域21在該支撐底材10之第一側1上形成一網格，分隔各個該些區域11。取決於此網格之形狀及該些區域11、21之尺寸，該些第一區域11的表面密度可能不一樣。本發明有利的是，該些第一區域11的表面密度的選定，賦予底材100之上部200(從該支撐底材10的第一側1延伸到該些溝渠2的深度)大於20 W/mK的平均導熱係數、低於該第一材料10’ 介電常數的平均介電常數、以及高於該第一材料10’電阻率或至少大於1000 ohms/cm的有效電阻率。
作為說明，該些第一區域11佔據該支撐底材10之第一側1表面的20%到70%，該第二區域佔據其他表面。
該些溝渠2的深度在1微米至100微米之間；就微電子元件(其橫向設置在該底材100上部200上)的橫向尺寸a而言，可認定在底材100中其電場會穿透到約a/3深度。因此，對於常規橫向尺寸為100微米的射頻天線開關元件而言，該些溝渠2的深度必須為大約30到40微米，以使其電場只到達底材100的上部200。該上部200之電傳導特性(有效電阻率、介電常數)因此決定了設置其上之微電子射頻元件的效能。
已知的蝕刻技術可製作出形狀因數(form factor，橫向尺寸與深度之比)通常在1/5到1/30之間的溝渠。舉例而言，根據本發明，該些溝渠2的形狀因數通常在1/5到1/30之間：若最大橫向尺寸10微米，該些溝渠2的深度可以在50微米到100微米之間；若最大橫向尺寸1微米，該些溝渠2的深度可以在5微米到30微米之間。
圖4a與4b繪示根據本發明的底材100之一替代實施方式。底材100之上部200以該第一材料10’製成之該些部分，可在其深度方向(即沿著圖中的Z軸)分割成段。為達此目的，在填充該些溝渠2之後，該第二材料20製成之至少一分段層25(segmentation layer)可以沉積在該支撐底材10之第一側1的整個表面上。在上述該些材料20之一中，此一分段層25可以是完全相同、或不同於用以填充該溝渠2之材料。
然後，可在相對於該些第一區域11之處及相對於該些第二區域21之處，進行局部沉積第一材料10’及第二材料20的後續步驟。這些步驟可按需要重複多次，以在該上部200的厚度中獲得數個分段結構。
作為替代方案，在該上部200中由該第一材料10’構成之該些部分的分段結構，可在底材100中透過離子植入的方式進行。作為說明，從氧、氮、氫、氦等其中選定之所述離子種，可引到一給定深度，以構成該層25將該上部200之該些第一材料部分10’深度分段的位置。
用於製作微電子射頻元件用底材之方法，根據本發明可更包括在該支撐底材10之第一側1上形成一介電層30的階段(圖5a)。作為說明，其厚度可在數奈米與3微米間變化。本發明有利的是，該介電層30係由自氧化矽、氮化矽、氧氮化矽或氮化鋁當中選定之一材料製成。其沉積可運用不同的習知化學電鍍技術進行。該介電層30可選擇性由與該第二材料20相同特性之材料製成。
根據一變化例，如圖5b所繪示，一層該第二材料存在於該介電層30下面。事實上，根據本發明，該方法的溝渠填充階段2期間，一層該第二材料可沉積在該些溝渠2及支撐底材10之第一側1上。此層的平坦化階段(舉例一化學機械研磨)可以接著進行，以減少表面形貌(surface topology)，而在該支撐底材10之第一側1上留下該第二材料之一殘餘層22。
根據另一變化例(未繪示)，該殘餘層22可構成該介電層30之全部或部分。
所述製造方法也可包括在該介電層30形成前，在該支撐底材10之第一側1上形成一額外層24的階段(圖9)。本發明有利的是，此額外層24係由該第三材料23組成，後者具有捕捉能夠在該第一材料10’中產生之移動電荷(自由載子)的特性。
根據本發明，用於微電子射頻元件之底材製作方法也包括形成一有用層40的階段，根據本發明，該層設置於一底材100或101上。
作為說明，該有用層40的移轉，是透過本發明所屬技術領域者廣為習知的一薄膜移轉方法，其包括： - Smart Cut™方法，其基礎為在一施體底材中植入輕氫(light hydrogen)及/或氦離子，且透過例如分子鍵結，將此施體底材鍵合至底材100或101；之後一分離階段可從該施體底材沿著該些離子的植入深度所定義之脆裂平面，分離出一表面薄層(所述有用層)。最後加工步驟可包含高溫熱處理，以提供該有用層40之所需晶體與表面品質。此方法尤其適合非常薄的有用層的製作，以矽層為例，其厚度在數奈米及大約1.5微米間。 - 所述Smart Cut™方法後為一磊晶生長階段，詳言之可獲得較厚的有用層40，舉例從數十奈米到20微米。 - 直接鍵合及機械、化學及/或化學機械薄化製程；其包括透過分子鍵結將一施體底材直接組裝在底材100或101上，然後薄化該施體底材直到該有用層40之所需厚度，例如使用打磨及CMP(即「化學機械研磨」)方法。這些製程尤其適合移轉厚層，其厚度舉例而言可從數微米到數十微米甚至達數百微米。
前述層移轉製程係有利地以施體底材及支撐底材100，101的分子黏附鍵合為主。在填充該些溝渠2的該第二材料20係一氣體或一氣體混合物的特別情況下，鍵結腔中的氣體會被加以控制(該氣體的組成、氣壓等)，使得在該二底材組裝後被該些溝渠2捕捉的氣體，對應到預期之該第二材料20。詳言之，該鍵合腔中的氣體可調整成非常低壓，以在該些溝渠2中達到一幾乎真空組態，此類組態在一些情況下有利於該表面有用層40的機械強度。
該有用層40係由使其可植入類比或數位射頻元件之一材料製成或由多材料之堆疊製成。該有用層因此可視目標射頻元件的類型從半導體、導電或絕緣材料中選定，更詳細而言，該有用層可從壓電材料中選定之一材料製成。
該有用層40舉例可由矽、矽鍺、鍺、III-V族材料、鈮酸鋰(lithium niobate)、氮化鋁、鋯鈦酸鉛(PZT)等類似材料製成。
圖6a、6b及6C繪示根據本發明之底材102，其包括： o 一有用層40， o 一介電層30， o 一底材100其包含由一第一材料10’製成的一支撐底材10，且： 　 ■溝渠2以一第二材料20填充(圖6a)； 　 ■溝渠2，其壁以一第三材料23為內襯，且以一第二材料20填充(圖6b)； 　 ■溝渠2，其壁以一第三材料23為內襯，且以一第二材料20填充之；一額外層24夾在該支撐底材10之第一側與該介電層30之間(圖6c)。
如用於射頻應用的SOI底材領域中所廣為人知的，在一矽載體底材上以諸如氧化矽形成的一介電層具有正電荷。這些電荷在該支撐底材與該介電層的介面，被來自該支撐底材的負電荷所抵消。在該介電層下面，這些電荷在該支撐底材中產生一表面寄生導電層：在此導電層處，該支撐底材的電阻率因而下降至大約10ohm/cm到100ohm/cm。對於該支撐底材之電阻率極為敏感的電性效能(如信號之線性度、插入耗損程度、被動元件的品質因子等)，便因此導電層的存在而嚴重劣化。
底材102的上部200的作用，詳言之是阻止產生在該支撐底材10之第一側附近的移動電荷之移動，使得該支撐底材維持一高且穩定的電阻率。
事實上，該些第一區域11之最大尺寸限制，可阻止潛在移動電荷在構成該支撐底材10的第一半導體材料10’中的移動。該些電荷必須移動一較大距離，從一第一區域11繞過被該第二材料20填充之溝渠2，通往另一個第一鄰近區域11。 該底材102之上部200的有效電阻率因而增加。這在包括射頻元件的一底材102中，可消除出現在該介電層下的寄生傳導之全部或部分有害效應。
作為說明，且以如圖6b所繪示一底材102的情況為例，其包括具有8 kohms/cm標稱電阻率的一單晶矽底材10，沈積之一第三多晶矽材料23、沈積二氧化矽之一第二材料，該些溝渠2具有20微米深度；該介電材料30也係由二氧化矽製成，且該有用層40係由單晶矽製成。圖10繪示以該支撐底材10之上部200有效電阻率的變化情況，作為存在於該有用層40當中及/或上面的射頻元件操作頻率之函數之模擬。 圖10中之變化例A、B及C對應到該些第一區域11之三種不同最大尺寸： 10 微米 (A)、5微米 (B) 及2微米 (C)。變化例A顯示在頻率低於約2.5 GHz時，該上部200的有效電阻率維持大於1,000 ohms/cm。變化例B顯示對於5 GHz以下的所有頻率，該上部200維持大於1,000 ohms/cm的有效電阻率。最後，變化例C顯示對於5 GHz以下的所有頻率，該上部200的有效電阻率，可大於該支撐底材10的標稱電阻率(nominal resistivity)；對於15 GHz以下的所有頻率，亦可使該上部200維持大於1,000 ohms/cm的有效電阻率。因此，將該第一材料10’(矽)中產生的可移動電荷侷限在氧化矽介電層30下的第一區域11中，可增加該支撐底材10之上部200的有效電阻率：該些第一區域11的尺寸可因有效電阻率在相當大的頻率範圍內增加並維持高值而減小。
基於第二材料(二氧化矽)存在該些溝渠2中，相對於初始支撐底材10(矽)之介電常數，該上部200之介電常數也有所改善。
該些第一區域11及該第二區域21密度的選定，是讓該支撐底材11之平均導熱係數，可維持大於20 W/mK，可透過改變該第二區域21的尺寸(在X,Y平面中)達成。
最後，該底材10上部200中的射頻效能在100°C以上溫度的穩定性會有所改善，因該些溝渠2內壁上存在該第三材料23(多晶矽)，該第三材料23有利地具有捕捉可移動電荷的特性，由於在該些溝渠2間第一材料10’中產生的該些熱載子的至少一部分，會在該些溝渠2整個深度被第三材料23捕捉，從而得以提供在一廣泛溫度範圍內具有更穩定有效電阻率的上部200。
如圖6a中繪示一底材102，其具有預期的室溫下有效電阻率效能、介電係數及實質上類似的導熱係數，其包含例如一單晶矽(其具有8 kohms/cm的標稱電阻率)製成之一支撐底材10，一第二氣體或一氣體混合物20材料(在一般大氣壓力或較低控制氣壓下的空氣或氮氣)，該些溝渠2深度為20微米；該介電層30也由二氧化矽製成，且該有用層40由單晶矽所製成。
根據另一示例，圖6a的底材102(其第二材料20(填充該些溝渠2者)係由高電阻多晶矽製成)在很大溫度範圍內有效電阻率的穩定性及上部200的導熱係數方面，該底材102的效能應已有所改善；另一方面，該上部200之介電常數會維持接近該支撐層10(矽)之介電常數。
再根據另一示例，以如圖6c所繪示一底材102的情況為例，其包括具有8 kohms/cm標稱電阻率的一單晶矽支撐底材10，沈積之一第三多晶矽材料23、沈積二氧化矽或氮化矽之一第二材料，該些溝渠2具有20微米深度；該額外層24係由多晶矽製成，該介電材料30也係由二氧化矽製成，且該有用層40係由單晶矽製成。
就高頻率範圍(一般高達50 GHz)而言，相較於前些示例，該上部200之有效電阻率效能仍有大幅改善：其有效電阻率數值可達30 kohms/cm。在此示例中，在該介電層30下第三材料23(多晶矽)製成之額外層24的存在，使其可有效捕捉在該些第一區域11中產生之自由載子。將存在於該第一材料10’中的殘餘移動電荷侷限在該些第一區域11中，可以更進一步增加該支撐底材10之上部200的有效電阻率。
該些第一區域11的最大尺寸，其選擇可有利地取決於在底材102上製作之元件，詳細而言取決於該些元件的尺寸：舉例而言，包括多個電晶體的一天線開關型元件，其特徵為通道長度低於0.3微米、且通道寬度大於500微米，則該些第一區域11之最大尺寸(在圖式的X,Y平面中)選定為約1微米。
一般而言，該些第一區域11之最大尺寸及該些第二區域尺寸的選定，可使得每個部件都可「見到」底材102，以作為一實質上均質型底材(homogeneous substrate)，亦即該元件不應僅設置於該些第一區域11上方、也不應僅設置於該第二區域21上方。本發明有利的是，所述元件(在此例為該電晶體)具有至少一尺寸延伸跨越多個第一區域11。詳言之，這可在所述元件等級上限制不均勻的機械應變，從而能在該些元件的電氣部分中產生較大分散 (dispersion)。
該些溝渠2的深度及該支撐底材101之上部200的厚度，亦根據要在底材102上(或底材100或101上)製作的射頻元件類型而定義。詳言之，此深度的選定是基於該些元件所產生的功率以及電磁場穿透底材102的深度。以一天線開關型元件而言，開啟1瓦電力，電磁場穿透約50微米，該些溝渠2的深度會被選定為大約50微米，其通常是在30微米及70微米間。
對於操作頻率超過100 MHz的射頻元件而言，該第二材料20或第三材料(如有使用)具有捕捉該第一材料10’中可能產生之可移動電荷的特性是有益的，如前述底材102的某些示例所示。
本發明也與微電子射頻元件之一結構110(如圖7繪示)有關，其包括： • 如前所述之一底材100或101或102； • 一微電子元件層50，其直接設置在底材100, 101上，或設置在底材100, 101之介電層30上。
根據本發明之一實施方式，該結構110之微電路元件50可以是天線開關、或轉接器、或功率放大器、或低雜訊放大器或被動元件(電阻, 電感, 電容)。
作為此類元件製作的說明，可使用一底材102，其具有一矽製成之有用層40，該層厚度在10奈米及1.5微米間，例如145奈米，且具有氧化矽製成之下方介電層30，其厚度在20奈米與2微米間，例如400奈米；該些第一區域11具有分開的邊長1微米之正方形形狀、間隔2微米，且該上部200延伸到厚度(該第二材料20填充之該些溝渠2的深度)50微米處。該第一材料10’ 係單晶矽且該第二材料20係氮化矽。作為可考慮選項，取決於目標元件之使用頻率，該些溝渠2的壁面可以一層富含碳的多晶矽為內襯，其對應為該第三材料23，夾在該第一材料10’與第二材料間；其厚度可在數十奈米到200奈米。再根據另一示例，一額外多晶矽層24可夾在該支撐底材10之第一側1及該介電層30之間；一額外層24的厚度範圍通常從100奈米到1微米。
在該有用層中與該有用層上製作的元件層50包括多個主動元件(MOS型、雙極型等)及多個被動元件(電容、電感、電阻等)。
微電子元件的製作需分數個階段進行，包括通常在950°C-1100°C甚至更高溫度下進行的高熱處理。底材10之上部200由矽(第一材料10’)、氮化矽(第二材料20)、以及選擇性採用的富含碳的多晶矽(第三材料)所組成，可承受得住此類處理而不會產生任何劣化而可能影響其射頻特性。
根據一變化例，該元件層50可首先在SOI型底材上製作，然後根據本發明以本發明所屬技術領域者廣為習知的層移轉技術，移轉到該底材100或101，以形成一結構111如圖8所繪示。
圖8中，該結構111一方面包括該支撐底材10，該底材10包括以該第二材料20填充之多個溝渠2，在其上可選擇性設置以一第二材料20製成之一殘餘層22以作為一介電層。介電層上設有一元件層50：金屬互連結構與介電質層的所謂「後段」部分，係設置在該殘餘層22上，所謂「前段」部分(矽)則部分製作在後段部分上方的有用層40中。最後，在該有用層40上可選擇性地設置一介電層31。
在上述兩種情況下，高頻訊號所產生的電磁場(旨在分散於該些元件50中，且會穿透底材100, 101, 102)僅會有輕微耗損(插入耗損)及訊號失真(諧波)，因為該結構100,111之上部200的有效電阻率大於該支撐層10之第一材料10’之標稱電阻率或至少大於1,000 ohms/cm，且在整個操作溫度範圍[-40°C; 150°C]是穩定的：事實上，根據本發明，該上部200之組態會阻止該半導體底才中可移動電荷之移動(從寄生導電層或熱施體而來)。本發明有利的是，所述結構110,111具備有利的散熱特性，因該第一材料為矽。本發明另也有利的是，基於該上部200的平均介電係數，該元件層50與該支撐底材10之間的電容耦合會大幅減少，此減少是與以第二材料(高電阻或絕緣)填充之溝渠存在的情況下，矽的電容耦合相較。
根據本發明之另一實施方式，該結構110, 111的微電子元件50，可由一射頻MEMS(Micro Electro-Mechanical Systems，微機電系統)元件組成，包括例如至少一控制部件、以及一MEMS開關元件，其由諸如具有歐姆接面(Ohmic contact)或一電容微動開關之一微動開關(microswitch)組成。
該些底材100, 101, 102之一可用作為該MEMS元件的支撐底材；該MEMS部分的製作，於是以多層(包括一電極層、一介電層、一犧牲層、一主動層)的接續沉積為基礎，且透過在該些層上製作圖案進行。
該些區域11舉例而言為邊長10微米的六邊形、彼此間隔10微米，且該上部200會延伸超過50微米的厚度(該第二材料20所填充的該些溝渠2的深度)。該第一材料10’ 係單晶矽且該第二材料20由氮化矽製成。
製作該(些)控制元件(例如CMOS)的微電子製程，通常在該MEMS部分前進行，如上一個實施方式所述，這些微電子製程需要施加高溫熱處理。
根據本發明之一變化例，其可應用到所述之所有實施方式，底材100之第一側1上，由該第二區域21形成的網格可位於該第一側的特定區域中。其因此可具有多個第二區域分布於底材100之第一側1上。該第一側1上沒有該些第二區域21的區域因此只會有該支撐底材10的第一材料10’。該裝置的控制元件(CMOS)若不像射頻元件需要具有電阻率、限制性介電常數特性的底層底材，則可製作在沒有第二區域21的區域(亦即沒有溝渠2)中。
如上所述，在此元件50中傳播的高頻訊號會產生穿透該支撐底材10的電磁場(特別是在MEMS開關元件等級)。因為包括該第二材料20填充之溝渠的該支撐底材10之上部200具有高且穩定的有效電阻率，耗損(插入損耗)、訊號失真(諧波)及干擾情況會減少。
本發明有利的是，所述結構110,111具備有利的散熱特性，因該第一材料為矽。本發明另也有利的是，基於該上部200的平均介電係數，該元件層50與該支撐底材10之間的電容耦合會大幅減少，此減少是與以該第二材料(高電阻或絕緣)填充之溝渠存在的情況下，矽的電容耦合相較。
再根據本發明之另一實施方式，該結構110,111之微電子元件50，可由一射頻濾波器組成，以整體聲波 (Bulk Acoustic Wave 簡稱BAW) 傳播或表面聲波(Surface Acoustic Wave簡稱SAW)或其他任何聲波傳播模式操作。
一SAW濾波器的製作需要，舉例而言，一壓電材料製成的一有用層40，一梳狀電極會製作在其表面上：該聲波預期會散布在這些電極之間。因此根據本發明，該結構110如圖示可包括厚度在200奈米到20微米間、鉭酸鋰製成之一有用層40。
該些第一區域11可以是直徑5微米的圓形，彼此間隔5微米，且該上部200延伸超過100微米的厚度(溝渠2)。該第一材料10’ 係單晶矽且該第二材料20可為空氣、或非晶或多晶矽。在該有用層40與該支撐底材10之第一側1之間，可選擇性地增添一介電層30。
該結構110除了在溫度下理所當然地比固態壓電底材更穩定外，亦可獲得更好的濾波器性能，尤其以插入耗損及信號線性度而言。
根據本發明，該底材100, 101, 102及射頻應用之結構110, 111不限於前述之實施方式。該些底材及結構適合在一支撐底材中高頻訊號傳播且易受耗損與干擾的應用：事實上，該底材上部200之物理與電傳導特性，賦予該組裝件良好的射頻特性(限制了耗損、非線性度及其他干擾)，在整個操作溫度範圍是穩定的。其亦賦予良好熱導電係數特性、以及低於11之相對介電係數，容許該主動層及支撐底材間之弱電容耦合。透過選擇該些第一及第二區域的尺寸以及該第一10’、第二20及可能第三材料的特性，相對於其他效能可優先著重特定效能(有效電阻率、溫度穩定性、熱導電係數、介電係數)；另一方面，取決於所述應用，會有折衷處理方法，能滿足要製作的該些微電子元件的規格要求，另也能滿足底材100, 101, 102的製作成本，使之能加以量產。
根據本發明，該些底材100, 101, 102及結構110, 111詳細而言可有利於合併具有高效能數位或類比功能(亦即具有高操作頻率fT , fmax )之射頻功能的元件。
在一些情況下，所述數位及/或類比功能不需具有本發明該些特性的電阻性底材：因此，包括以第二材料20填充之溝渠的本發明底材之上部200，可以是局部性而不會存在整個底材100, 101, 102上。因此在該底材之第一側1上，會有多個第二區域21位於該第一側的不同區域中。沒有該些第二區域21的該些第一側區域中，只會有該支撐底材10的第一材料10’。該裝置的數位及/或類比功能，若不像射頻元件需要具電阻率、限制性介電常數特性的底層底材，可在沒有該些第二區域21的區域加以製作。
當然，本發明不限於本說明書所述之實施方式與示例，且可提供變化例而不脫離申請專利範圍所定義之發明範圍。
1‧‧‧第一面
2‧‧‧溝渠
10‧‧‧支撐底材
10’‧‧‧第一材料
11‧‧‧第一區域
20‧‧‧第二材料
21‧‧‧第二區域
22‧‧‧殘餘層
23‧‧‧第三材料
24‧‧‧額外層
25‧‧‧分段層
30‧‧‧介電層
31‧‧‧介電層
40‧‧‧有用層
50‧‧‧元件層
100‧‧‧底材
101‧‧‧底材
102‧‧‧底材
110‧‧‧結構
111‧‧‧結構
200‧‧‧上部
本發明之其他特徵與優點將在以下參考隨附圖式的詳細說明中更為彰顯，其中： - 圖1a到1d 繪示根據本發明製作一底材的方法步驟； - 圖2及圖3 繪示根據本發明之兩種底材變化例的平面圖與剖面圖； - 圖4a到4b 繪示根據本發明之其他底材變化例的斷面圖； - 圖5a、5b、6a到6d及圖9繪示根據本發明之多個底材； - 圖7及圖8繪示根據本發明之微電子射頻元件用結構； - 圖10繪示在根據本發明之一結構中，底材之有效電阻率取決於微電子射頻元件之操作頻率之圖表。
1‧‧‧第一面
10‧‧‧支撐底材
10’‧‧‧第一材料
11‧‧‧第一區域
20‧‧‧第二材料
21‧‧‧第二區域
100‧‧‧底材
200‧‧‧上部

Claims (19)

  1. 一種用於微電子射頻元件之底材(100,101,102)，該底材包括： • 一支撐底材(10)，其由具有大於500 ohm/cm電阻率之一第一半導體材料(10’)製成； • 該支撐底材(10)中的多個溝渠(2)，其被一第二材料(20)填充並在該第一材料(10’)第一側(1) 定義出多個第一區域(11)，以及該第二材料(20)的至少一第二區域(21)； 所述底材(100, 101, 102)之特徵在於： • 該第二材料(20)具有大於10 kohms/cm之電阻率； • 該些第一區域(11)具有小於10微米的最大尺寸且彼此間被該第二區域(21)隔離。
  2. 如申請專利範圍第1項之微電子射頻元件用底材(100,101,102)，其中該些第一區域(11)及該第二區域(21)的表面密度，賦予所述底材之一上部(200)，其從該支撐底材(10)的第一面(1)延伸到該些溝渠(2)的深度，大於20 W/mK的平均導熱係數，低於該第一材料(10’) 介電常數的平均介電常數，以及高於該第一材料(10’)電阻率的電阻率。
  3. 如申請專利範圍第1或2項之微電子射頻元件用底材(100,101,102)，其中該第二區域(21)在該支撐底材(10)的第一面(1)上形成一網格。
  4. 如申請專利範圍第1至3項中任一項之微電子射頻元件用底材(100,101,102)，其中該些溝渠(2)的深度在1微米至100微米之間。
  5. 如申請專利範圍第1至4項中任一項之微電子射頻元件用底材(100,101,102)，其中構成該支撐底材(10)的第一材料(10’)為矽。
  6. 如申請專利範圍第1項之微電子射頻元件用底材(100,101,102)，其中填充該些溝渠(2)的第二材料(20)係從一氧化矽、一氮化矽、一氮氧化矽、一氮化鋁、一非晶矽或多晶矽、一富含碳的矽、一聚合物或一氣體當中選定。
  7. 如申請專利範圍第1至6項中任一項之微電子射頻元件用底材(100,101,102)，其中該些溝渠(2)部分以該第二材料(20)填充，部分以具有不同於該第二材料(20)之組成之一第三材料填充。
  8. 如申請專利範圍第7項之微電子射頻元件用底材(100,101,102)，其中該第三材料(23) 係從一氧化矽、一氮化矽、一氮氧化矽、一氮化鋁、一非晶矽或多晶矽、一富含碳的矽、一聚合物或一氣體當中選定。
  9. 如申請專利範圍第1至8項中任一項之微電子射頻元件用底材(100,101,102)，其包括設置在該支撐底材(10)第一面(1)上之一介電層(30)。
  10. 如申請專利範圍第9項及第7或8項之微電子射頻元件用底材(100,101,102)，其包括在該介電層(30)與該支撐底材第一面(1)兩者間，由該第三材料組成之一額外層(24)。
  11. 如申請專利範圍第9或10項之微電子射頻元件用底材(100,101,102)，其中該介電層(30)係由自一氧化矽、一氮化矽、一矽的氧氮化物、一氮化鋁當中選定之一材料製成。
  12. 如申請專利範圍第1至11項中任一項之微電子射頻元件用底材(100,101,102)，其中該介電層(30)由該第二材料(20)組成。
  13. 如申請專利範圍第1至12項中任一項之微電子射頻元件用底材(100,101,102)，其包括設置在該支撐底材(10)第一面(1)上之一有用層(40)。
  14. 如申請專利範圍第13項及第9至12項中任一項之微電子射頻元件用底材(100,101,102)，其中該介電層(30)被夾在該有用層(40)與該支撐底材(10)的第一面之間。
  15. 如申請專利範圍第13或14項之微電子射頻元件用底材(100,101,102)，其中該有用層(40)係由選自半導體材料，絕緣或導電材料，或甚至壓電材料之一材料組成。
  16. 一種微電子射頻元件結構(110, 102)，該結構包括： • 如申請專利範圍第1至15項中任一項之一底材(100, 101, 102)；及 • 設置在該底材(100, 101, 102)上之一微電子元件層(50)。
  17. 如申請專利範圍第16項之微電子射頻元件結構(110, 111)，其中所述微電子元件為一天線開關或轉接器，或一功率放大器，或一低雜訊放大器，或一被動元件或以高頻運作之其他電路，或一射頻MEMS元件，或一射頻濾波器。
  18. 一種用於製作一微電子射頻元件用底材(100,101,102)之方法，該方法包括： • 提供一支撐底材，其由具有大於500 ohm/cm電阻率之一第一半導體材料製成並具有一第一側(1)； • 光罩蝕刻多個溝渠(2)，使其從該支撐底材(10)的第一側(1)延伸至一給定深度；及 • 以一第二材料(20)填充該些溝渠(2)，以在該第一側(1)形成第一材料(10’)之多個第一區域(11)，以及該第二材料(20)之至少一第二區域(21)； 該方法之特徵在於該些第一區域(11)，其最大尺寸小於10微米，透過該第二區域(21)，其第二材料(20)具有大於10 kohms/cm之電阻率，而彼此絕緣。
  19. 一種用於製作一微電子射頻元件用底材(100,101,102)之方法，該方法包括： • 提供一支撐底材(10)，其由具有大於500 ohm/cm電阻率之一第一半導體材料(10')製成； • 在該支撐底材(10)上根據一光罩局部沉積由該第一材料(10’)製成且具有一給定高度之多個支柱；該些支柱的上表面定義出該支撐底材(10)之第一側(1)，且該些支柱透過多個溝渠(2)而彼此絕緣，該些溝渠從該支撐底材(10)之第一側延伸至由該些支柱的給定高度所定義出之一深度；及 • 以一第二材料(20)填充該些溝渠(2)，以在該第一側(1)形成該第一材料(10’)之多個第一區域(11)及該第二材料(20)之至少一第二區域(21)； 該方法之特徵在於該些第一區域(11)，其最大尺寸小於10微米，透過該第二區域(21)，其第二材料(20)具有大於10 kohms/cm之電阻率，而彼此絕緣。
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