JP2007535162A - 半導体デバイスおよびかかるデバイスを製造する方法 - Google Patents
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Abstract
本発明は、導体線路を含む１つまたは複数の受動電子構成要素（２０）がその上に設けられた、電荷を含む誘電体層（３、４）で覆われた、高抵抗半導体基板（２）を有する半導体本体（１）を備える半導体デバイス（１０）であって、この受動素子（２０）の位置で、ある領域（５）が半導体基板（２）と誘電体層（３、４）の間の境界面に存在し、その結果、この領域（５）の位置で、電荷によってデバイス（１０）中に誘起された電気伝導チャネルの伝導度が制限される、半導体デバイス（１０）に関する。本発明によれば、領域（５）は、堆積によって形成され、半絶縁材料を含む。その結果、反転チャネルが半絶縁領域（５）内に形成されるので、デバイス（１０）は高周波電力損失が非常に低い。デバイス（１０）はさらに、より高い温度バジェットを可能にし、したがって半導体本体（１）内への能動半導体素子（８）の集積化を可能にする。領域（５）に非常に適した半絶縁材料は、ＳｉＣ、ＳＩＰＯＳ、またはＰＯＬＹＤＯＸである。
Description
本発明は、導体線路を含む１つまたは複数の受動電子素子がその上に配置された、電荷を含む誘電体層で覆われた、高抵抗半導体基板を有する半導体本体を備え、この受動素子の位置で、ある領域が半導体基板と誘電体層の間の境界面に置かれており、そのため、この領域の位置で、電荷によって半導体デバイス中に誘起された電気伝導チャネルの電気伝導度が低減される、半導体デバイスに関する。
本願では、「高抵抗半導体基板」とは、具体的にはその抵抗率が約１ｋΩｃｍ以上であり、実際には１〜１０ｋΩｃｍである半導体基板を意味するものと見なされるべきである。
高抵抗シリコン（ＨＲＳ）は、集積化されてもよい非常に高品質（Ｑ）の受動構成要素、シリコンの優れた熱伝導性、および従来のシリコン加工との適合性により、長い間無線周波数（ＲＦ）回路を集積化するための潜在的に理想的な基板と見られてきた。しかし、ＨＲＳの高いバルク抵抗率は、形成される寄生表面チャネルによって一般に覆い隠され、そのため、基板損失の増大、およびウェハ全体にわたる実効基板抵抗率の過度のばらつきを招いている。このような表面チャネルは、酸化物汚染、界面順位、あるいはフィールド酸化膜上の受動構成要素などの導電性構造物とシリコンの間の電気的バイアスの結果、シリコン／二酸化シリコンの境界面に集中する。
本願では、電気伝導チャネルは、反転チャネルでも、あるいは蓄積チャネルでもよい。このチャネルは誘電体層内の電荷によって決まるが、それは実際にはしばしば正電荷であり、その結果ｎ型チャネルが形成され、また、半導体基板の導電型によって決まる。例えばｐ型基板の場合には反転が生じ、一方、ｎ型基板の場合には蓄積が生じる。本発明はまた、そのようなデバイスの製造方法にも関する。
冒頭に述べたタイプのデバイスおよび方法は、１９９６年１１月２９日公開の特開平０８−３１６４２０から知られる。前記文書には、その上に配線が設けられた二酸化シリコン層の形の誘電体層が設けられた、高抵抗シリコン基板を備えるデバイスについての記載がある。シリコン基板と二酸化シリコン層の間の境界面での、反転層または蓄積層の発生によって引き起こされる高周波電力損失を抑制するために、多結晶シリコン領域またはアモルファスシリコン領域が前記境界面に置かれ、この領域は、イオン注入を用いてシリコン基板の結晶構造を損壊させることによって形成される。このように形成された領域は、形成された反転チャネルまたは蓄積チャネルの電荷を、その置かれた位置で捕捉し、それによってチャネルの伝導度を制限し、さらにはチャネルを局部的に遮断さえもする、複数の電荷トラップを有する。
この既知のデバイスの欠点は、依然として、ときには高抵抗半導体基板の実効抵抗の減少に対応する問題を示すことにある。
したがって、本発明の一目的は、半導体基板がより多くの状況において高抵抗挙動を示す、冒頭に述べたタイプのデバイスを提供することである。本発明はまた、そのようなデバイスを製造する簡単な方法を提供することをも狙いとする。
この目的を達成するために、本発明によれば、冒頭に述べたタイプのデバイスは、その領域が堆積を用いて形成され、半絶縁性材料を含むことを特徴とする。
本発明はまず第一に、より低い抵抗値を有する半導体基板の開発の課題が、半導体素子も半導体本体内に集積されているデバイスで特に見出されるという認識に基づいている。関連するプロセスは、ときには、特に製造プロセスの初めに、比較的高い温度バジェット（ｔｅｍｐｅｒａｔｕｒｅ ｂｕｄｇｅｔ）を必要とする。比較的高温での熱処理が、既知のデバイスの多結晶領域またはアモルファス領域の結晶度の回復を可能にし、それによって電荷トラップの密度の減少をもたらし、その結果、電気伝導チャネルの形成が起こり得るようになる。
本発明はさらに、この領域を堆積させることが、この領域用に使用される材料の自由な選択を可能にするという認識に基づいている。この領域用の材料としていわゆる半絶縁性材料を選択することにより、一方では、領域の位置での電気伝導チャネルが、半導体基板内ではなく半絶縁領域内に形成されることが達成されることができる。このような材料の薄い層の伝導度は、本発明の目的には十分である。他方では、このような材料は、その中に形成されたチャネルがほとんど、またはまったく、実効基板抵抗の減少をもたらさないほど高い抵抗率、または低い移動度を示すことがある。
最後に、本発明は、このような材料がしばしば比較的高い温度バジェットを有するという認識に基づいている。例えば、この領域はＳｉＣまたはＣ（ダイヤモンド）からなる半絶縁領域でもよい。このような領域は、シリコン上に単結晶の形で設けられる半絶縁層をパターニングすることによって形成されるものでもよく、その場合には、その抵抗率は再結晶によって変化することがない。より一般的には、このような半絶縁材料は、多結晶性またはアモルファス性であるが、その挙動は、多結晶シリコンまたはアモルファスシリコンよりも温度依存性が低くなる。
本発明による半導体デバイスの好ましい一実施形態では、堆積された領域の半絶縁材料は、シリコンと酸素の混合物を含む。「ＳＩＰＯＳ」（半絶縁性多結晶酸素ドープシリコン Ｓｅｍｉ−Ｉｎｓｕｌａｔｉｎｇ Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ Ｏｘｙｇｅｎ−Ｄｏｐｅｄ Ｓｉｌｉｃｏｎ）という名で知られ、また「ＰＯＬＹＤＯＸ」という名でも知られる、このような材料は、一方では所望の特性を有し、他方では、酸素ガス、または少なくとも酸素含有化合物、例えば酸素と窒素の化合物を含むガスが加えられた、例えばシラン（ＳｉＨ４）の分解によって容易に形成されることができる。
より一般的には、適切に堆積された半絶縁材料は、１０ｋΩｃｍ〜３０ＧΩｃｍの範囲の抵抗率を有し、好ましくは１ＭΩｃｍ〜１ＧΩｃｍの範囲の抵抗率を有する。上述のＳＩＰＯＳ／ＰＯＬＹＤＯＸ以外に、その他の材料もまた本発明の目的に適している。例えば、酸素の代わりに窒素が、適切な濃度でシリコンに加えられてもよい。また、シリコン、酸素、窒素、および／または必要な場合には、ゲルマニウムや炭素など他の元素の混合物／化合物が、適切な半絶縁性材料を形成することもある。
半絶縁層の好ましい材料はＳｉＣであり、１０１１Ωｃｍ台の高い面積抵抗率、高抵抗シリコン基板に対する良好な不活性化特性、および低い機械的応力を有する。
シリコンと炭素の組成は、低温のＩＣ適合堆積プロセス（例えばＰＥＣＶＤ）で調整されてもよく、その結果、堆積させたままの被膜で３６０ＭＰａ未満の範囲の低い機械的応力（圧縮応力）が得られる。この応力はさらに、２０ＭＰａまで低減され、さらには６００℃での堆積後のアニールによって低い引張り応力にさえシフトされることができる。温度処理後に抵抗率の変化はなかった。
ＳｉＣ層は、ＨＦやＫＯＨのような一般的に使用される湿式エッチング液に対して優れたエッチング耐性を有する。ＳｉＣ層のパターニングは、フッ素をベースとした化学薬品を用いて、従来の乾式エッチング装置で行なわれることができる。
この温度的に安定なＳｉＣ不活性層が、ごく早期に、半導体デバイス製造のフロントエンドプロセスにおいて高抵抗半導体基板上に形成されることができることは、主要な利点である。このＳｉＣ層は、ドーパント活性化アニール段階の前に半導体デバイス内に設けられることができる。このドーパントの活性化は、通常７００℃超、典型的には９００〜１１００℃の範囲の高温で行なわれる。
ＳｉＣ層の優れた熱安定性が、低い機械的応力および高いエッチング耐性とあいまって、この材料を半絶縁層に非常に適したものにしている。さらに、表面の不活性化を達成するのに、ＳｉＣ層は非常に薄くてもよい。この層の一様性は、層をどれだけ薄くできるかを決定し、例えば分離された島形成、大きなピンホールは避けられるべきである。しかし表面分離層に関しては、電気絶縁破壊の問題がない。
特に好ましい一実施形態では、堆積される半絶縁領域は、半導体基板内に形成された凹部の底部に位置している。そのため、本明細書で後に説明するように、この領域は非常に簡単な方法で形成されることができる。加えて、このような凹部は、ダイオードやトランジスタなどの半導体素子が半導体本体内に形成されてその中に集積化される場合に使用されることがある、いわゆるトレンチアイソレーションを形成するためにも容易に使用されることができる。
魅力的な一変更形態では、半導体本体は、１つまたは複数の半導体素子がその中に集積化されている半導体領域を有する。
この半導体領域は、適切なイオン注入によって形成されてもよいが、堆積によって形成されてもよい。例えば伝送線や結合導体、または結合領域を形成してよいが、またコンデンサやコイルなどの素子を含んでもよい、導体線路を含む受動素子は、好ましくはデバイスのある部分に位置し、一方、集積化される半導体素子は、デバイスの別の部分に位置する。
好ましくは、この領域は、相互に分離されたいくつかの条片形のサブ領域を有する。その結果、形成された反転チャネルまたは蓄積チャネルのかなりの部分が、半絶縁領域内に位置するようになる。加えて、その領域の長手方向は、好ましくは導体線路などの受動素子の長手方向とほぼ平行に延びる。そのため、該当する導体線路に対するこの領域の動作が最適になる。これらの受動素子によって基板内に誘起された電流は、条片形領域／条片形サブ領域をほぼ直角に横切ることになる。加えて、互いに垂直な２方向に延びるサブ領域が設けられてもよい。条片形領域が前述のいわゆるアイソレーショントレンチ内に位置する場合は、条片形領域は、好ましくは受動素子が存在するデバイスの部分、ならびに集積化された半導体素子が存在するデバイスの部分に存在する。デバイスの後者の部分では、堆積された半絶縁材料の条片形サブ領域は、いわゆるチャネルストッパとして働いてもよい。
電荷を有する誘電体層が高抵抗半導体基板上に形成され、導体線路を含む１つまたは複数の受動電子素子が前記誘電体層上に設けられ、その受動素子の位置で、ある領域が半導体基板と誘電体層の間の境界面に形成され、その結果、動作中に、電荷によって半導体デバイス内に誘起された電気伝導チャネルの伝導度がこの領域の位置で低減される、半導体本体を有する半導体デバイスを製造する方法は、本発明によれば、この領域が堆積を用いて形成され、半絶縁材料がこの領域用の材料として選択されることを特徴とする。好ましくは、シリコンと酸素の混合物が、この半絶縁材料として選択される。
好ましい一実施形態によれば、側壁が絶縁スペーサで覆われた凹部が半導体基板内に形成され、その後、薄い半絶縁層ならびに誘電体層がデバイスの表面に堆積され、それによって凹部は完全に充填され、その後、化学的機械研磨によってデバイスが平坦化され、このプロセスで、凹部の外側に位置する半絶縁層および誘電体層の各部分が除去される。
適切な一変更形態では、この絶縁スペーサは、凹部の壁および底部を熱酸化処理にかけることによって形成され、その後、凹部の底部に形成された熱酸化物が、異方性エッチングを用いて再び除去される。
好ましくは、半絶縁層の、デバイスの表面と境界を接する部分は、酸化によって誘電体領域に転換される。
本発明の上記およびその他の態様は、以下で説明される実施形態から明らかであり、またこれらの実施形態に関して明らかにされるであろう。
図面は原寸に比例して描かれておらず、厚さ方向の寸法など一部の寸法は、図を見やすくするために誇張されている。異なる図中の対応する領域または部分は、可能な場合は常に同じハッチングまたは同じ参照数字を用いて示されている。
図１Ａ〜Ｂは、本発明による半導体デバイスの厚さ方向に直角な断面図である。半導体デバイス１０は、この実施形態では抵抗率が２〜４ｋΩｃｍのシリコンのｐ型半導体基板２を用いた半導体本体１を有する。
１００ｎｍの低応力ＰＥＣＶＤのＳｉＣ膜が、ｐ型高抵抗基板（ＨＲＳ）上に設けられる。このＳｉＣ膜は、デバイスの集積化プロセスフローの前に、ＨＲＳ表面不活性化を、すなわち標準シリコンプロセスでの出発ウェハに相当するものとして提供する。
アモルファスＳｉＣ膜を堆積させるために、Ｎｏｖｅｌｌｕｓ Ｃｏｎｃｅｐｔ Ｏｎｅ ＰＥＣＶＤ方式が使用される。ＳｉＣの堆積に使用される主な堆積パラメータは：温度が４００℃、圧力が２．２５ｔｏｒｒ、ガス流量がＳｉＨ４１００ｓｃｃｍ、ＣＨ４３０００ｓｃｃｍ、電力が１０００Ｗ（ＨＦ＝５００Ｗ；ＬＦ＝５００Ｗ）である。ＳｉＣの堆積速度は、上述の堆積パラメータを使用して、約１％の均一性で６７０Å／分である。２．４の屈折率がＳｉＣ膜で測定された。
このＳｉＣ膜の面積抵抗率は、１０１１Ωｃｍ台である。堆積させたままの被膜では３６０ＭＰａ未満の範囲の低い機械的応力（圧縮応力）が得られる。この応力はさらに、２０ＭＰａまで低減され、さらには６００℃での堆積後のアニールによって低い引張り応力にさえシフトされることができる。
この実施形態では、ＳｉＣ領域５は、１００ｎｍ厚のアモルファスＳｉＣ層をパターニングすることによって形成される。フォトレジストがエッチングマスクとして使用される。ＳｉＣ膜のパターニングは、Ａｌｃａｔｅｌ反応性イオンエッチング装置（ＲＩＥ）で、６０Ｗの電力および０．０５ｍｂａｒの圧力を用いて、乾式エッチングによって行なわれる。ガス流量は、ＣＦ４７０ｓｃｃｍ、ＳＦ６１０ｓｃｃｍ、Ｏ２１０ｓｃｃｍであった。
これらの条件で、ＳｉＣについて８０ｎｍ／分のエッチング速度が３％の均一性で測定された。
ＳｉＣ領域５が形成された後、能動デバイスが製造される（図１Ａ参照）。この実施形態ではバイポーラトランジスタが製造されるが、本発明は、ＣＭＯＳ、ＢｉＣＭＯＳ、個別トランジスタ、あるいはＩＣ技術を用いて製造されるその他の任意の半導体素子の製造プロセスにおいても同様に機能する。
シリコンの抵抗率が非常に高いと、結果としてコレクタ−基板接合部の過度に広い空間電荷領域が生じるため、また表面チャネル効果の故に、トランジスタの高密度集積のための特別なｐウェル分離構造が開発された。２×１０１５ｃｍ−３のピークドーピング濃度でボロンをドープした深さ３μｍのｐウェルが、ｎ＋／ｎコレクタ構造の形成前に、注入および熱アニーリングによって作成される。各トランジスタの周囲でこのように増大させたｐ型ドーピングレベルは、狭いコレクタ−基板の空間電荷領域、およびウェハ表面での寄生伝導チャネルを防止するチャネルストッパをもたらす（図１Ｂ）。
後続のプロセス段階は、ｎ＋埋込み層の注入およびドライブイン、ｎドープＳｉエピタキシ、ＨＲＳ基板へのｎエピ（ｎ−ｅｐｉ）のトレンチエッチング、３０ｎｍの熱酸化物の成長、およびＳｉＣ領域上の湿式エッチング除去を含む。
本発明によるデバイスの性能は、不活性化されていないウェハ部分（基準）と比較される。
図１Ｂでは、０．３μｍのＳｉＯ２からなる誘電体層３が、ＳｉＣ領域５の上に堆積されている。
バイポーラトランジスタはさらに、ｐ＋分離領域、コレクタペデスタル、コレクタプラグ、およびエミッタ−ベース領域の注入；表面分離領域の堆積および接点窓のパターニング；９５０℃でのドーパントの熱活性化によって製造される。
０．３μｍのＳｉＯ２からなる第２の誘電体層４が、ＳｉＣ領域５の上に堆積される。受動素子が、能動デバイス相互接続の加工と同じ製造段階で、３μｍ厚の第２のメタライゼーション層内に形成される。
表面チャネルの形成の影響を特に受けやすい平面内導波路（ＣＰＷ）が、特徴付けの目的で使用された。電気伝導チャネルは、半絶縁領域５内に誘起される。
図２Ａは、本発明による１００ｎｍ厚のＳｉＣ不活性化層（ａ）、および（ｂ）ＳｉＣ不活性化層のないウェハ部分（基準）の、静電容量−電圧の変動を示す。
図２Ｂは、本発明による１００ｎｍ厚のＳｉＣ不活性化層（ａ）、および（ｂ）ＳｉＣ不活性化層のないウェハ部分（基準）の、周波数を関数とする面内導波路減衰を示す。
表面が不活性化されたＣＰＷは、不活性化が何らされていない場合の約８ｄＢ／ｃｍに比べて、３０ＧＨｚまで１〜２ｄＢ／ｃｍという非常に良い減衰値を実現した。表面が不活性化されたＣＰＷのウェハ部分の減衰が低減される以外に、減衰のパラメータの変動が、非不活性化ウェハ部分に比べてかなり低減される。
図３は、ＳｉＣ薄膜堆積が（バイポーラ熱処理の前後で）共に同じ減衰値になり、ＣＰＷの減衰も、付随する変動も最適になることを示す。
図４では、表面不活性化されている場合とされていない場合の、３．８ｎＨのインダクタ（Ｒ＝３２１μｍ、Ｎ＝２）の測定されたＱ（ｑｕａｌｉｔｙ ｆａｃｔｏｒ）が示されている。また２０個のサンプルによる標準偏差も示されている。測定された値は、ＡＤＳ Ｍｏｍｅｎｔｕｍを使用して、ＨＲＳバルク特性を入力パラメータとしたＥＭシミュレーションと比較されている。
集積化されたらせんインダクタでは、表面不活性化された領域５の場合、最大Ｑ、およびＱのばらつきは、最大Ｑ（１．５ＧＨｚにおいて）＝１３．２±１．１５（基準）から最大Ｑ（２．８５ＧＨｚにおいて）＝２８．１±１．４に改善された。このように、最適化された表面不活性化および設計は、２倍よりも高いインダクタのＱ、および５分の１よりも小さいＱのばらつきをもたらすことができる。表面不活性化は、実効基板損失を大幅に低減させるだけでなく、集積化された受動構成要素の諸特性のばらつきを小さくもする。
図５は、能動デバイスおよび受動構成要素の正確なパラメータ制御の実現可能性、ならびに高いインダクタのＱの効果を実証するために使用された、進行波増幅器を示す。この回路は、前述したように２５ＧＨｚのバイポーラプロセスで製作された。標準の２〜５Ωｃｍの低抵抗基板（ＬＲＳ）から２〜４ｋΩｃｍＨＲＳ基板への変更の、バイポーラトランジスタのパラメータに対する影響は、無視できるほどのものであった（表１参照）。
図６は、製作された進行波増幅器の写真を示す。
この回路は、コンパクトトランジスタモデルＭＥＸＴＲＡＭと、インダクタおよび相互接続を配置するためのＥＭシミュレータＡＤＳ Ｍｏｍｅｎｔｕｍを使用して設計された。
進行波増幅器のオンウェハ（ｏｎ−ｗａｆｅｒ）で測定された特性は、設計と実験の間で非常に良い一致を示し、それによって不活性化ＨＲＳ基板を採用すれば単一設計サイクル手法が実現可能になることを示した（図７）。表面不活性化ＨＲＳは、そのバルク特性によって正確に記述されることができる真のマイクロ波基板であり、したがってレイアウトシミュレーションからチップ集積化への移行が単一サイクルで達成されることができ、それによって迅速な設計の実現を低コストで可能にする。
本発明による表面不活性化を伴うＨＲＳ上に作製された分布型７．５ＧＨｚ進行波増幅器の、オンウェハで測定された特性は、表面不活性化なしの基準に比べて５ｄＢの改善を示す。
非常に高いインダクタＱの故に、ｆ−３ｄＢ／ｆＴ＝０．５７の性能指数は、ＩＩＩ〜Ｖ技術による最先端技術の結果と同等であった。
図８は、本発明による半導体デバイスの第２の実施形態の、厚さ方向に直角な断面図である。図９〜１５は、本発明による方法の一実施形態を使用した製造の連続する諸段階における、図８でＩＩの参照符号が付けられた部分の厚さ方向に直角な断面図である。半導体デバイス１０（図８参照）は、抵抗率の範囲がこの場合は５〜１０ｋΩｃｍの、シリコンの半導体基板２を用いた半導体本体１を有する。デバイス１０の表面は、シリコン酸化物の絶縁誘電体層４で覆われる。この表面には、この場合は３つの凹部６、６６が、ここでは溝６６、および谷６の形をとって設けられる。この凹部は、この場合はＨＤＰ（＝高密度プラズマ Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）を使用して生成されたシリコン酸化物を含む、さらなる絶縁誘電体層４で充填される。凹部６、６６の壁には、この場合はシリコン酸化物の、スペーサ１１が設けられる。この場合はＳＩＰＯＳを含む薄い半絶縁層１５は、スペーサ１１と、凹部６、６６を充填する誘電体層４との間に位置している。
半絶縁ＳＩＰＯＳ層の、凹部６、６６の底部と境界を接する部分５、５５は、一方では、動作中に形成される反転チャネルまたは蓄積チャネルがその中に組み込まれることを可能にするのに十分な高い伝導度を有し、他方では、前記部分は、反転チャネルまたは蓄積チャネルの形成により半導体基板２の実効抵抗の減少が起きないようにするのに十分に高い抵抗である。ＳＩＰＯＳ層１５の、半導体本体１の表面と境界を接する部分１５Ａは、（完全な）熱酸化によって電気絶縁／誘電材料に転換される。
この例のデバイス１０は、線Ｉ−Ｉの左側および右側にそれぞれ位置する２つのサブ領域Ａ、Ｂを有する。この左側の部分Ａは、２つの凹部６の間に半導体領域７を有し、この領域内にいくつかの半導体素子８が集積されるが、そのうちの１つだけが図８に示されている。ＳＩＰＯＳ層１５の、凹部６６の底部に位置する部分５５は、半導体領域７、およびその中に存在する半導体素子８のチャネルストッパとして働く。デバイス１０の右側の部分Ｂは、導体線路２０を含む受動素子２０を有する。ＳＩＰＯＳ層１５の、凹部６の底部に位置する部分５が存在するため、前記位置で半導体基板２の実効抵抗が実質的にまたはまったく低減されず、したがって前記部分での高周波損失は非常に限られたものになる。この例のデバイス１０は、本発明による方法を使用して以下のように製造される。
出発基板（図９参照）は、この場合はシリコンの、高抵抗半導体基板２であり、その上に二酸化シリコン（ＳｉＯ２）の誘電体層３が熱酸化を用いて設けられる。前記層上に、この場合は窒化シリコン（ＳｉＯ２）の、さらなる誘電体層１３が、この場合はＣＶＤ（＝化学的気相成長Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を用いて設けられる。続いて、フォトリソグラフィを用いてパターニングされるフォトレジスト層を施すことによって、前記誘電体層上にマスクＭが設けられる。
次いで（図１０参照）、誘電体層３、１３の、このマスクの外側に位置する部分が、例えばリン酸（Ｈ３ＰＯ４）や、フッ化水素（ＨＦ）水溶液を用いるエッチングによって除去される。
続いて（図１１参照）、フォトレジストマスクＭの除去後、凹部６、６６が、乾式エッチング処理を用いて半導体基板２内に形成される。好ましい一変更形態では、誘電体層３、１３もまた、乾式エッチング処理を用いて除去される。この場合には、図９に示された段階を出発点として、図１１に示された段階に単一のプロセスステップで到達する。図９〜１５は、凹部６の一部分と、基板２のそれに隣接する部分のみを示していることに再度留意されたい。次いで、薄い酸化物層１６が、わずかな熱酸化によって凹部６の壁上および底部に形成される。この層は、凹部６と境界を接するかもしれない電気的に活性の半導体領域間に適当な境界をつける。
続いて（図１２参照）、二酸化シリコンのスペーサ１１が、凹部６の壁に接して位置するように形成される。これは、例えばＣＶＤを用いて、まず半導体本体２の表面全体の上に均一な誘電体層１１を堆積させることによって達成され、その後、前記層１１の、半導体本体表面に平行に延びる部分が、異方性乾式（プラズマ）エッチングを用いて再び除去され、その結果スペーサ１１が残る。
好ましい一変更形態では、スペーサ１１は、薄い酸化物層１６から、その凹部６の底部に位置する部分を異方性エッチングを用いて除去することによって形成される。この場合には、各図に示されている誘電体層１１の堆積は省略されることができる。これは、凹部６の横方向の寸法が非常に小さい場合、および類似の凹部６６がデバイス１０の部分Ａに形成される場合に特に有利である。実際のところ部分Ａでは、前記寸法の小さいことが、先端的ＩＣプロセスを適用するために非常に重要である。薄い酸化物層１６から形成されたこのようなスペーサ１１のさらなる利点は、それがプロセスの後の段階で上方からの意図的でないわずかなエッチングを受けにくいことにある。その結果、平坦度／デバイス１０が平坦なままであること、が改善される。
次いで、ＳＩＰＯＳ層１５が、ＣＶＤを用いて表面に堆積される。
続いて（図１３参照）、凹部６を完全に充填する誘電体層１４が堆積される。
次いで、（図１４参照）、誘電体層１３、１４およびＳＩＰＯＳ層１５の、凹部６の外側に位置する各部分が、ＣＭＰ（＝化学的機械研磨Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）プロセスを用いて除去される。このプロセスで、デバイス１０は平坦化される。
続いて（図１５参照）、ＳＩＰＯＳ層１５の、表面と境界を接する部分１５Ａが、熱酸化プロセスを用いて電気絶縁誘電材料に転換される。図８に示されている、デバイス１０の表面での状態がこうして実現される。半導体領域７は、デバイス１０の左側の部分Ａ内に、例えばイオン注入を用いて形成されてもよい。半導体素子８は、通例のようにＩＣ（＝集積回路Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）技術を使用して、この領域内に形成される。
次いで、デバイスの右側の部分Ｂでは、いかなる場合でも導体線路２０を含めて受動素子２０が、デバイス１０の（電気絶縁された）表面に形成される。この受動素子はさらに、抵抗、コンデンサ、またはコイルを含んでもよい。この領域Ｂでは、個別半導体素子もまた、表面に実装されてよい。いわゆるボンドパッドの形をとる、領域Ｂ内にある接続領域が、ワイヤ接続を用いて、例えば導体フレームの各導体への外部電気接続をデバイスに提供してよい。
図１６は、平面内導波路を概略的に示す。（ＨＲＳ）基板は、５ｋΩｃｍという高い抵抗率を有するＦｌｏａｔ Ｚｏｎｅ Ｓｉｌｉｃｏｎから作製される。ＳｉＯ（さらにＳＩＣＳと表される）の１２ｎｍ厚の半絶縁層が、低圧化学的気相成長（ＬＰ−ＣＶＤ）プロセスで堆積される。２００ｎｍ厚のＴＥＯＳ層の堆積後、ウェハは、温度９００〜１１００℃で可変の時間、不活性ガス中でアニールされる。次いで、５０ｎｍの窒化物および５００ｎｍの酸化物からなる層状構造が設けられ、その後２μｍ厚の銅層が設けられ、続いてこの銅層は、シングルダマシンプロセスでＣＭＰを用いて平坦化される。ダマシン構造内の銅は、厚さ２μｍである。平面内導波路の全長は１ｍｍである。銅線路の幅は３０μｍで、各銅線路間の間隔は６．５μｍである。
比較のために、同じ平面内導波路が、７Ωｃｍの抵抗率を有するＳｉ基板上、ならびにガラスの基板上にも製作された。
図１７は、上述の３種の基板、すなわち、７Ωｃｍの抵抗率を有する標準のＳｉ基板、ガラス基板、ならびに本発明による半絶縁層（ＳＩＣＳ）を備えるまた備えない５ｋΩｃｍの抵抗率を有する高抵抗基板上の、平面内導波路の各損失を示す。半絶縁層が設けられた高抵抗Ｓｉ基板の基板損失は非常に低く、ガラス基板に近い。ＳＩＣＳが設けられた高抵抗基板の損失は、１００ＧＨｚまでの測定周波数で、標準Ｓｉ基板の損失の２分の１である。
図１８は、誘電体層および基板を通って進む信号の、グランドまでの並列コンダクタンスを示す。このデータはＳパラメータ測定値から得られた。並列伝導が小さい場合には、基板内でほとんど信号損失がない。半絶縁層内の電荷の移動度は、高抵抗半導体基板内の移動度よりも少なくとも３桁小さい。トラップの密度は、半絶縁層内で約１０１２ａｔ／ｃｍ２である。したがって図１８は、ＳＩＣＳが設けられた高抵抗基板の基板損失が、標準Ｓｉ基板、およびＳＩＣＳのない高抵抗基板それぞれの１００分の１、および１０分の１であることを示す。
図１９では、並列コンダクタンスは、温度処理にかけられた異なるサンプルの測定データから導き出されている。
ＳＩＣＳ層はその特性を、９００℃での３０分の熱酸化処理の間、あるいは１１００℃での急速温度アニール（ＲＴＡ）後も保持している。１１００℃で３０分後に、この層はその熱限界に達し、その並列コンダクタンスは標準の低抵抗Ｓｉと等しくなる。これらの実験は、熱バジェット全体が、ＳＩＣＳ層を現在のＣＭＯＳプロセスに適用するのに十分な大きさになるように選択されることができることを示している。
別の実施形態では、半絶縁層は、標準ＣＭＯＳプロセスに適用される。図２０は、浅いトレンチ分離（ＳＴＩ）構造内で半絶縁層を集積する方法を示す。
図９〜１５を参照して説明した方法の代わりに、この実施形態では、トレンチ底部の酸化物がエッチングステップで除去される（図２０−（２））。追加ステップが２つだけ、すなわちウェハ全体の（マスクを用いない）異方性エッチングステップ、および半絶縁層の堆積ステップが適用される。この実施形態では、半絶縁層は、ＬＰ−ＣＶＤプロセスで堆積されるＳＩＰＯＳ層である。半絶縁層の導入では、トレンチ内の酸化物層の堆積（この実施形態では、酸化物層は高密度プラズマ酸化物（ＨＤＰ酸化物））およびＣＭＰプロセスを適応させる必要がない。
続いて、図２０−（６）では、ＳＴＩ内の半絶縁層のチャネルストッパ動作をテストするためのテスト構造が製作されている。高ドープｐ領域が、トレンチの両側に設けられる。トレンチのいずれかの側で活性領域とのオーバラップを示す金属ゲートを用いて、チャネルＲｃｈの抵抗が、高抵抗ｎ型基板内で測定されることができる。この金属ゲートは、幅３０００μｍ、長さ１μｍである。
図２１は、ＳＴＩ内の半絶縁層がどのようにチャネルストッパとして働くかを示す。チャネルＲｃｈの抵抗は、ゲート電圧Ｖｇａｔｅを関数として−８０〜＋８０Ｖの範囲にわたって測定される。各ゲート電圧で、ある電流がトランジスタのソースに注入される。チャネル抵抗を求めるために、４点測定技法が使用される。半絶縁チャネルストッパを備えない高抵抗基板（ＳＩＣＳでなくＨＲＳ）の場合には、そのチャネルストッパ抵抗は、スレッショルド電圧付近でかなりの変動（振動）を示す。その結果、酸化物内の固定電荷の小さなばらつき、または基板の非常に低いドーピングレベル（１０１２〜１０２４ａｔ／ｃｍ３）のばらつきが、容易にチャネルの伝導度の実質的な変化を招き得る。ＳＴＩ内の半絶縁層は、チャネル抵抗Ｒｃｈの変化を制限し、したがってウェハ全体にわたる基板損失の広がりに対する制御を改善する。
図２２は、ウェハ当たり４２個のダイについての、チャネル抵抗Ｒｃｈの平均値および分布を示す。半絶縁チャネルストッパは、再現性を改善し、したがって高抵抗基板を損失のない基板として使用するためのプロセスウィンドウを拡大する。
図２３は、ＳＴＩ構造内の半絶縁層によって、ＣＭＯＳ環境において影響を受けることが有り得る、いくつかのパラメータを示す。半絶縁層によって影響を受けるかもしれないパラメータは：（１）Ｎ＋／Ｐウェルダイオード電流、（２）Ｐウェル抵抗、（３）Ｎウェル／Ｐウェルダイオード電流、（４）Ｐ＋／Ｎウェルダイオード電流である。
図２４は、図２３に示された各ダイオード電流の比較を、ａ）本発明によらない高抵抗基板（実線）、およびｂ）本発明による半絶縁チャネルストッパを備える高抵抗基板（破線）について示す。Ｎ＋／Ｐウェルダイオードの発生・再結合電流のわずかな増加は別として、ＳＩＣＳ層は、能動デバイスの挙動に影響を与えない。
図２５は、３０μｍ幅の２つのＰ＋＋フィンガパトロン（ｆｉｎｇｅｒ ｐａｔｒｏｎ）間で測定されるｐウェル抵抗を示す。ｐウェルの幅は、２つの条片形Ｎウェルパターンによって制限される。チャネルＲｃｈの各抵抗値は、ａ）本発明によらない基準（正方形付き破線）と、ｂ）本発明による半絶縁層を備えるもの（三角形付き実線）とでほぼ同じである。
本発明は、本明細書に記載された実施形態の例に限定されず、本発明の範囲内で多くの変形形態および変更形態が、当業者には可能である。例えば、異なる形状、および／または異なる寸法を有するデバイスが製造されてもよい。受動デバイスだけでも、あるいは表面に個別半導体素子が実装されたデバイスでも可能であることに特に留意されたい。
例で述べられた以外の材料も、本発明の範囲内で使用されてもよいことに留意されたい。上述の材料、またはその他の材料に対して、エピタキシ、ＣＶＤ（＝化学的気相成長）、スパッタリング、気相成長などその他の堆積技術を利用することも可能である。湿式化学エッチング法の代わりに、プラズマエッチング法など「乾式」技術が使用されることもでき、またその逆もできる。
Claims (17)
- 導体線路（２０）を含む１つまたは複数の受動電子素子（２０）がその上に配置された、電荷を含む誘電体層（３、４）で覆われた、高抵抗半導体基板（２）を備え、前記受動素子（２０）の位置で、ある領域（５）が前記半導体基板（２）と前記誘電体層（３、４）の間の境界面に置かれており、そのため、前記領域（５）の位置で、電荷によってその中に誘起された電気伝導チャネルの電気伝導度が低減される半導体デバイス（１０）であって、前記領域（５）が堆積を用いて形成され、半絶縁性材料を含むことを特徴とする、半導体デバイス（１０）。
- 堆積された前記領域（５）の半絶縁材料がシリコンと酸素の混合物を含むことを特徴とする、請求項１に記載の半導体デバイス（１０）。
- 前記半絶縁材料の抵抗率が１０ｋΩｃｍ〜３０ＧΩｃｍの範囲にあり、好ましくは１ＭΩｃｍ〜１ＧΩｃｍの範囲にあることを特徴とする、請求項１または２に記載の半導体デバイス（１０）。
- 前記半絶縁材料がＳｉＣ化合物であることを特徴とする、請求項１または３に記載の半導体デバイス（１０）。
- 堆積させたままのＳｉＣ化合物材料の層内の応力が３６０ＭＰａ未満であることを特徴とする、請求項４に記載の半導体デバイス（１０）。
- 前記領域（５）が、前記半導体基板（２）内に形成された凹部（６、６６）の底部に位置していることを特徴とする、前記請求項のいずれか一項に記載の半導体デバイス（１０）。
- 半導体本体（１）が、１つまたは複数の半導体素子（８）がその中に集積化された半導体領域（７）を有することを特徴とする、前記請求項のいずれか一項に記載の半導体デバイス（１０）。
- 前記領域（５）が、相互に分離されたいくつかの条片形のサブ領域（５、５５）を有することを特徴とする、前記請求項のいずれか一項に記載の半導体デバイス（１０）。
- 電荷を含む誘電体層（３、４）が高抵抗半導体基板（２）上に形成され、導体線路（２０）を含む１つまたは複数の受動電子素子（２０）が前記誘電体層上に設けられ、前記受動素子（２０）の位置で、ある領域（５）が前記半導体基板（２）と前記誘電体層（３、４）の間の境界面に形成され、その結果、前記領域（５）の位置で、電荷によってその中に誘起された電気伝導チャネルの電気伝導度が低減される半導体デバイス（１０）を製造する方法であって、前記領域が堆積を用いて形成され、半絶縁材料が前記領域（５）の材料として選択されることを特徴とする方法。
- シリコンと酸素の混合物が前記半絶縁材料として選択されることを特徴とする、請求項９に記載の方法。
- 前記半絶縁材料の抵抗率が、１０ｋΩｃｍから３０ＧΩｃｍの範囲内で選択され、好ましくは１ＭΩｃｍから１ＧΩｃｍの範囲内で選択されることを特徴をする、請求項９または１０に記載の方法。
- 前記半絶縁層が、基板内の能動半導体素子の製造プロセスの前に堆積されることを特徴とする、請求項９から１１に記載の方法。
- 前記層の前記半絶縁材料がシリコンおよび炭素を含むことを特徴とする、請求項９、１１、または１２に記載の方法。
- ＳｉＣ層がアモルファス性であることを特徴とする、請求項１３に記載の方法。
- 側壁が絶縁スペーサ（１１）で覆われた凹部（６、６６）が半導体基板（２）内に形成され、その後、薄い半絶縁層（１５）ならびに誘電体層（１２）が前記デバイス（１０）の表面に堆積され、それによって前記凹部（６）は完全に充填され、その後、化学的機械研磨によって前記デバイス（１０）が平坦化され、このプロセスで、半絶縁層（１５）および誘電体層（１２）の、凹部の外側に位置する諸部分が除去されることを特徴とする、請求項９から１４に記載の方法。
- 前記絶縁スペーサ（１１）が、前記凹部（６、６６）の壁および底部を熱酸化処理にかけることによって形成され、その後、凹部（６、６６）の底部に形成された熱酸化物が、異方性エッチングを用いて再び除去されることを特徴とする、請求項１５に記載の方法。
- 前記半絶縁層（１５）の、前記デバイス（１０）の表面と境界を接する部分が、酸化によって誘電体領域（１５Ａ）に転換されることを特徴とする、請求項１５または１６に記載の方法。
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