CN1947250A - 半导体器件和制造这种器件的方法 - Google Patents
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Abstract
本发明涉及一种半导体器件(10)，其包括具有高欧姆半导体衬底(2)的半导体本体(1)，所述半导体衬底(2)覆盖有包含电荷的电介质层(3、4)，在该电介质层上设置包括导体迹线(20)的一个或多个无源电子元件，其中，在无源元件(20)的位置上，在半导体衬底(2)和电介质层(3、4)之间的界面处存在一个区域(5)，作为其结果，在该区域(5)的位置上限制了由电荷在半导体器件(10)中产生的导电沟道的导电率。根据本发明，该区域(5)是通过淀积形成的，并且包括半绝缘材料。结果，器件(10)具有非常低的高频功率损耗，因为在半绝缘区(5)中形成反型沟道。器件(10)还允许更高的温度预算，因此允许将有源半导体元件(8)集成到半导体本体(1)中。用于区域(5)的非常合适的半绝缘材料是SiC、SIPOS或POLYDOX。
Description
本发明涉及一种半导体器件，其包括具有高欧姆半导体衬底的半导体本体，所述半导体衬底覆盖有包含电荷的电介质层，在该电介质层上设置包括导体迹线的一个或多个无源电子元件，其中，在无源元件的位置上，在半导体衬底和电介质层之间的界面处存在一个区域，从而使由电荷在半导体器件中引起的导电沟道的导电率在该区域的位置上减少。
在本申请中，“高欧姆半导体衬底”特别是指其电阻率大于或等于大约1kΩcm、实际上在1和10kΩcm之间范围内的半导体衬底。
由于可以被集成的品质因数(Q)非常高的无源元件、硅极好的导热性、以及与常规硅处理的兼容性，而使高电阻率硅(HRS)长久以来就被认为是潜在的用于集成射频(RF)电路的理想衬底。然而，HRS的高体电阻率通常由于所形成的寄生表面沟道而被蒙上阴影，其导致衬底损失增加和整个晶片的有效衬底电阻率的过度变化。作为氧化物污染、界面状态或场氧化物上方的诸如无源元件的导电结构与硅之间的电偏置的结果，这些表面沟道建立在硅/二氧化硅界面处。
在本申请中，导电沟道可以是反型沟道或积累沟道(accumulationchannel)。这取决于电介质层中的电荷，实际上其常常是正电荷，从而形成n型沟道，并且还取决于半导体衬底的导电类型。在p型衬底的情况下，例如，发生反型，而在n型衬底的情况下，发生积累。本发明还涉及一种制造这种器件的方法。
从在1996年11月29日公布的日本专利JP-A-08-316420中获知在开篇段落中所提及类型的器件和方法。在所述文献中，介绍了一种包括高欧姆硅衬底的器件，所述硅衬底设有采用二氧化硅层形式的电介质层，在该电介质层上设置布线。为了抵消由在硅衬底和二氧化硅层之间的界面处产生的反型层或积累层引起的高频功率损耗，在所述界面处设置多晶或非晶硅区域，通过借助离子注入破坏硅衬底的晶体结构来形成该区域。如此形成的区域包括电荷陷阱，所述电荷陷阱在它们所在的位置上捕获所形成的反型沟道或积累沟道的电荷，由此限制其导电率，或者甚至局部地阻断沟道。
该已知器件的缺陷在于有时它仍然显示出对应于高欧姆半导体衬底的有效电阻减少的问题。
因此本发明的目的是提供一种在开篇段落中所提及类型的器件，其中半导体衬底在大多数情况下呈现出高欧姆特性。本发明还旨在提供一种制造这种器件的简单方法。
为此，根据本发明，在开篇段落中所提及类型的器件的特征在于：该区域是通过淀积形成的，并且包括半绝缘材料。
首先，本发明基于这样的认识：具有较低欧姆值的半导体衬底的开发问题特别出现在其中半导体元件也集成在半导体本体中的器件中。相关工艺有时需要相对高的温度预算，特别是在制造工艺开始的时候。在相对高的温度下进行热处理使得可以恢复已知器件的多晶或非晶区域的结晶性，导致电荷陷阱的浓度降低，其结果是可能形成导电沟道。
本发明还基于这样的认识：淀积该区域使得可以自由选择用于该区域的材料。通过选择所谓的半绝缘材料作为用于该区域的材料，一方面，可以实现在半绝缘区中而不是半导体衬底中形成该区域位置上的导电沟道。这种材料的薄层的导电率足以用于该目的。另一方面，这种材料可以呈现出如此高的电阻率或如此低的迁移率，以至于形成在其中的沟道难以或根本不会导致有效衬底电阻的减小。
最后，本发明基于这样的认识：这种材料常常具有相对高的温度预算。例如，该区域可以是SiC或C(金刚石)的半绝缘区域。可以通过对以单晶形式设置在硅上的半绝缘层进行构图来形成这种区域，在这种情况下通过再结晶不会改变电阻率。一般来说，这种半绝缘材料将是多晶或非晶的，然而，与多晶或非晶硅相比它们的特性与温度的相关性较低。
在根据本发明的半导体器件的优选实施例中，淀积区域的半绝缘材料包括硅和氧的混合物。这种材料已被称为“SIPOS”(＝半绝缘多晶氧-掺杂硅)并且还被称为“POLYDOX”，一方面，其具有所希望的特性，另一方面，通过分解硅烷(SiH4)其可以很容易地形成，例如向所述硅烷添加氧气或至少含有含氧化合物例如氧和氮的化合物的气体。
一般来说，适当淀积的半绝缘材料的电阻率在10kΩcm和30GΩcm之间的范围内，优选在1MΩcm和1GΩcm之间的范围内。除了上述SIPOS/POLYDOX之外，其它材料也适用于该目的。例如，代替氧，可以以适当的浓度向硅中添加氮。此外，硅、氧、以及氮和/或诸如锗或碳的其它元素(如果需要的话)的混合物/化合物也可以形成合适的半绝缘材料。
用于半绝缘层的优选材料是SiC，该材料具有在1011Ωcm范围内的高表面电阻率、高欧姆硅衬底上的良好钝化特性以及低机械应力。
可以在低温IC兼容淀积工艺(例如PECVD)中调节硅和碳的组分，从而获得在360MPa以下范围内的低机械应力(压应力)用于淀积膜。该应力可以进一步减小到20MPa，甚至通过600℃下的后淀积退火而转变为低拉伸应力。在温度处理之后没有发生电阻率改变。
SiC层对于通常使用的湿蚀刻剂，例如HF和KOH，具有极好的耐蚀刻性。可以在常规的干法蚀刻设备中使用氟基化学物质来进行SiC层的构图。
主要的有利条件是，可以在制造半导体器件的前端工艺中非常早地将该温度稳定的SiC钝化层设置在高欧姆半导体衬底上。SiC层可以在掺杂剂活化退火步骤之前设置在半导体器件中。掺杂剂的活化通常发生在高于700℃的高温下，通常在900℃和1100℃之间的范围内。
SiC层的优异热稳定性与低机械应力以及高耐蚀刻性的结合使得该材料非常适合作为半绝缘层。而且，SiC层可以非常薄，以实现表面钝化。该层的均匀性将决定它有多薄，例如，应该避免隔离岛形成和大针孔。但是，对于表面隔离层，不存在电绝缘击穿问题。
在特别有利的实施例中，淀积的半绝缘区域位于形成在半导体衬底中的凹槽的底部。由此，可以用非常简单的方式形成该区域，如以下所述的那样。此外，这种凹槽可以很容易地用于形成所谓的沟槽隔离，如果诸如二极管和晶体管的半导体元件形成在半导体本体中以便集成在其中，可以使用该沟槽隔离。
在有吸引力的变型中，半导体本体包括半导体区域，其中集成了一个或多个半导体元件。
该半导体区域可以通过适当的离子注入来形成，而且还可以通过淀积来形成。无源元件优选位于该器件的一部分中，而集成的半导体元件位于该器件的另一部分中，其中所述无源元件包括例如可以形成传输线、连接导体或连接区域的导体迹线，但是还可以包括诸如电容器和线圈等元件。
优选地，该区域包括许多相互分离的条形子区域。结果，所形成的反型或积累沟道的主要部分位于半绝缘区中。此外，其纵向方向优选基本上平行于诸如导体迹线的无源元件的纵向方向延伸。由此，该区域相对于相关导体迹线的操作是最优的。于是由这些无源元件在衬底中产生的电流基本上垂直地穿过条形区域/条形子区域。另外，可以将子区域设置成在两个相互垂直的方向延伸。如果条形区域位于上述所谓的隔离沟槽中，则它们优选位于该器件中的设置无源元件的部分中以及位于该器件中的设置集成半导体元件的部分中。在该器件的后一部分中，淀积的半绝缘材料的条形子区域可以用作所谓的沟道截断环(channel stopper)。
一种制造包括半导体本体的半导体器件的方法，其中包括电荷的电介质层形成在高欧姆半导体衬底上，并且将包括导体迹线的一个或多个无源电子元件设置在所述的电介质层上，并且其中，在无源元件的位置上，在半导体衬底和电介质层之间的界面处形成一个区域，作为其结果，在操作期间，由电荷在半导体器件中产生的导电沟道的导电率在该区域的该位置上减少，根据本发明该方法的特征在于：该区域通过淀积形成，并且选择半绝缘材料作为用于该区域的材料。优选地，选择硅和氧的混合物作为半绝缘材料。
根据优选实施例，在半导体衬底中，形成凹槽，用绝缘隔离物覆盖该凹槽的侧壁，之后，在该器件的表面上淀积薄半绝缘层以及电介质层，通过其凹槽被完全填充，然后通过化学-机械抛光对该器件进行平面化，在该工艺中，除去半绝缘层和电介质层位于该凹槽外部的部分。
在适当的变型中，通过对凹槽的壁和底部进行热氧化处理来形成绝缘隔离物，之后，再次通过各向异性蚀刻除去形成在凹槽底部的热氧化物。
优选地，通过氧化将半绝缘层毗连该器件表面的部分转换成电介质区域。
通过下面所述的实施例本发明的这些和其它方案将变得显而易见，并且将参照下述实施例对其进行说明。
在附图中：
图1A-B是垂直于根据本发明的半导体器件的厚度方向的示意性剖面图；
图2A示出电容电压特性，图2B示出a)没有表面钝化和b)具有根据本发明的SiC半绝缘层的共面波导衰减；
图3示出具有通过在双极性热处理之前的SiC薄膜淀积和在双极性热处理之后的SiC薄膜淀积形成的表面钝化的共面传输线的衰减；
图4示出所测量到的根据本发明的在高欧姆半导体衬底(HRS)上并且半绝缘层钝化HRS表面的电感器的品质因数；
图5示出具有螺旋状电感器延迟部分的行波放大器电路的示意图；
图6示出制造出的行波放大器的照片；
图7示出在没有表面钝化的HRS上和在根据本发明的具有表面钝化的HRS上的图6的分布行波放大器的测量特性；
图8是垂直于根据本发明的半导体器件的第二实施例的厚度方向的示意性剖面图；
图9到15是在使用本发明方法的实施例的制造的连续阶段中，垂直于图8中的参考部分II的厚度方向的示意性剖面图；
图16是共面波导(CPW)的示意性剖面图；
图17示出在具有不同导电率的三个硅衬底上的共面波导的损失；
图18示出信号经过电介质层和衬底到地的并联电导(parallelconductance)；
图19示出具有半绝缘沟道截断环(SICS)的结构的并联电导，其中在不同的温度下和在不同的时间段内对所述半绝缘沟道截断环执行温度步骤；
图20示出本发明的可选实施例，其中在淀积半绝缘层之前，通过蚀刻除去凹槽底部处的绝缘层，其中图20-(6)示出用于测量凹槽(STI)中的半绝缘层的效果的结构；
图21示出作为栅极上电压的函数的反型沟道的电阻；
图22示出在具有高电阻率的不同晶片上在0V栅极电压下测量到的反型沟道的电阻：
a)没有本发明的Si参考晶片；
b)具有根据本发明的半绝缘沟道截断环(SICS)的相同的Si晶片；
图23示意性地示出可能受到STI结构中的半绝缘层影响的几个参数；
图24示出在图23中所示的二极管电流，其中
a)没有本发明的参考；
b)具有半绝缘沟道截断环(SICS)；
图25示出p阱电阻，其中a)没有本发明的参考；b)具有根据本发明的半绝缘层。
附图没有按比例绘制，并且为了清楚起见放大了一些尺寸，例如厚度方向的尺寸。尽可能地用相同的剖面线或参考标记来表示不同附图中的相应区域或部分。
图1A-B是垂直于根据本发明的半导体器件的厚度方向的示意性剖面图。半导体器件10包括具有p型硅半导体衬底2的半导体本体1，在本实施例中，其具有2-4KΩcm的电阻率。
将100-nm低应力PECVD SiC膜设置在p型高电阻率衬底(HRS)上。在器件集成工艺流程之前，即，等效于标准硅工艺中的原始晶片，SiC膜提供HRS表面钝化。
将Novellus Concept One PECVD系统用于淀积非晶SiC膜。用于SiC淀积的主要淀积参数是：温度400℃，压力2.25托，气流100sccm的SiH4和3000sccm的CH4，以及功率1000W(HF＝500W；LF＝500W)。使用上述淀积参数的SiC的淀积速度是670埃/分钟，并具有大约1％的均匀性。对这些膜已经测量到了2.4的折射率。
SiC膜的表面电阻率是在1011Ωcm的范围内。获得在低于360MPa(压应力)的范围内的低机械应力用于如此淀积的膜。该应力进一步减小到20MPa，甚至通过在600℃下的后淀积退火转变为低拉伸应力。
在本实施例中，通过对100nm厚的非晶SiC层进行构图，形成SiC区5。光刻胶用作蚀刻掩模。通过利用60W的功率和0.05mbar的压力在Alcatel反应离子蚀刻器(RIE)中的干法蚀刻进行对SiC膜的构图。气流是70sccm的CF4、10sccm的SF6和10sccm的O2。
在这些条件下，对具有3％均匀性的SiC测量到80nm min-1的蚀刻速率。
形成SiC区5之后，制造有源器件(参见图1A)。在本实施例中，制造双极性晶体管，但是本发明在CMOS、BiCMOS、分立晶体管或利用IC技术制造的任何其它半导体元件的制造工艺中起同样的作用。
由于非常高的硅电阻率导致集电极-衬底结的空间电荷区过分地宽和因为表面沟道效应，所以已经研制了用于密集集成晶体管的特殊p阱隔离结构。通过在形成n+/n集电极结构之前进行注入和热退火，来产生具有2×1015cm-3的峰值掺杂浓度的3-μm深的硼掺杂p阱。在每个晶体管周围的如此增加的p型掺杂水平导致窄的集电极-衬底空间电荷区和沟道截断环，其防止在晶片表面形成寄生导电沟道(图1B)。
接下来的处理步骤包括n+掩埋层注入和驱进(drive-in)、n掺杂Si外延、将n外延层沟槽蚀刻成HRS衬底、在SiC区上生长30nm的热氧化物和进行湿法蚀刻去除。
将根据本发明的器件的性能与没有被钝化的晶片部分(参考)进行比较。
在图1B中，将0.3μm SiO2的电介质层3淀积在SiC区5上。
通过p+隔离、集电极底座和填充(collector pedestal and plug)、发射极-基极区的注入；表面隔离的淀积和接触窗构图；950℃下的掺杂剂的热活化，进一步制造双极性晶体管。
在SiC区5上淀积0.3μm SiO2的第二电介质层4。在与3μm厚的第二金属层中的有源器件互连的处理相同的制造步骤中形成无源元件。
将对表面沟道形成特别敏感的共面波导(CPW)用于特性目的。在半绝缘区5中感应导电沟道。
图2A示出对于根据本发明的100nm厚的SiC钝化层(a)和(b)对于没有SiC钝化层的晶片部分(参考)的电容-电压的变化。
图2B示出对于根据本发明的100nm厚的SiC钝化层(a)和(b)对于没有SiC钝化层的晶片部分(参考)的作为频率函数的共面波导衰减。
与没有任何钝化的～8dB/cm相比，表面钝化的CPW提供了直到30GHz时为1-2dB/cm的极好的衰减数(attenuation figure)。对于表面钝化的CPW晶片部分除了减小的衰减之外，衰减中的参数变化相对于非钝化晶片部分也明显减小。
图3示出SiC薄膜淀积(在双极性热处理之前和之后)都导致相同的衰减值，并且CPW衰减和相关变化变为最佳。
在图4中，示出测量到的具有和不具有表面钝化的3.8-nH电感器(R＝321μm，N＝2)的品质因数(Q)。而且还示出相对于20个样品的标准偏差。通过使用具有HRS体特性的ADS Momentum作为输入参数，将所测到的值与EM模拟进行比较。
对于集成的螺旋电感器，对于具有表面钝化的区域5，Qmax和Q的变化从Qmax(@1.5GHz)＝13.2±1.15(参考)提高到Qmax(@2.85GHz)＝28.1±1.4。因此，最佳的表面钝化和设计可以提供高2倍以上的电感器Q和低5倍以上的Q变化。表面钝化不仅大大减少了有效衬底损失，而且还降低了集成无源元件的特性的分布。
图5示出用于证实有源器件和无源元件的准确参数控制的可行性和高电感器Q的效果的行波放大器。以如上所述的25GHz双极性工艺制造该电路。从标准2-5Ωcm低电阻衬底(LRS)变为2-4KΩcmHRS衬底的效应对双极性晶体管参数(参见表I)的影响可以忽略。
表I
双极性晶体管参数
| HV BJT | HF BJT | |
| AE(μm2) | 20×1 | 20×1 |
| Beta | 100 | 100 |
| BVCEO(V) | 8.0 | 4.0 |
| VA(V) | 38 | 12 |
| CEB(fF) | 85 | 88 |
| CBC(fF) | 60 | 90 |
| CSub(fF) | 200 | 120 |
| fT@3V(GHz) | 13 | 25 |
图6示出制造出的行波放大器的照片。
通过使用紧凑型晶体管模型MEXTRAM和EM模拟器ADSMomentum来布置电感器和互连，由此来设计该电路。
行波放大器的片上测量特性显示出设计和实验之间的非常好的一致性，表示如果采取钝化的HRS衬底(图7)，则单个设计周期方法变为可行。表面钝化的HRS是真正的微波衬底，通过其体特性可以准确地对其进行描述，从而可以在一个单一周期内实现从布图模拟到芯片集成的转化，由此可以以低成本实现快速设计。
在根据本发明的具有表面钝化的HRS上制造的分布7.5-GHz行波放大器的片上测量特性显示出相对于没有表面钝化的参考改进了5dB。
由于非常高的电感器Q，f-3dB/fT＝0.57的优良指数与III-V族技术中的现有技术水平的结果一致。
图8是垂直于根据本发明的半导体器件的第二实施例的厚度方向的示意性剖面图。图9到15是在使用本发明方法的实施例的制造的连续阶段中，垂直于图8中的参考部分II的厚度方向的示意性剖面图。半导体器件10(参见图8)包括具有硅半导体衬底2的半导体本体1，在这种情况下，所述硅半导体衬底2的电阻率在5和10kΩcm之间的范围内。器件10的表面用二氧化硅的绝缘电介质层4覆盖。在这种情况下，该表面设有三个凹槽6、66，这里采用沟槽66和槽6的形式。用另外的绝缘电介质层4填充这些凹槽，在这种情况下，该另外的绝缘电介质层包括使用HDP(＝高密度等离子体)制造的二氧化硅。凹槽6、66的壁设有隔离物11，在这种情况下是二氧化硅。薄半绝缘层15位于隔离物11和填充凹槽6、66的电介质层4之间，在这种情况下，该薄半绝缘层15包括SIPOS。
一方面，半绝缘SIPOS层的毗邻凹槽6、66底部的部分5、55具有高的导电率，足以在被结合在其中的操作期间形成反型或积累沟道，另一方面，所述部分的欧姆足够高，以便确保不会发生由于形成反型或积累沟道而引起的半导体衬底2的有效电阻的减少。通过(完全)热氧化将SIPOS层15的毗邻半导体本体1的表面的部分15A转换成电绝缘/电介质材料。
本例的器件10包括两个子区域A、B，它们分别位于线I-I的左侧和右侧。左侧部分A在两个凹槽6之间包括半导体区7，其中集成了许多的半导体元件8，在图8中只示出了其中的一个半导体元件。SIPOS层15的位于凹槽66底部的部分55用作半导体区7和位于其中的半导体元件8的沟道截断环。器件10的右侧部分B包括无源元件20，其包括导体迹线20。鉴于SIPOS层15的部分5的存在，该部分位于凹槽6的底部，避免半导体衬底2的有效电阻在所述位置处不减少或基本上不减少，从而大大限制了所述部分中的高率损失。使用根据本发明的方法利用以下方式制造本例的器件10。
原始衬底(参见图9)是高欧姆半导体衬底2，在这种情况下是硅，并且在该半导体衬底2上通过热氧化提供二氧化硅(SiO2)的电介质层3。在所述层上，在这种情况下通过CVD(＝化学汽相淀积)提供另一电介质层13，在这种情况下是氮化硅(SiO2)。随后，通过施加光刻胶层在所述电介质层上设置掩模M，通过光刻对所述光刻胶层进行构图。
接下来(参见图10)，使用例如磷酸(H3PO4)和氟化氢(HF)的水溶液通过蚀刻除去电介质层3、13的位于掩模之外的部分。
随后(参见图11)，在除去光刻胶掩模M之后，通过干法蚀刻工艺在半导体衬底2中形成凹槽6、66。在有利的变型中，还通过干法蚀刻工艺除去电介质层3、13。在这种情况下，采用图9所示的阶段作为起始点，在单一工艺步骤中达到图11所示的阶段。应该再次注意的是，图9到15仅示出了凹槽6的一部分和衬底2的相邻部分。接着，通过轻微热氧化在凹槽6的壁和底部上形成薄氧化物层16。该层适当地划出了可以毗邻凹槽6的电有源半导体区的界限。
随后(参见图12)，形成二氧化硅的隔离物11，使其靠在凹槽6的壁上。这是通过以下步骤实现的：首先例如通过CVD在半导体本体2的整个表面上淀积均匀的电介质层11，此后通过各向异性干法(等离子体)蚀刻再次除去所述层11的平行于表面延伸的部分，从而保留隔离物11。
在有利的变型中，通过各向异性蚀刻除去薄氧化物层16的位于凹槽6底部的部分而由该薄氧化物层16形成隔离物11。在这种情况下，可以省略附图中所示的电介质层11的淀积。如果凹槽6的横向尺寸非常小并且如果类似的凹槽66形成在器件10的部分A中，则这是特别有利的。事实上，在部分A中，所述小尺寸对于应用先进的IC工艺是非常重要的。由薄氧化物层16形成的这种隔离物11的另一个优点在于：在工艺的后期不易受到来自上面的无意轻微蚀刻的损害。结果，提高了器件10的平坦度/保持平坦。
接着，通过CVD在该表面上淀积SIPOS层15。
随后(参见图13)，淀积电介质层14，该电介质层14完全填充凹槽6。
然后(参见图14)，通过CMP(＝化学机械抛光)工艺除去电介质层14、13和SIPOS层15的位于凹槽6之外的部分。在该工艺中，使器件10平坦化。
随后(参见图15)，通过热氧化工艺将SIPOS层15的毗邻表面的部分15A转换成电绝缘电介质材料。如图8所示，由此实现了在器件10的表面处的情形。半导体区7可以通过离子注入例如形成在器件10的左侧部分A中。使用IC(＝集成电路)技术利用惯用方式在其中形成半导体元件8。
接着，在器件的右侧部分B中，在器件10的电绝缘表面上形成无源元件20，在任何情况下其都包括导体迹线20。无源元件还可以包括电阻器、电容器或线圈。在该区域B中，还可以在表面上安装分立的半导体元件。位于区域B中的连接区域可以通过线连接给该器件提供例如到导体框架的导体上的外部电连接，其中所述连接区域采用所谓的键合焊盘的形式。
图16示意性地示出共面波导。(HRS)衬底由具有5kΩ-cm高电阻率的浮置区硅(Float Zone Silicon)制成。利用低压化学汽相淀积(LP-CVD)工艺淀积12nm厚的SiO的半绝缘层(还表示为SICS)。在淀积200nm厚的TEOS层之后，在可变时间段内、在900和1100℃之间的温度下、在惰性气体中对晶片进行退火。接着，提供50nm氮化物和500nm氧化物的层叠结构，之后提供2μm厚的铜层，然后在单镶嵌(Damascene)工艺中使用CMP对其进行平面化。镶嵌结构中的铜具有21μm的厚度。共面波导的总长度为1mm。铜迹线的宽度为30μm，并且铜迹线之间的间隔为6.5μm。
用于比较，也在电阻率为7Ω-cm的硅衬底上和在玻璃衬底上制造相同的共面波导。
图17示出在上述三种不同衬底上的共面波导的损失：电阻率为7Ω-cm的标准Si衬底、玻璃衬底以及具有和不具有根据本发明的半绝缘层(SICS)的电阻率为5kΩ-cm的高欧姆衬底。设有半绝缘层的高欧姆Si衬底具有非常低的衬底损失，其接近于玻璃衬底的损失。对于高达100GHz的测量频率，设有SICS的高欧姆衬底中的损失比标准Si衬底上的损失低两倍。
图18示出穿过电介质层和衬底的信号到地的并联电导。数据是通过S参数测量获得的。如果并联电导很小，则在衬底中几乎没有任何信号损失。电荷在半绝缘层中的迁移率比在高欧姆半导体衬底中的迁移率至少低三个数量级。陷阱的密度在半绝缘层中大约为1012at/cm2。因此图18示出在设有SICS的高欧姆衬底中的衬底损失分别比标准Si衬底和不具有SICS的高欧姆衬底中的衬底损失小100和10倍。
在图19中，从已经进行过温度处理的不同样品的测量数据中提取出并联电导。
在900℃下的30分钟热氧化处理期间，或者在1100℃下的快速温度退火(RTA)之后，SICS层保持其特性。在1100℃下在30分钟之后，该层达到其热极限，并且并联电导变得与标准低欧姆Si上的并联电导相等。这些实验表明可以选择整个热预算，以便使其足以高到在当前的CMOS工艺中施加SICS层。
在另一实施例中，在标准CMOS工艺中施加半绝缘层。图20示出在浅沟槽隔离(STI)结构中集成半绝缘层的方法。
作为参照图9到15所述方法的替代方法，在本实施例中，在蚀刻步骤(图20-(2))中除去沟槽底部处的氧化物。只施加两个附加步骤：整个晶片的各向异性蚀刻(没有掩模)和半绝缘层的淀积。在本实施例中，半绝缘层是在LP-CVD工艺中淀积的SIPOS层。半绝缘层的引入不需要适应在沟槽(在本实施例中，氧化物层是高密度等离子体氧化物(HDP氧化物))中的氧化物层的淀积和CMP工艺。
随后，在图20-(6)中，制造测试结构来测试STI中的半绝缘层的沟道截断环的作用。将高度掺杂的p区设置在沟槽的两侧。通过金属栅极，在沟槽的任一侧上其展示出与有源区的交叠，可以在高欧姆n型衬底中测量沟道Rch的电阻。金属栅极具有3000μm的宽度和1μm的长度。
图21示出STI中的半绝缘层如何作为沟道截断环操作。作为在-80到+80V范围内的栅极电压Vgate的函数测量沟道Rch的电阻。在每个栅极电压上，将电流注入到晶体管的源极中。采用4点测量技术确定沟道电阻。在不具有半绝缘沟道截断环的高欧姆衬底(不具有SICS的HRS)的情况下，沟道截断环电阻呈现出在阈值电压周围有明显的变化(摆动)。结果，氧化物中的固定电荷的小变化或者衬底的非常低的掺杂水平(1012-1024at/cm3)的变化容易导致沟道的导电率的明显变化。STI中的半绝缘层限制沟道电阻Rch的变化，因此提高了对衬底损失在整个晶片上的分布的控制。
图22示出沟道电阻Rch的平均值和每个晶片的42个管芯上的分布。半绝缘沟道截断环提高了再现性，因此扩大了用于将高欧姆衬底(HRS)用作无损失衬底的工艺窗口。
图23示意性地示出通过STI结构中的半绝缘层可以在CMOS环境中受到影响的几个参数。可以受到半绝缘层影响的这些参数是：(1)N+/p阱二极管电流，(2)P阱电阻，(3)N-阱/P-阱二极管电流，以及(4)P+/N阱二极管电流。
图24示出在a)不具有本发明的高欧姆衬底的情况下的图23所示的二极管电流(实线)和在b)具有根据本发明的半绝缘沟道截断环的高欧姆衬底的情况下的图23所示的二极管电流(虚线)之间的比较。除了N+/P阱二极管中的产生-复合电流的微小增加以外，SICS层并不影响有源器件的特性。
图25示出在两个30μm宽的P++指图案(finger patrons)之间测量的p阱电阻。通过2个条形N阱图形限制p阱的宽度。在a)不具有本发明的参考(具有方块的虚线)的情况下和在b)具有根据本发明的半绝缘层(具有三角形的实线)的情况下沟道Rch的电阻值基本上相同。
本发明不限于这里所述的实施例的例子，并且在本发明的范围内，本领域技术人员可以做出很多改变和修改。例如，可以制造具有不同几何形状和/或不同尺寸的器件。特别值得注意的是，完全无源的器件、或者具有安装在表面上的分立半导体元件的器件也是可以的。
应该注意的是，在本发明的范围内还可以使用除了在这些例子中所提及的这些材料以外的材料。还可以采用其它淀积技术，例如外延、CVD(＝化学汽相淀积)、溅射和汽相淀积，用于上述或其它材料。代替湿法化学蚀刻方法，可以使用“干法”技术，例如等离子体蚀刻，反之亦然。
Claims (16)
1、一种半导体器件(10)，其包括高欧姆半导体衬底(2)，所述半导体衬底(2)覆盖有包含电荷的电介质层(3、4)，在该电介质层上设置包括导体迹线(20)在内的一个或多个无源电子元件(20)，其中，在所述无源元件(20)的位置上，在所述半导体衬底(2)和所述电介质层(3、4)之间的界面处存在一个区域(5)，使得由电荷在所述半导体器件(10)中产生的导电沟道的导电率在所述区域(5)的位置上减小，其特征在于：所述区域(5)是通过淀积形成的，并且包括半绝缘材料。
2、根据权利要求1所述的半导体器件(10)，其特征在于：所淀积的区域(5)的半绝缘材料包括硅和氧的混合物。
3、根据权利要求1或2所述的半导体器件(10)，其特征在于：所述半绝缘材料的电阻率在10kΩcm和30GΩcm之间的范围内，并优选在1MΩcm和1GΩcm之间。
4、根据权利要求1或3所述的半导体器件(10)，其特征在于：所述半绝缘材料是SiC化合物。
5、根据权利要求4所述的半导体器件(10)，其特征在于：如此淀积的SiC化合物材料层中的应力低于360MPa。
6、根据前述权利要求中任一项所述的半导体器件(10)，其特征在于：所述区域(5)位于形成在所述半导体衬底(2)中的凹槽(6、66)的底部。
7、根据前述权利要求中任一项所述的半导体器件(10)，其特征在于：半导体本体(1)包括半导体区(7)，在该半导体区(7)中集成有一个或多个半导体元件(8)。
8、根据前述权利要求中任一项所述的半导体器件(10)，其特征在于：所述区域(5)包括许多互相分离的条形子区域(5、55)。
9、一种制造半导体器件(10)的方法，其中在高欧姆半导体衬底(2)上形成包括电荷的电介质层(3、4)，并且将包括导体迹线(20)在内的一个或多个无源电子元件(20)设置在所述电介质层上，并且其中，在所述无源元件(20)的位置上，在所述半导体衬底(2)和所述电介质层(3、4)之间的界面处形成一个区域(5)，作为其结果，由电荷在所述半导体器件(10)中产生的导电沟道的导电率在所述区域(5)的位置上减小，其特征在于：所述区域是通过淀积形成的，并且选择半绝缘材料作为用于所述区域(5)的材料。
10、根据权利要求9所述的方法，其特征在于：选择硅和氧的混合物作为所述半绝缘材料。
11、根据权利要求9或10所述的方法，其特征在于：在10kΩcm和30GΩcm之间的范围内选择所述半绝缘材料的电阻率，并且优选在1MΩcm和1Gcm之间进行选择。
12、根据权利要求9至11中任一项所述的方法，其特征在于：在所述衬底中的有源半导体元件的制造工艺之前淀积所述半绝缘层。
13、根据权利要求9、11或12所述的方法，其特征在于：该层的半绝缘材料包括硅和碳。
14、根据权利要求13所述的方法，其特征在于：SiC层是非晶的。
15、根据权利要求9至14中任一项所述的方法，其特征在于：在半导体衬底(2)中形成凹槽(6、66)，利用绝缘隔离物(11)覆盖所述凹槽的侧壁，之后在该器件(10)的表面上淀积薄半绝缘层(15)以及电介质层(12)，通过该电介质层将所述凹槽(6)完全填充，然后通过化学-机械抛光对该器件(10)进行平面化，在该工艺中，除去半绝缘层(15)和电介质层(12)位于所述凹槽之外的部分。
16、根据权利要求15所述的方法，其特征在于：通过对所述凹槽(6、66)的壁和底部进行热氧化处理来形成所述绝缘隔离物(11)，之后再次通过各向异性蚀刻除去在所述凹槽(6、66)底部形成的热氧化物。
17、根据权利要求15或16所述的方法，其特征在于：通过氧化将所述半绝缘层(15)的毗邻该器件(10)表面的部分转换成电介质区(15A)。
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