KR20070004089A - 반도체 디바이스 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 고저항 반도체 기판(2)을 구비하는 반도체 바디(1)를 포함하는 반도체 디바이스(10)에 관한 것으로, 반도체 기판(2)은 전하를 포함하는 유전체 층(3, 4)으로 커버되고, 유전체 층(3, 4) 상에는 컨덕터 트랙(20)을 포함하는 하나 이상의 패시브 전자 소자(20)가 제공되고, 패시브 소자(20)의 위치에서 영역(5)이 반도체 기판(2)과 유전체 층(3, 4) 사이의 경계에 제공되며, 이에 따라 전하에 의해 디바이스(10) 내에서 유도된 전기전도성 채널의 도전성이 영역(5)의 위치에서 제한된다. 본 발명에 따르면, 영역(5)은 증착에 의해 형성되고 반절연 재료를 포함한다. 그 결과, 디바이스(10)는 반절연 영역(5)에서 형성된 반전 채널 때문에 매우 낮은 고주파수 전력 손실을 갖는다. 또한 디바이스(10)는 보다 고온의 공급을 허용하며 따라서 반도체 바디(1)의 내부에서 액티브 반도체 소자(8)가 집적되는 것을 허용한다. 영역(5)의 반절연 재료로서 적합한 재료는 SiC, SIPOS 또는 POLYDOX이다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING SUCH A DEVICE}
본 발명은 전하를 포함하는 유전체 층으로 커버된 고저항 반도체 기판을 구비하는 반도체 바디를 포함하는 반도체 디바이스에 관한 것으로, 이때 유전체 층 상에는 컨덕터 트랙을 포함하는 패시브 전자 소자가 배치되며, 영역은 패시브 소자의 위치에서 반도체 기판과 유전체 층 사이의 경계에 배치되고, 그 결과 전하에 의해 반도체 디바이스 내에서 유도되는 전자전도성 채널의 도전성이 영역의 위치에서 감소되게 한다.
본 명세서에서, "고저항 반도체 기판"은 그것의 비저항이 대략 1㏀㎝ 이상이며, 실질적으로 1 내지 10㏀㎝의 범위인 반도체 기판을 의미한다.
고저항 실리콘(HRS)은 집적될 수 있는 매우 높은 양호도(Q)의 패시브 소자와, 실리콘의 훌륭한 열전도성 및 종래의 실리콘 프로세싱과의 양립 가능성 때문에 RF(radio-frequency) 회로의 결합에 있어서 잠재적으로 이상적인 기판으로서 오랫동안 생각되어져 왔다. 그러나, HRS의 높은 벌크 저항은 일반적으로 형성된 기생 표면 채널에 의해 효력을 잃게 되어, 기판 손실과 웨이퍼 전반의 효과적인 기판 저항의 과도한 변화의 증가를 이끈다. 이러한 표면 채널은 산화물 오염물질, 경계 상태, 또는 패시브 구성 요소와 같은, 필드 산화물 및 실리콘 상의 도전성 구조체 사이의 전기 바이어스의 결과로서 실리콘/실리콘-다이옥사이드 경계에서 생성된다.
본 명세서에서 전자전도성 채널은 반전 채널 또는 축적 채널일 수 있다. 이것은 실질적으로 종종 양전하인 유전체 층 내의 전하에 의존하여 n-형 기판이 형성되며, 또한 이것은 반도체 기판의 도전형에 의존한다. p-형 기판의 경우에는 예를 들어 반전 채널이 발생하며, n-형 기판의 경우에는 축적 채널이 발생한다. 본 발명은 또한 이러한 디바이스를 제조하는 방법에 관한 것이다.
전술된 도입부의 디바이스 및 방법은 1996년 11월 29일에 개시된 일본 특허 JP-A-08-316420로부터 알 수 있다. 이 문서에서 유전체 층이 도선이 제공되는 실리콘 다이옥사이드 층의 형태로 제공되는 고저항 실리콘 기판을 포함하는 디바이스에 관한 설명이 제공된다. 실리콘 기판과 실리콘 다이옥사이드 층 사이의 경계에서의 반전 또는 축적 층의 발달에 의해 발생되는 고주파수 전력 손실을 막기 위해, 고결정질 또는 비결정질의 실리콘 영역이 이온 주입에 의해 실리콘 기판의 결정 구조체가 손상됨으로써 형성되는 영역인 경계에 위치한다. 따라서 형성된 영역은 그것이 위치한 곳에서 형성된 반전 또는 축적 채널의 전하를 포착하며, 그에 따라 그것의 도전성을 제한하고 또는 국부적으로 채널을 방해하는 전하 트랩(trap)을 포함한다.
종래의 디바이스의 단점은 때때로 고저항 반도체 저항의 효과적인 저항이 감소하는 문제를 보인다는 것이다.
따라서 본 발명의 목적은 다양한 환경에서 고저항을 나타내는 반도체 기판과 같은, 도입부에서 기술된 유형의 디바이스를 제공하는 것이다. 본 발명은 또한 이러한 디바이스를 제조하는 간단한 방법을 제공하는 데에 목적이 있다.
이것을 달성하기 위해서, 본 발명에 따르면, 도입부에서 전술된 유형의 디바이스는 증착에 의해 영역이 형성되며 반절연 재료를 포함한다는 점으로 특징지어진다.
본 발명은 무엇보다도, 특히 디바이스의 반도체 바디 내에 집적된 반도체 소자에서도 발생하는 낮은 저항값을 갖는 반도체 기판 개발의 문제점에 대한 인식에 기초한다. 관련된 프로세스는 특히 제조 프로세스의 시간 단계에서 때때로 상대적으로 고온의 공급을 필요로 한다. 상대적으로 고온에서의 열처리는 종래의 디바이스의 고결정질 또는 비결정질의 결정도가 복구되는 것을 가능케 하여, 전하 트랩의 농도의 감소를 나타내고, 그 결과 전자전도성 채널의 형성을 가능케 한다.
본 발명은 또한 영역의 증착이 영역에 대해 사용되는 재료의 선택을 자요롭게한다는 점에 기초한다. 이것은 영역의 재료로서 소위 반절연 재료를 선택함으로써 달성될 수 있으며, 이와는 달리, 영역의 위치에서의 전자전도성 채널은 반도체 기판이 아닌 반절연 영역에서 형성된다. 이러한 재료의 얇은 층의 도전성은 이러한 목적을 달성하기에 충분하다. 이와는 달리, 이러한 재료는 너무 높은 저항 또는 너무 낮은 이동도를 나타내어 채널이 거의, 또는 전혀 형성되지 않아 효과적인 기판 저항의 감소를 나타낼 수 있다.
마지막으로, 본 발명은 이러한 재료들이 종종 상대적으로 고온 공급을 갖는다는 점에 기초한다. 예를 들어, 영역은 SiC 또는 C(다이아몬드)의 반절연 영역일 수 있다. 저항성이 재결정에 의해 변경될 수 없는 경우에, 이러한 영역은 실리콘 상에 단결정질 형태로 제공된 반절연 층을 패터닝함으로써 형성될 수 있다. 보다 일반적으로, 이러한 반절연 재료는 고결정질 또는 비결정질이지만, 그들의 작용은 고결정질 또는 비결정질 실리콘보다 온도에 대해 덜 종속적이다.
본 발명에 따른 반도체 디바이스의 바람직한 실시예에서, 증착된 영역의 반절연 재료는 실리콘과 산소의 혼합물을 포함한다. "SIPOS" 또는 "POLYDOX"라는 이름으로 알려진 이러한 재료는 한편으로는 필요한 특성을 가지며, 다른 한편으로는 예를 들어 시레인(SiH4)을, 산소와 질소의 혼합물과 같이 산소 기체 또는 적어도 산소-함유 화합물을 포함하는 기체가 추가된, 예를 들어 산소와 질소의 혼합물로 분해함으로써 쉽게 형성될 수 있다.
보다 구체적으로, 적절하게 증착된 반절연 재료는 10㏀㎝ 내지 30GΩ㎝ 사이 범위의 비저항을 가지며, 1㏁㎝ 내지 1GΩ㎝ 사이의 범위에 있는 것이 바람직하다. 전술된 SIPOS/POLYDOX 뿐만 아니라, 다른 재료들 또한 여기에 적합하다. 예를 들어, 산소 대신, 질소가 적절한 농도로 실리콘에 추가될 수 있다. 또한 실리콘의 혼합물/화합물, 산소와 질소 및/또는 만약 필요하다면, 게르마늄 또는 탄소와 같은 다른 원소들이 적당한 반절연 재료를 형성할 수 있다.
반절연 층에서의 바람직한 재료는 1011Ω㎝ 범위 내의 높은 표면 비저항, 고저항 실리콘 기판에 대한 바람직한 패시베이션 특성 및 낮은 기계적 압력을 갖는 재료인 SiC이다.
실리콘과 탄소의 구성은 저온 IC 융화 증착 프로세스(예를 들어 PECVD)에서 조절되어 360MPa 이하의 범위인 낮은 기계적 압력(압축성 압력)이 비소-증착된 필름에 대해 획득된다. 압력은 20MPa까지 더 감소될 수 있고 600℃에서의 추후 증착 어닐링(aneal)에 의해 보다 낮은 인장 압력(tensile stress)으로 변화될 수도 있다. 열처리 후에는 저항의 변화가 없다.
SiC 층은 일반적으로 HF 및 KOH와 같은 습식 에칭제에 사용되는 훌륭한 에칭 저항을 갖는다. SiC 층을 패터닝하는 것은 플루오르 기초의 화학적 성질을 사용하는 종래의 건식 에칭 도구에 의해 실행될 수 있다.
이러한 안정적인 온도의 SiC 패시베이션 층이 반도체 디바이스 제조 시에 프론트-엔드(front-end) 프로세스에서 매우 일찍 고저항 반도체 기판 상에 제공될 수 있다는 것은 중요한 장점이다. SiC 층은 반도체 디바이스에서의 도펀트 액티브 어닐링 단계(dopant activation anneal step)에 앞서 제공될 수 있다. 도펀트의 액티브은 일반적으로 700℃ 이상의 고온에서 발생하며, 통상적으로 900 내지 1100℃ 범위에서 발생한다.
낮은 기계적 압력과 높은 에칭 저항을 갖는 SiC 층은 뛰어난 열적 안정성을 갖기 때문에 이 재료는 반절연 층으로서 적합하다. 또한, SiC 층은 표면 패시베이션을 획득하도록 매우 얇을 수 있다. 이 층의 균일성은 이것이 얼마나 얇을 수 있는지를 결정할 것이며, 예를 들어 절연된 아일랜드 형성 및 넓은 핀-홀(pin-hole)은 방지되어야만 한다. 그러나 표면 절연층에서와 같은 전기적 절연 파손은 발생하지 않는다.
바람직한 실시예에서, 증착된 반절연 영역은 반도체 기판 내에 형성된 리세스의 바닥에 위치된다. 그 덕분에, 영역은 본 명세서에 명백하게 후술될 바와 같이, 매우 간단한 방법으로 형성될 수 있다. 또한, 이러한 리세스는 만약 다이오드와 트랜지스터와 같은 반도체 소자가 반도체 바디 내에서 집적되도록 형성될 때에 사용될 수 있는 소위 트렌치 분리를 형성하는 데에 쉽게 사용될 수 있다.
바람직한 변경에서, 반도체 바디는 그 안에 집적된 하나 이상의 반도체 소자를 구비하는 반도체 영역을 포함한다.
반도체 영역은 적당한 이온 주입에 의해 형성될 수 있지만, 증착에 의해서는 형성될 수 없다. 예를 들어 전달 라인, 접속 컨덕터 또는 접속 영역을 형성할 수 있지만, 또한 캐패시터 및 코일과 같은 소자를 포함할 수 있는 컨덕터 트랙을 포함하는 패시브 소자는 디바이스의 일부에 위치되는 것이 바람직하며, 반면 집적된 반도체 소자는 디바이스의 다른 부분에 위치되는 것이 바람직하다.
영역은 서로 분리된 스트립 형태의 다수의 하위 영역을 포함하는 것이 바람직하다. 그 결과, 형성된 반전 또는 축적 채널의 상당한 부분이 반절연 영역 내에 위치된다. 또한, 그것의 횡방향은 컨덕터 트랙과 같은 패시브 소자의 횡방향에 실질적으로 평행하게 연장하는 것이 바람직하다. 그 덕분에, 적절한 컨덕터 트랙에 대해 영역의 동작이 최적화된다. 그 다음 이러한 패시브 소자들에 의해 기판 내에서 유도된 전류는 스트립 형태의 영역/스트립 형태의 하위 영역을 실질적으로 수직 방향으로 가로지른다. 또한, 하위 영역은 서로 수직인 두 방향으로 연장하도록 제공될 수도 있다. 만약 스트립 형태 영역이 전술된 소위 절연 트렌치에 위치된다면, 그들은 집적된 반도체 소자가 존재하는 디바이스의 부분뿐 아니라 패시브 소자가 존재하는 디바이스의 부분 내에 존재하는 것이 바람직하다. 디바이스의 후방 부분에서, 증착된 반절연 재료인 스트립 형태의 하위 영역은 소위 채널 스토퍼로서의 역할을 할 수 있다.
본 발명에 따른 반도체 바디를 포함하는 반도체 디바이스의 제조 방법에 있어서, 전하를 포함하는 유전체 층이 고저항 반도체 기판 상에 형성되고, 컨덕터 트랙을 포함하는 하나 이상의 패시브 전자 소자가 유전체 층 상에 제공되고, 패시브 소자의 위치에서, 반도체 기판과 유전체 층 사이의 경계에 영역이 형성되며, 그 결과, 동작 동안 전하에 의해 반도체 디바이스 내에서 유도되는 전자전도성 채널의 도전성이 영역의 위치에서 감소하되, 영역은 증착에 의해 형성되고 반절연 재료가 영역의 재료로서 선택된다. 반절연 재료로서 실리콘과 산소의 혼합물이 선택되는 것이 바람직하다.
바람직한 실시예에 따르면, 반도체 기판 내에 절연 스페이서로 측벽이 커버된 리세스가 형성되고, 그 다음 얇은 반절연 층이 디바이스의 표면 상에 증착되고 유전체 층에 의해 리세스가 완전히 충진되며, 디바이스가 화학적-기계적 폴리싱(polishing)에 의해 평탄화되어 제거되고 이 과정에서 리세스의 외부에 위치한 반절연 층과 유전체 층의 일부가 제거된다.
적절한 변경에서, 절연 스페이서는 리세스의 측벽 및 바닥에 열산화 처리를 함으로써 형성되며, 그 후에 리세스의 바닥에 형성된 열산화물이 이방성 에칭에 의해 다시 제거된다.
디바이스의 표면 상에 존재하는 반절연 층의 일부는 산화에 의해 유전체 영역으로 변환된다.
본 발명의 이러한 측면들과 그 외 측면들이 후술될 실시예를 참조로 하여 명백하고 명료해질 것이다.
도 1(a) 및 도 1(b)은 본 발명에 따른 반도체 디바이스의 두께 방향에 대해 직각인 방향에서 바라본 개략적인 단면도,
도 2(a)는 캐패시턴스 전압 특성을 도시하며 도 2(b)는 a)표면 패시베이션이 없는 경우와 b)본 발명에 따라 SiC의 반절연 층을 구비할 때의 동일 평면상의 도파관 감쇠를 도시한 도면.
도 3은 표면 패시베이션을 갖는 동일 평면상의 전달 라인에서의 SiC 박막 증착 전후의 바이폴라 열 프로세싱에 의한 감쇠를 도시한 도면.
도 4는 고저항 반도체 기판(HRS)과, 본 발명에 따라 HRS 표면을 패시베이션하는 반절연 층을 구비하는 경우에 대해 측정된 인덕터의 양호도(Q)(quality factor)를 도시한 도면.
도 5는 나선형-인덕터 지연 섹션을 갖는 진행파 증폭기의 개략도.
도 6은 제조된 진행파 증폭기의 사진.
도 7은 표면 패시베이션을 포함하지 않는 HRS와, 본 발명에 따른 표면 패시베이션을 포함한 HRS에 대해 도 6의 분포된 진행파 증폭기의 측정된 특성을 도시한 도면.
도 8은 본 발명에 따른 반도체 디바이스의 제 2 실시예의 두께 방향에 대해 직각인 방향에서 바라본 개략적인 단면도,
도 9 내지 도 15는, 본 발명에 따른 방법의 실시예를 사용하는 연속적인 제조 단계를 도시한, 도 8의 참조(Ⅱ) 부분의 두께 방향에 대해 수직인 방향에서 바라본 개략적인 단면도.
도 16은 동일 평면상의 도파관(CPW)의 개략적인 단면도.
도 17은 서로 다른 도전성을 갖는 세 실리콘 기판 상에서의 동일 평면상의 도파관 손실을 도시한 도면.
도 18은 유전체 층과 기판을 통과하여 접지로 흐르는 신호의 병렬 컨덕턴스를 도시한 도면.
도 19는, 서로 다른 온도에서 서로 다른 시간의 주기에 대해 온도 단계가 가해진 반절연 채널 스토퍼(SICS-semi-insulating channel stopper)를 구비하는 구조체의 병렬 컨덕턴스를 도시한 도면.
도 20은 반절연 층이 증착되기 전에 에칭됨으로써 리세스 바닥의 절연 층이 제거된 본 발명의 다른 실시예를 도시한 도면이며, 도 20-(6)은 리세스(STI) 내 반절연 층의 효과를 측정하는 데에 사용되는 구조체를 도시한 도면.
도 21은 반전 채널의 저항을 게이트 상의 전압의 함수로 도시한 도면.
도 22는 고저항을 갖는 다른 웨이퍼 상에서 게이트 전압이 0V일 때 측정된 반전 채널의 저항을 도시한 도면:
a) 본 발명에 따르지 않은 참조 Si 웨이퍼,
b) 본 발명에 따라 반절연 채널 스토퍼(SICS)를 구비한 동일한 Si 웨이퍼.
도 23은 STI 구조체에서 반절연 층에 의해 영향을 받을 수 있는 몇몇 파라미터를 개략적으로 도시한 도면.
도 24는 도 23에 도시된 다이오드 전류를 도시한 도면으로,
a) 본 발명에 따르지 않은 참조의 경우,
b) 반절연 채널 스토퍼(SICS)를 구비한 경우.
도 25는 a) 본 발명을 따르지 않은 참조의 경우와, b) 본 발명에 따라 반절연 층을 구비한 경우의 p-웰 저항을 도시한 도면.
도면들은 실제 축적대로 도시된 것이 아니며, 두께 방향의 길이와 같은 일부 길이는 명확성을 위해 확대되었다. 서로 다른 도면에서의 동일한 영역 또는 부분들은 가능한 한 동일한 해칭(hatching) 또는 동일한 참조 번호에 의해 나타내었다.
도 1(a) 및 도 1(b)은 본 발명에 따른 반도체 디바이스의 두께 방향에 대해 직각인 방향에서 바라본 개략적인 단면도이다. 반도체 디바이스(10)는 이 실시예에서는 2-4㏀㎝인 비저항을 갖는 실리콘의 p-형 반도체 기판(2)을 구비하는 반도체 바디(1)을 포함한다.
100㎚의 저-압력 PECVD SiC 필름이 p-형 고저항 기판(HRS) 상에 제공된다. SiC 필름은 디바이스 집적 프로세스 플로우, 즉 표준 실리콘 프로세스에서 웨이퍼를 제작하기 시작하는 단계에 앞서 HRS 표면 패시베이션(passivation)을 제공한다.
Novellus Concept One PECVD 시스템은 비결정질의 SiC 필름 증착에 사용된다. SiC 증착에 사용되는 주요 증착 파라미터는 온도 400℃, 압력 2.25torr, 기체 공급량 100sccm SiH4과 3000sccm CH4 및 전력 1000W (HF=500W; LF=500W)이다. 전술된 증착 파라미터를 사용하는 SiC의 증착률은 670Å/min로 약 1%의 균일성을 갖는다. 이 필름에 대해 측정된 굴절률은 2.4이다.
SiC 필름의 표면 비저항(sheet resistivity)은 1011Ω㎝ 범위 내이다. 비소 증착된 필름에 대해 360㎫(압축 압력) 이하의 범위에 있는 낮은 기계적 압력이 획득된다. 압력은 20㎫까지 더 감소될 수 있으며 600℃에서의 후속 증착 어닐(anneal)을 통해 낮은 인장 압력(tensile stress)으로 변화될 수도 있다.
이 실시예에서 100㎚의 비결정질 SiC 층을 패터닝함으로써 SiC 영역(5)이 형성된다. 포토레지스트는 마스크를 에칭하는 데에 사용된다. SiC 필름의 패터닝은 60W의 전력과 0.05mbar의 압력에서 Alcatel RIE(reactive ion etcher)에서 건식 에칭에 의해 구현된다. 기체 공급량은 70sccm CF4, 10sccm SF6 및 10sccm O2이다.
이 조건에서 SiC에 대해 측정된 에칭률은 80㎚/min로 3%의 균일성을 갖는다.
SiC 영역(5)이 형성된 후, 액티브 디바이스가 제조된다(도 1(a) 참조). 이 실시예에서는 바이폴라 트랜지스터가 제조되지만, 본 발명은 IC 기술을 사용하여 제조된 CMOS, BiCMOS, 개별 트랜지스터 또는 임의의 다른 반도체 소자의 제조 프로세스에서도 동일하게 적용된다.
과도하게 넓은 콜렉터(collector)-기판 접합의 공간-전하 영역을 발생시키는 매우 높은 실리콘 저항과 표면 채널 효과 때문에, 트랜지스터의 고밀도 결합을 위한 특별한 p-웰 절연 구조체가 개발되었다. n+/n 콜렉터 구조체의 형성에 앞서 최대 도핑 농도 2×1015㎝-3로 붕소 도핑된 3㎛ 깊이의 p-웰이 주입 및 열 어닐링(annealing)에 의해 생성된다. 따라서 각 트랜지스터 둘레의 증가된 p-형 도핑 레벨은 좁은 콜렉터-기판 공간-전하 영역과, (도 1(b)의) 웨이퍼 표면에서의 기생 도전성 채널을 방지하는 채널 스토퍼(stopper)를 발생시킨다.
이어지는 프로세싱 단계에는 n+ 내장 층의 주입 및 삽입, n-도핑된 Si 에피택시, HRS 기판으로의 n-에피(n-epi) 트렌치 에칭, 열산화물의 30㎚ 성장 및 SiC 영역 상의 습식-에칭 제거가 포함된다.
본 발명에 따른 디바이스의 성능은 패시베이션되지 않은 웨이퍼 구역(참조)과 비교된다.
도 1(b)에서 0.3㎛ SiO2의 유전체 층(3)이 SiC 영역(5) 상에 증착된다.
또한 바이폴라 트랜지스터는 p+ 절연, 콜렉터 페디스털(pedestal) 및 플러그, 에미터-베이스(emitter-base) 영역의 주입과; 표면 절연 증착 및 콘택트 윈도우 패터닝과; 950℃에서 도펀트의 열적 액티브화에 의해 제조될 수 있다.
0.3㎛ SiO2의 제 2 유전체 층(4)이 SiC 영역(5) 상에 증착된다. 패시브 소자는 3㎛ 두께의 제 2 금속화물 층에서의 액티브 디바이스 상호접속 프로세싱과 동일한 제조 단계에서 형성된다.
표면 채널 형성에 특히 민감한 CPW(coplanar wave guides)가 특성을 나타내는 데에 사용된다. 전자전도성 채널은 반-절연 영역(5)에서 유도된다.
도 2(a)는 본 발명에 따른 100㎚ 두께의 SiC 패시베이션 층(a)과 SiC 패시베이션 층이 없는 웨이퍼 구역(참조)(b)에 대한 캐패시턴스-전압의 편차를 도시한 도면이다.
도 2(b)는 본 발명에 따른 100㎚ 두께의 SiC 패시베이션 층(a)과 SiC 패시베이션 층이 없는 웨이퍼 구역(참조)(b)에 대한 주파수의 함수인 CPW 감쇠를 도시한 도면이다.
표면이 패시베이션된 CPW는 패시베이션되지 않은 경우의 ~8㏈/㎝에 비교하여 30㎓까지 1-2㏈/㎝의 훌륭한 감쇠 특성을 제공한다. 표면 패시베이션된 CPW 웨이퍼 구역에 대해 감쇠가 감소할 뿐만 아니라 감쇠에서의 파라미터 편차도 패시베이션되지 않은 웨이퍼 구역에 비교하여 상당히 감소된다.
도 3은 둘 모두 동일한 감쇠 값을 나타내고, CPW 감쇠 및 관계된 편차 모두 최적화되는 SiC 박막 증착(바이폴라 열처리 전후)을 도시한 도면이다.
도 4에서 표면 패시베이션된 경우와 되지않은 경우의 3.8-nH 인덕터(R=321㎛, N=2)의 측정된 양호도(Q)(quality factor)가 도시된다. 또한 도시된 것은 20개 의 샘플로부터의 표준 편차이다. 측정값은 입력 파라미터와 같은 HRS 벌크 특성을 갖는 ADS 모멘텀(momentum)을 사용함으로써 EM 시뮬레이션과 비교된다.
결합된 나선형의 인덕터에서, 표면 패시베이션을 갖는 영역(5)에 대해 Qmax 및 Q의 편차는 Qmax(1.5㎓에서)=13.2±1.15(참조)에서 Qmax(2.85㎓에서)=28.1±1.4로 개선되었다. 따라서, 최적화된 표면 패시베이션 및 설계는 2배 이상 높은 인덕터-Q 및 5배 이상 낮은 Q-편차를 제공할 수 있다. 표면 패시베이션은 유효 기판 손실을 크게 감소시킬 뿐 아니라 결합된 패시브 구성 요소들의 특성 분산을 감소시킨다.
도 5는 고 인덕터-Q의 효과뿐 아니라 액티브 디바이스와 패시브 구성 요소의 정확한 파라미터 제어의 실행 가능성을 나타내는 데에 사용되는 진행파 증폭기(a travelling wave amplifier)를 도시한 도면이다. 이 회로는 전술된 바와 같은 25㎓ 바이폴라 프로세스에서 제조된다. 표준 2-5Ω㎝ LRS(low resistance substrate)에서 2-4㏀㎝ HRS 기판으로의 변경의 결과는 바이폴라 트랜지스터 파라미터에 있어서 무시할 수 있을만한 영향을 갖는다(표Ⅰ 참조).
표Ⅰ
Figure 112006081815812-PCT00001
도 6은 제조된 진행파 증폭기의 사진을 도시한 도면이다.
회로는 인덕터와 내부접속을 레이아웃(lay out)하기 위한 컴팩트 트랜지스터 모델 MEXTRAM 및 EM 시뮬레이터 ADS 모멘텀을 사용하여 설계된다.
진행파 증폭기의 웨이퍼 상의 측정된 특성은 설계와 실시 사이의 우수한 일치를 나타내었으며, 만약 패시베이션된 HRS 기판을 적용한다면 이것은 단일 설계 사이클 접근이 적합하게 된다는 것을 의미한다(도 7 참조). 표면 패시베이션된 HRS는 한 단일 사이클에서 레이아웃 시물레이션에서 칩 결합으로의 전환이 획득될 수 있도록 그것의 벌크 특성에 의해 정확하게 기술될 수 있는 실제 마이크로파 기판이며, 따라서 낮은 비용으로 견고한 설계의 실현을 가능케 한다.
본 발명에 따라 표면 패시베이션을 갖는 HRS 상에 제조된 광범위한 7.5㎓ 진행파 증폭기의 웨이퍼 상에서 측정된 특성은 표면 패시베이션이 없는 참조와 비교하여 5㏈의 향상을 나타낸다.
매우 높은 인덕터-Q 때문에 f-3㏈/fT=0.57의 성능지수는 Ⅲ-Ⅴ 기술을 나타 내는 최신 기술 선상에 있다.
도 8은 본 발명에 따른 반도체 디바이스의 제 2 실시예의 두께 방향에 대해 직각인 방향에서 바라본 개략적인 단면도이다. 도 9 내지 도 15는 도 8에서 (Ⅱ)로 참조되는 부분의 두께 방향에 대해 직각인 방향에서 바라본 개략적인 단면도로, 본 발명에 따른 방법의 실시예를 사용하는 연속적인 제조 단계를 도시한다. 반도체 디바이스(10)(도 8 참조)는 이 경우에서 5 내지 10㏀㎝ 사이의 비저항 범위를 갖는 실리콘 반도체 기판(2)을 구비하는 반도체 바디(1)를 포함한다. 디바이스(10)의 표면은 실리콘 다이옥사이드의 절연 유전체 층(4)으로 커버된다. 표면은 이 경우에 그루브(groove)(66) 및 홈통(6) 형태인 세 개의 리세스(6, 66)를 갖는다. 리세스들은 이 경우에 HDP(high density plasma)를 사용하여 생산된 실리콘 다이옥사이드를 포함하는 추가의 절연 유전체 층(4)으로 충진된다. 리세스(6, 66)의 벽에는, 이 경우에 실리콘 다이옥사이드인 스페이서(spacer)(11)가 제공된다. 이 실시예에서 SIPOS를 포함하는 얇은 반절연 층(15)은 스페이서(11)와 리세스(6, 66)를 충진하는 유전체 층(4) 사이에 위치한다.
리세스(6, 66)의 바닥에 존재하는 반절연 SIPOS 층의 부분(5, 55)은, 한편으로는 자신의 내부에서 결합될 동작 동안 반전 또는 축적 채널이 형성될 수 있을만큼 충분히 높은 도전성이며, 다른 한편으로 이 부분은 반전 또는 축적 채널의 형성이 발생하지 않기 때문에 반도체 기판(2)의 유효 저항을 확실히 감소시키도록 충분한 고저항이다. 반도체 바디(1)의 표면 상에 존재하는 SIPOS 층(15)의 부분(15A)은 (완전한) 열산화에 의해 전기적으로 절연/유전체 재료로 변환된다.
이 예에서의 디바이스(10)는 각각 라인(Ⅰ-Ⅰ)의 좌우에 위치하는 두 하위 영역(A, B)을 포함한다. 좌측 부분(A)은 다수의 반도체 소자(8)가 집적된, 두 리세스(6) 사이의 반도체 영역(7)을 포함하며, 이 중 오직 하나만이 도 8에 도시되었다. 리세스(66)의 바닥에 위치하는 SIPOS 층(15)의 부분(55)은 그곳에 존재하는 반도체 영역(7) 및 반도체 소자(8)에 대해 채널 스토퍼로서의 역할을 한다. 디바이스(10)의 우측 부분(B)은 컨덕터 트랙(20)을 포함하는 패시브 소자(20)를 포함한다. 리세스(6)의 바닥에 위치하는 SIPOS 층(15)의 부분(5)의 존재 덕분에, 반도체 기판(2)의 유효 저항은 그 위치에서 감소되지 않거나 또는 충분하게 감소되지 않아 이 부분에서 매우 한정적으로 고주파수 손실되는 것이 방지된다. 이 예의 디바이스(10)는 본 발명에 따른 방법을 사용하여 아래와 같이 제조된다.
이 경우에 실리콘인 시작 기판(starting substrate)(도 9 참조)은 고저항 반도체 기판(2)이며, 기판 상에는 실리콘 다이옥사이드(SiO2)인 유전체 층(3)이 열산화에 의해 제공된다. 유전체 층 상에, 이 경우에 질화규소인 추가의 유전체 층(13)이 CVD(chemical vapor deposition)에 의해 제공된다. 이어서, 포토리소그래피에 의해 패터닝되는 포토레지스트 층을 도포함으로써 유전체 층 상에 마스크(M)가 제공된다.
다음으로(도 10 참조), 마스크로부터 벗어난 위치의 유전체 층(3, 13)의 일부가, 예를 들어 H3PO4 및 HF의 수성 솔루션을 사용하는 에칭에 의해 제거된다.
이어서(도 11 참조), 포토레지스트 마스크(M)를 제거한 후, 건식 에칭 프로 세스에 의해 반도체 기판(2)에 리세스(6, 66)가 형성된다. 바람직한 변경에서, 유전체 층(3, 13) 또한 건식 에칭 프로세스에 의해 제거된다. 이 경우에, 도 9에 도시된 단계를 시작 단계로 취하고, 도 11에 도시된 단계는 단일 프로세스 단계로 도달될 수 있다. 도 9 내지 도 15는 리세스(6)와 이에 접하는 기판(2)의 일부분만을 도시한 것이다. 다음으로, 얇은 산화층(16)이 약한 열산화에 의해 리세스(6)의 바닥 및 측벽에 형성된다. 이 층은 리세스(6) 상에 존재할 수 있는 액티브 반도체 영역을 전기적으로 적절히 속박한다.
이어서(도 12 참조), 실리콘 다이옥사이드인 스페이서(spacer)(11)가 리세스(6)의 벽에 기대어 위치하도록 형성된다. 이것은 예를 들어 CVD에 의해 반도체 바디(2)의 전체 표면 상에 균일한 유전체 층(11)을 제 1 증착시킨 후, 표면에 평행하게 연장하는 층(11)의 일부가 이방성 건식(플라스마) 에칭에 의해 다시 제거되어 스페이서(11)가 남음으로써 달성된다.
바람직한 변경에서, 스페이서(11)는 이방성 에칭에 의해 리세스(6)의 바닥에 위치하는 얇은 산화층(16)의 일부를 제거함으로써 얇은 산화층으로부터 형성된다. 이 경우에, 도면에 도시된 유전체 층(11)의 증착은 생략될 수 있다. 이것은 특히 만약 리세스(6)의 횡방향 길이가 매우 짧거나 또는 만약 동일한 리세스(66)가 디바이스(10)의 부분(A)에 형성되었을 경우에 바람직하다. 사실, 부분(A)에서, 이러한 짧은 길이는 개선된 IC 프로세스의 응용에서 매우 중요하다. 얇은 산화층(16)으로부터 형성된 이러한 스페이서(11)의 다른 장점은 전술된 프로세스의 마지막 단계에서의 고의가 아닌 약한 에칭에 덜 취약하다는 점이다. 그 결과, 디바이스(10)의 편 평도/편평 유지도가 향상된다.
다음으로, SIPOS 층(15)이 CVD에 의해 표면 상에 증착된다.
이어서(도 13 참조), 리세스(6)를 완전히 충진하는 유전체 층(14)이 증착된다.
다음으로(도 14 참조), 리세스(6)의 외부에 위치한 유전체 층(14, 13)과 SIPOS 층(15)의 일부는 CMP(chemical mechanical polishing) 프로세스에 의해 제거된다. 이 프로세스에서, 디바이스(10)는 평탄화된다.
이어서(도 15 참조), 표면 상에 위치하는 SIPOS 층(15)의 일부분(15A)이 열산화 프로세스에 의해, 전기적으로 절연성인 유전체 재료로 변환된다. 따라서 도 8에 도시된 바와 같은 디바이스(10)의 표면 조건이 획득된다. 반도체 영역(7)은 예를 들어 디바이스(10)의 좌측 부분(A)에 이온을 주입함으로써 형성될 수 있다. 반도체 소자(8)는 통상적인 방법으로, IC(integrated circuit) 기술을 사용하여 그 내부에 형성된다.
다음으로, 디바이스의 우측 부분(B)에서, 임의의 컨덕터 트랙(20)을 포함하는 패시브 소자(20)가 디바이스(10)의 전기적으로 절연된 표면 상에 형성된다. 패시브 소자는 레지스터, 캐패시터 또는 코일을 더 포함할 수 있다. 또한 이 영역(B)에서, 분리된 반도체 소자가 표면 상에 장착될 수 있다. 소위 본드 패드(bond pad)의 형태인 영역(B)에 존재하는 접속 영역은 예를 들어 컨덕터 프레임의 컨덕터로의 외부 전기 접속을 하는 도선 접속에 의해 디바이스를 제공할 수 있다.
도 16은 동일 평면상의 도파관을 개략적으로 도시한 도면이다. (HRS) 기판은 5㏀㎝의 높은 비저항을 갖는 Float Zone Silicon으로부터 제조된다. 12㎚ 두께의 SiO(SICS라고도 지칭함) 반절연 층은 LPCVD(low pressure chemical vapor deposition) 프로세스에서 증착된다. 200㎚ 두께 TEOS 층의 증착 후, 웨이퍼는 900 내지 1100℃의 온도에서 다양한 시간의 주기 동안 불액티브 기체 내에서 어닐링(annealed)된다. 다음으로, 50㎚ 질화물과 500㎚ 산화물의 층 구조체가 제공된 후, 단일 다마신(damascene) 프로세스의 CMP를 사용하여 실질적으로 평탄화된 2㎛의 두꺼운 구리 층이 제공된다. 다마신 구조체의 구리는 2㎛의 두께를 갖는다. 동일 평면상의 전체 길이는 1㎜이다. 구리 트랙의 폭은 30㎛이고, 구리 트랙들 사이의 공간은 6.5㎛이다.
비교를 위해, 7Ω㎝의 비저항을 갖는 Si 기판과 유리 기판 상에 동일한 동일 평면상의 도파관이 제조되었다.
도 17은 7Ω㎝의 비저항을 갖는 표준 Si 기판과, 5㏀㎝의 비저항을 갖는 유리 기판 및 5㏀㎝의 비저항을 가지며 본 발명에 따라 SICS 층을 갖거나 또는 갖지 않는 고저항 기판인 전술된 세 개의 서로 다른 기판 상의 동일 평면상의 도파관 손실을 도시한 도면이다. 반절연 층이 제공된 고저항 Si 기판은 유리 기판의 손실에 근접한 매우 낮은 기판 손실을 나타낸다. 100㎓까지의 주파수에 대해 SICS가 제공된 고저항 기판의 손실은 표준 Si 기판의 손실보다 2만큼 낮다.
도 18은 유전체 층과 기판을 통과하여 접지로 흐르는 신호의 병렬 컨덕턴스를 도시한 도면이다. 이 데이터는 S-파라미터 측정에 의해 획득된다. 만약 병렬 전도가 작으면, 기판에서의 신호 손실은 거의 없다. 반절연 층에서 전하의 이동도는 고저항 반도체 기판에서의 이동도 양에 비해 적어도 3차수 더 낮다. 반절연 층에서 트랩(trap)의 밀도는 약 1012at/㎠이다. 따라서 도 18은 표준 Si 기판 및 SICS 층을 갖지 않는 고저항 기판에서의 손실에 비해 각각 100배 및 10배 작은, SICS가 제공된 고저항의 기판에서의 기판 손실을 도시한다.
도 19에서, 병렬 컨덕턴스는 온도 처리되는 서로 다른 샘플들의 측정된 데이터로부터 도출된다.
SICS 층은 900℃에서 30분간의 열산화처리 동안 또는 1000℃에서의 RTA(rapid temperature anneal) 후, 그것의 특성을 유지한다. 1000℃에서 30분 후, 층은 그것의 열적 한계에 도달하고, 병렬 컨덕턴스는 표준 저-저항 Si의 병렬 컨덕턴스와 동일하게 된다. 이러한 실험은 현재 CMOS 프로세스에서 SICS 층을 도포하기에 충분히 높도록 전반적인 열공급이 선택될 수 있다는 것을 나타낸다.
다른 실시예에서, 반절연 층은 표준 CMOS 프로세스에서 적용된다. 도 20은 STI(shallow trench isolation) 구조체에서 반절연 층을 결합시키는 방법을 도시한 도면이다.
도 9 내지 도 15를 참조하여 기술된 방법에 대안으로서, 이 실시예에서 트렌치 바닥의 산화물이 에칭 단계(도 20-(2))에서 제거될 수 있다. 단지 추가의 두 단계, 즉 전체 웨이퍼의 (마스크 없는) 이방성 에칭 및 반절연 층의 증착이 적용된다. 이 실시예에서, 반절연 층은 LP-CVD 프로세스에서 증착된 SIPOS 층이다. 반절연 층의 도입은 트렌치(이 실시예에서 산화물 층이 HDP(high density plasma) 산화 물이다) 내에서의 산화물 층의 증착 및 CMP 프로세스의 적용을 요구하지 않는다.
이어서, 도 20-(6)에서 STI의 반절연 층의 채널 스토퍼 활동을 테스트하기 위해 테스트 구조체가 생성된다. 강하게 p-도핑된 영역이 트렌치의 양 옆에 제공된다. 액티브 영역에 겹쳐지는 트렌치 측면의 금속 게이트에 의해서, 채널 Rch의 저항이 고저항 n-형 기판 내에서 측정될 수 있다. 금속 게이트는 3000㎛의 폭과 1㎛의 길이를 갖는다.
도 21은 STI 내의 반절연 층이 어떻게 채널 스토퍼로서 동작하는가를 도시한 도면이다. 채널 Rch의 저항은 -80 내지 +80V의 범위에서 게이트 전압 Vgate의 함수로서 측정된다. 각 게이트 전압에서 트랜지스터의 소스로 전류가 주입된다. 채널 저항을 판단하는 데에 4-지점 측정 기술이 사용되었다. 반절연 채널 스토퍼를 사용하지 않는 고저항 기판(SICS가 없는 HRS)의 경우, 채널-스토퍼 저항은 문턱 전압 부근에서 상당한 편차(스윙)를 나타낸다. 그 결과, 산화물 내에서의 고정된 전하의 작은 편차 또는 기판의 매우 낮은 도핑 레벨에서의 편차(1012-1024at/㎤)는 쉽게 채널 도전성의 상당한 변경으로 이어질 수 있다. STI 내의 반절연 층은 채널 저항 Rch에서의 변화를 제한하고 따라서 웨이퍼 상에서의 전반적인 기판 손실 제어를 향상시킨다.
도 22는 채널 저항 Rch의 평균값과 42개 다이의 웨이퍼 당 분포를 도시한 도면이다. 반절연 채널 스토퍼는 재생산성을 향상시키며 그에 따라 손실없는 기판인 고저항 기판(HRS)의 사용을 위한 프로세스 창을 확대할 수 있다.
도 23은 STI 구조체의 반절연 층에 의한 CMOS 환경에 영향받을 수 있는 몇몇 파라미터를 개략적으로 도시한 도면이다. 반절연 층에 의해 영향받을 수 있는 파라미터들은 (1) N+/P웰 다이오드 전류, (2) P-웰 저항, (3) N-웰/P-웰 다이오드 전류 및 (4) P+/N웰 다이오드 전류이다.
도 24는 a) 본 발명에 따르지 않은 경우(실선)와, b) 본 발명에 따른 반절연 채널 스토퍼를 구비한 경우(파선)의 고저항 기판에 대해 도 23에 도시된 다이오드 전류 사이의 비교를 도시한 도면이다. N+/p-웰 다이오드에서의 발생-재결합 전류의 소량 증가와 무관하게, SICS 층은 액티브 디바이스의 행동에 영향을 미치지 않는다.
도 25는 30㎛ 폭의 두 개의 P++ 핑거 패트론(finger patrons) 사이에서 측정된 p-웰 저항을 도시한다. p-웰의 폭은 스트립 형태의 N-웰 패턴에 의해 제한된다. 채널 Rch의 저항값은 a) 본 발명에 따르지 않은 참조(사각형의 파선) 및 b) 본 발명에 따른 반절연 층을 갖는 경우(삼각형으로 표시된 선)에서 실질적으로 동일하다.
본 발명은 본 명세서에 기술된 실시예의 예로 제한되는 것은 아니며, 당업자에게 있어서 본 발명의 범위 내에서 다양한 변경 및 변화가 가능하다. 예를 들어, 다른 구조 및/또는 다른 길이를 갖는 디바이스가 제조될 수 있다. 또한 오로지 패시브 디바이스뿐만도 가능하며, 또는 표면 상에 장착된 개별의 반도체 소자를 갖는 디바이스도 가능하다.
전술된 예에서 기술되지 않은 재료가 본 발명의 범위 내에서 사용될 수 있다. 또한 에피택시, CVD(chemical vapor deposition), 스퓨터링 및 증착과 같은 전술되지 않은 다른 침착 기술이 사용될 수 있다. 습식 에칭 방법 대신, 플라스마 에칭과 같은 건식 에칭 기술이 사용될 수 있으며, 그 반대의 경우 또한 가능하다.

Claims (17)

  1. 반도체 디바이스(10)에 있어서,
    전하를 포함하는 유전체 층(3, 4)으로 커버된 고저항 반도체 기판(2)을 구비하고,
    상기 유전체 층(3, 4) 상에 컨덕터 트랙(conductor track)(20)을 포함하는 하나 이상의 패시브(passive) 전자 소자(20)가 배치되고,
    상기 패시브 소자(20)의 위치에서, 상기 반도체 기판(2)과 상기 유전체 층(3, 4) 사이의 경계에 영역(5)이 배치되며,
    이에 따라 상기 전하에 의해 상기 반도체 디바이스(10) 내에서 유도된 전자전도성 채널의 도전성이 상기 영역(5)의 위치에서 감소하되,
    상기 영역(5)은 증착에 의해 형성되고 반절연(semi-insulating) 재료를 포함하는
    반도체 디바이스(10).
  2. 제 1 항에 있어서,
    상기 증착된 영역(5)의 상기 반절연 재료는 실리콘과 산소의 혼합물을 포함하는
    반도체 디바이스(10).
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 반절연 재료의 비저항의 범위는 10㏀㎝ 내지 30GΩ㎝이고, 바람직하게는 1㏁㎝ 내지 1GΩ㎝인
    반도체 디바이스(10).
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 반절연 재료는 SiC 화합물인
    반도체 디바이스(10).
  5. 제 4 항에 있어서,
    상기 SiC 화합물 재료의 비소-증착된 층에서의 압력은 360MPa 이하인
    반도체 디바이스(10).
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 영역(5)은 상기 반도체 기판(2)에 형성된 리세스(6, 66)의 바닥에 위치하는
    반도체 디바이스(10).
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    반도체 바디(1)는 하나 이상의 반도체 소자(8)가 내부에 집적된 반도체 영역(7)을 포함하는
    반도체 디바이스(10).
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 영역(5)은 서로 분리된 스트립-형태(strip-shaped)인 다수의 하위 영역(5, 55)을 포함하는
    반도체 디바이스(10).
  9. 반도체 디바이스(10)의 제조 방법에 있어서,
    전하를 포함하는 유전체 층(3, 4)이 고저항 반도체 기판(2) 상에 형성되고,
    컨덕터 트랙(20)을 포함하는 하나 이상의 패시브 전자 소자(20)가 상기 유전체 층 상에 제공되고,
    상기 패시브 소자(20)의 위치에서, 상기 반도체 기판(2)과 상기 유전체 층(3, 4) 사이의 경계에 영역(5)이 형성되며,
    그 결과, 상기 전하에 의해 상기 반도체 디바이스(10) 내에서 유도된 전자전도성 채널의 도전성이 상기 영역(5)의 위치에서 감소하되,
    상기 영역은 증착에 의해 형성되고 반절연 재료가 상기 영역(5)의 재료로서 선택되는
    반도체 디바이스(10)의 제조 방법.
  10. 제 9 항에 있어서,
    실리콘과 산소의 혼합물이 상기 반절연 재료로서 선택되는
    반도체 디바이스(10)의 제조 방법.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 반절연 재료의 비저항은 10㏀㎝ 내지 30GΩ㎝의 범위에서 선택되며, 1㏁㎝ 내지 1GΩ㎝의 범위에서 선택되는 것이 바람직한
    반도체 디바이스(10)의 제조 방법.
  12. 제 9 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 기판 내에서의 액티브(active) 반도체 소자의 제조 프로세스에 앞서 상기 반절연 층이 증착되는
    반도체 디바이스(10)의 제조 방법.
  13. 제 9 항, 제 11 항 또는 제 12 항 중 어느 한 항에 있어서,
    상기 층의 반절연 재료는 실리콘과 탄소를 포함하는
    반도체 디바이스(10)의 제조 방법.
  14. 제 13 항에 있어서,
    상기 SiC 층은 비결정질인
    반도체 디바이스(10)의 제조 방법.
  15. 제 9 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 반도체 기판(2)에 절연 스페이서(spacer)(11)로 측벽이 커버된 리세스(6, 66)가 형성되고,
    그 다음 얇은 반절연 층(15)이 상기 디바이스(10)의 표면 및 유전체 층(14) 상에 증착되어 그것에 의해 상기 리세스(6)가 완전히 충진되며,
    그 다음 상기 디바이스(10)는 화학적-기계적 폴리싱(polishing)에 의해 평탄화되고,
    이 과정에서 상기 리세스의 외부에 위치하는 상기 반절연 층(15) 및 상기 유전체 층(14)의 일부가 제거되는
    반도체 디바이스(10)의 제조 방법.
  16. 제 15 항에 있어서,
    상기 리세스(6, 66)의 측벽 및 바닥에 열산화 처리를 함으로써 상기 절연 스페이서(11)가 형성되고,
    그 다음 상기 리세스(6, 66)의 바닥에 형성된 열산화물은 다시 이방성 에칭에 의해 제거되는
    반도체 디바이스(10)의 제조 방법.
  17. 제 15 항 또는 제 16 항에 있어서,
    상기 디바이스(10)의 표면에 존재하는 상기 반절연 층(15)의 일부는 산화에 의해 유전체 영역(15A)으로 변환되는
    반도체 디바이스(10)의 제조 방법.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7768092B2 (en) * 2005-07-20 2010-08-03 Cree Sweden Ab Semiconductor device comprising a junction having a plurality of rings
KR101315282B1 (ko) * 2006-04-27 2013-10-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 이를 사용한 전자기기
US7868419B1 (en) * 2007-10-18 2011-01-11 Rf Micro Devices, Inc. Linearity improvements of semiconductor substrate based radio frequency devices
JP2011119512A (ja) * 2009-12-04 2011-06-16 Denso Corp 半導体装置およびその製造方法
US8492868B2 (en) * 2010-08-02 2013-07-23 International Business Machines Corporation Method, apparatus, and design structure for silicon-on-insulator high-bandwidth circuitry with reduced charge layer
KR101905823B1 (ko) 2011-07-27 2018-10-08 엘지이노텍 주식회사 웨이퍼 제조 장치 및 웨이퍼 제조 방법
FI127794B (en) * 2017-02-15 2019-02-28 Aalto Korkeakoulusaeaetioe Semiconductor structures and their manufacture
EP3631855A1 (en) * 2017-05-29 2020-04-08 Teknologian Tutkimuskeskus VTT Oy Semiconductor apparatus
EP3518280B1 (en) * 2018-01-25 2020-11-04 Murata Manufacturing Co., Ltd. Electronic product having embedded porous dielectric and method of manufacture
EP3789745B1 (en) * 2019-09-09 2024-04-10 Yageo Nexensos GmbH Flexible passive electronic component and method for producing the same
FR3116151A1 (fr) * 2020-11-10 2022-05-13 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de formation d’une structure de piegeage d’un substrat utile

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3582890B2 (ja) * 1995-05-23 2004-10-27 株式会社日立製作所 半導体装置
US6680489B1 (en) * 1995-12-20 2004-01-20 Advanced Technology Materials, Inc. Amorphous silicon carbide thin film coating
KR100297703B1 (ko) * 1998-02-24 2001-08-07 김덕중 반절연폴리실리콘(sipos)을이용한전력반도체장치및그제조방법
US6356183B1 (en) * 1999-08-17 2002-03-12 United Microelectronics Corp. Method of manufacturing an inductor
US6503838B1 (en) * 1999-12-31 2003-01-07 Texas Instruments Incorporated Integrated circuit isolation of functionally distinct RF circuits
EP1231640A4 (en) * 2000-06-27 2008-10-08 Matsushita Electric Ind Co Ltd SEMICONDUCTOR COMPONENT
SE520093C2 (sv) 2000-12-13 2003-05-27 Ericsson Telefon Ab L M Skärmad induktor
US6737727B2 (en) * 2001-01-12 2004-05-18 International Business Machines Corporation Electronic structures with reduced capacitance
US6593185B1 (en) * 2002-05-17 2003-07-15 United Microelectronics Corp. Method of forming embedded capacitor structure applied to logic integrated circuit
JP4463482B2 (ja) 2002-07-11 2010-05-19 パナソニック株式会社 Ｍｉｓｆｅｔ及びその製造方法
US7316014B2 (en) 2002-07-12 2008-01-01 Bsquare Corporation Application modification system and method

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