KR20030024626A - 수직형 대체 게이트 트랜지스터들과 양립할 수 있는바이폴라 접합 트랜지스터 - Google Patents

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Abstract

수직형 MOSFET의 제조와 양립할 수 있는 바이폴라 접합 트랜지스터(BJT)를 제조하기 위한 구조 및 프로세스가 개시되어 있다. 그 프로세스에서, 적어도 세 개의 물질층들은 BJT에 대한 매립된 콜렉터 영역과 MOSFET에 대한 소스 영역을 포함하는 반도체 기판 위에 순차적으로 형성되어 있다. 적어도 세 개의 층들이 기판 위에 형성된 후, 두 개의 윈도우들(windows) 또는 트렌치들(trenches)이 그 층들에 형성된다. 제 1 윈도우는 소스 영역이 형성되었던 실리콘 기판의 표면에서 끝나고, 제 2 윈도우는 매립된 콜렉터 영역에서 끝난다. 그후, 두 윈도우들은 반도체 물질로 채워진다. BJT에 대해, 윈도우의 바닥부분(bottom portion)은 매립된 콜렉터의 도전성과 일치하는 도전형의 물질로 채워지고, 반도체 물질의 상위 영역이 BJT 베이스를 형성하기 위해 반대의 도전성으로 도핑된다. 그 후의 프로세싱은 베이스 위에 있는 이미터와 윈도우내에 형성된 채널 위에 있는 MOSFET 드레인을 형성한다. 세 개의 층들 중 제 2 층은 희생되고 완전히 제거된다. 희생층(sacrificial layer)을 제거할 때, 채널이 노출되고 유전체층이 상기 노출된 채널 영역 위에 성장되며 BJT의 완전한 형성을 위해 위에 있는 게이트가 뒤따른다.

Description

수직형 대체 게이트 트랜지스터들과 양립할 수 있는 바이폴라 접합 트랜지스터{Bipolar junction transistor compatible with vertical replacement gate transistors}
본 발명은 다양한 도전형들의 접합들을 통합하는 반도체 디바이스들과 그러한 디바이스들을 만드는 방법에 관한 것이다. 특히, 본 발명은 바이폴라 접합 트랜지스터 디바이스와 그러한 디바이스들을 통합하는 집적 회로들을 제조하는 방법들에 관한 것이다.
반도체 디바이스 실행 향상 및 디바이스 밀도의 증가(유닛 영역 당 디바이스들의 수)는 계속되는 반도체 산업의 중요한 목표들이다. 디바이스 밀도는 더 작게 개별 디바이스를 만들고, 더 조밀하게 디바이스들을 패킹함으로써 증가된다. 그러나, 디바이스 면적들(device dimensions ; 또한, 특징 크기 또는 디자인 규칙들로 불림)이 감소함에 따라, 디바이스들과 그들의 구성 소자들을 형성하는 방법들이 적응되어야 한다. 예를 들면, 제품 라인 특징 크기들은 현재, 작은 면적들을 지향하는 엄연한 경향으로 0.25마이크론에서 0.12 마이크론의 범위이다. 그러나, 디바이스 면적들이 축소됨에 따라, 리소그래픽 프로세스들에 대해 어떤 일정한 제조 제한들이 특히 증가한다. 사실, 통용되는 리소그래픽 프로세스들은 현재의 디바이스 이용자들이 요구하는 필요한 최소 크기들로 정확하게 다바이스들을 제작하기가 가능하지 않는 점에 근접하고 있다.
현재 대부분의 금속-산화-반도체 전계 트랜지스터들(MOSFETs)은 기판의 주 평면 또는 몸체 평면에 평행하게 흐르는 전류를 가진 가로방향 구성(lateral configuration)으로 형성된다. 증가된 디바이스 밀도를 성취하기 위하여 이들 MOSFET 디바이스들의 크기를 감소시킴에 따라, 제조 프로세스는 점진적으로 어렵게 되고 있다. 특히, 리소그래픽 패턴에서 이미지의 윤곽을 그리는데 이용되는 라디에이션의 파장이 디바이스 면적들에 접근함에 따라, 채널을 생성하는 리소그래픽 프로세스가 어렵다. 따라서, 가로방향 MOSFET들에 대해, 게이트 길이는 리소그래픽 기법들을 통해 정확하게 제어될 수 없는 포인트에 접근하고 있다.
패킹 밀도에서 최근의 진보는 수직형 MOSFET의 여러 개의 변화들에 기인한다. 특히, 수직형 디바이스는 타카토, 에이치(Takato, H.), 등이 발명한, "Impact of Surrounding Gates Transistor(SGT) for Ultra-High-Density LSI's, IEEE Transactions on Electron Devices, 38(3)권, 573 내지 577 페이지(1991)는평탄MOSFET 디바이스들(plannar MOSFET devices)에 대안적으로 제안되었다. 최근, 수직형 대체 게이트 트랜지스터로 특성화된 MOSFET가 기술되었다. 헤르젠로더(Hergenrother), 등이 발명한 "수직-대체 게이트(VRG) MOSFET(The Vertical-Replacement Gate(VRG)MOSFET)": 리소그래피-독립 게이트 길이를 가진 50-nm 수직형 MOSFET(50-nm Vertical MOSFET with Lithography-Independent Gate Length)를 보자", 1999년 국제 전자 디바이스 회의의 기술 다이제스트(Technical Digest of the International Electron Devices Meeting), 77페이지에 개시되어 있다.
일반적으로, 집적 회로는 MOSFET들, JFET들, 및 바이폴라 접합 트랜지스터들, 뿐만 아니라 저항기들 및 커패시터들과 같은 수동 소자들을 포함하여, 복수의 액티브 디바이스들을 포함한다. 공동으로 소유한 미국 특허 번호 6,027,975 및 6,197,641은 참조에 의해 여기에 통합되었는데, 수직형 대체 게이트(BRG) MOSFET들의 제조에 대한 몇가지 기법들을 가르친다. 따라서, 유사하고 양립할 수 있는 프로세싱 단계들을 집적 회로 제조 비용을 절감하기 위해 MOSFET들의 제조에 이용된 것으로 이용하여, 바이폴라 접합 트랜지스터들(BJTs)을 제조하는 것이 편리하다.
구조 및 제조 프로세스는 수직형 MOSFET들의 제조와 양립할 수 있는 프로세스를 이용하여, BJT들을 제조하는데 제공된다.
본 발명의 한 실시예에 따라, 반도체 디바이스는 반도체 물질의 제 1층 및 거기에 형성된 제 1 도핑 영역을 포함한다. 복수의 반도체 및 절연층들은 제 1 도핑 영역 위에 있고, 윈도우 또는 트렌치(trench)는 복수의 층들에 형성된다. 제 1 도핑 영역과 다른 도전형의 제 2 도핑 영역이 윈도우에서의 제 1 도핑 영역 위에 있다. 또한, 제 3 도핑 영역은 제 2 도핑 영역과 다른 도전형으로 윈도우에서의 제 2 도핑 영역 위에 있다. 제 1 영역은 BJT의 콜렉터 영역이고 제 2 영역은 베이스 영역이다. 제 3 영역은 이미터이다.
제조의 연관된 방법에 있어서, 집적 회로 구조는 디바이스 형성에 적합한 반도체층을 제공하고 제 1 평면을 따라 형성된 제 1 표면을 가짐으로써 제조된다. 복수의 층들은 그 위에 형성되고 윈도우는 복수의 층들에서 형성된다. BJT 디바이스에 대해, 콜렉터인 제 1 디바이스 영역은 반도체층에서 형성된다. 베이스 영역은 콜렉터 위에서 형성되고 이미터 영역은 베이스 위에서 형성되며 베이스와 이미터 영역들 양쪽은 윈도우에서 형성된다.
본 발명에 따라, BJT들 및 수직형 MOSFET들은 최소 부가 제조 단계들과 양립할 수 있는 제조 프로세스들을 이용하여 동일한 반도체 기판에 제작될 수 있다. 즉, 디바이스들 둘다는 복수의 층들에서 윈도우에 형성된 각 디바이스의 일정한 액티브 영역들과 복수의 공유된 절연층 및 반도체층으로부터 형성된다.
도 1a 내지 도 1q는 순차적 제조 단계들 동안 본 발명의 한 실시예에 따른 회로 구조를 단면으로 설명한 도면들.
도 2는 본 발명의 한 실시예에 따른 바이폴라 접합 트랜지스터 구조의 단면도.
본 발명은 양호한 실시예들의 기술의 관점과 첨부된 도면들을 고려할 때, 더 쉽게 이해될 수 있고 다른 이점들 및 그에 따른 이용들은 더 쉽게 명백해진다.
공통의 실제에 따라 다양한 기술된 특징들은 실제 크기로 도시된 것이 아니라 본 발명에 관련된 특정한 특징들을 강조해서 도시하였다. 참조 특성들은 숫자들및 테스트들을 통해 동일한 요소들을 표시하였다.
트랜지스터들 및 집적 회로들의 제조에 관해서는 용어 "주 표면"은 예를 들면, 복수의 트랜지스터들이 평탄 프로세스(planar process)로 제조하는 그러한 반도체층의 표면을 나타낸다. 본 명세서에 이용된 바와 같이, 용어 "수직"은 주 표면에 대하여 실질적으로 직교를 의미한다. 전형적으로, 주 표면은 바이폴라 트랜지스터 디바이스가 제조되는 단일 결정질 실리콘층의 <100> 평면을 따른다. MOSFET에 대해, 용어 "수직형 트랜지스터(vertical transistor)"는 주 표면에 대하여 수직으로 방향된 개별적 반도체 컴포넌트들을 가진 트랜지스터를 의미하며 그결과, 전류는 드레인으로부터 소스까지 수직으로 흐른다. 예로서, 수직형 MOSFET에 대한, 소스, 채널, 및 드레인 영역들은 주 표면에 대해 상대적으로 수직 정렬을 형성한다. BJT에 관해, 용어 "수직형 트랜지스터"는 콜렉터, 베이스, 및 이미터 영역들이 주 표면에 대해 상대적으로 수직 정렬로 형성됨을 의미한다. 콜렉터는 전류의 전도 및 전하의 수집을 포함하여, 트랜지스터 실행동안 바이폴라 트랜지스터 디바이스의 콜렉터 기능을 실행하는 반도체층의 부분을 의미한다. 콜렉터는 유사한 도전형의 인접한 영역의 부재(absence)가 반도체의 전기적 특성들을 변화시키지 않는 경우, 유사한 도전형의 인접한 영역을 포함하지 않는다.
본 발명은 수직형 대체 게이트 메탈-산화물-반도체 전계 트랜지스터들(MOSFETs)의 제조와 비슷하거나 양립할 수 있는 프로세스를 이용하여 바이폴라 접합 트랜지스터들(BJTs)을 제조하는 프로세스에 관한 것이다. 현재 기술된 하나 또는 그 이상의 실시예들에 따라, BJT들 및 VRG 트랜지스터들은 비용 및제조 복잡성을 최소화하는 방식으로 예를 들면, VRG 형성에 관련된 여분의 마스크 단계들의 최소수를 단일 실리콘 기판 위에 형성한다. 본 발명은 이들 목표들을 성취할 수 있는 BJT 디바이스 및 제조 프로세스를 기술한다.
도1a 내지 도 1q는 본 발명에 따른 예시적 디바이스를 형성하기 위해 다양한 제조의 단계들동안의 집적 회로 구조(200)의 단면도를 설명한 것이다. 단독으로 또는 VRG 트랜지스터의 제조와 함께 바이폴라 트랜지스터가 어떻게 제조되는지는 기술로부터 명백해질 것이다.
VRG MOSFET와 BJT 양쪽을 형성하는 제조 프로세스는 도 1a 내지 도 1q를 참조하여 설명된다. VRG MOSFET 및 BJT 양쪽의 형성은 단일 제조 프로세스에서 양쪽 디바이스 유형들 제조의 양립성을 논증하여 설명된다. 그러나, 본 발명은 수직형 MOSFET 및 BJT가 나란한 방향으로 제조되거나 동일한 프로세스 흐름동안 실시예들에 제한하지 않는다.
다양한 반도체 특징들 및 영역들이 실리콘 반도체 프로세싱에 기초하여 본 명세서에 바람직하게 기술되어 있으나, 본 발명의 다른 실시예들은 단독 또는 조합하여, 합성(compound) 또는 헤테로접합 반도체들을 포함하는 서로 다른 반도체 물질들에 기초할 수 있다.
도 1a에 참조하면, 대량으로 도핑된 소스 영역(205)은 노출된 주 표면(203)을 따라 실리콘 기판(200), 바람직하게, <100> 결정 방향을 가진 기판에 형성된다. 수직형 MOSFET의 이러한 실시예에 있어서, 다음에 더 기술되는 바와 같이, 디바이스의 소스 영역은 실리콘 기판에 형성되고 드레인 영역은 그 후에 형성된 수직형채널의 꼭대기에 형성된다. 대안적으로, 드레인 영역은 수직형 채널의 꼭대기에 형성된 소스 영역과 기판에 형성될 수 있다. 이전 실시예는 이 기술의 주제이다. 이 기술로부터, 드레인 영역이 실리콘 기판에 형성되고 소스 영역이 그 후에 형성된 수직형 채널 위에 형성되는 디바이스를 쉽게 형성할 수 있음이 명백할 것이다.
MOSFET 디바이스에 대량으로 도핑된 소스 영역(205)을 형성한 이후, 소스 영역(205)은 마스크되고 매립된 콜렉터 영역(buried collector region)(206)은 실리콘 기판(200)에 형성된다. PNP BJT의 한 영역을 형성하기 위해 소스 영역(205)이 n-형으로 도핑되면 매립된 콜렉터 영역(206)은 p-형으로 도핑된다. 본 실시예에서, NPN BJT를 형성하기 위해 소스 영역(205)이 p-형으로 도핑되면 매립된 콜렉터 영역(206)은 n-형으로 도핑된다. 본 발명의 다른 실시예에서, 매립된 절연체-채움 트렌치(buried insulator-filled trench) 또는 LOCOS 영역(즉, 실리콘의 국부적 산화)을과 같은 분리(isolation)의 어떤 형성이 동일한 도펀트형 영역들(dopant type regions) 사이에 삽입되는 경우, 소스 영역(205)은 p-형(또는 n-형)으로 도핑될 수 있고 매립된 콜렉터 또한 p-형(또는 n-형)으로 도핑될 수 있다.
대량으로 도핑된 소스 영역(206)과 매립된 콜렉터 영역(206)의 깊이(depth), 거기의 도펀트들의 농도, 및 도펀트들의 형(예를 들면, n-형 또는 p-형)은 설계 선택의 모든 요소들이다. 도펀트가 인광물질(P), 비소(As), 안티몬(Sb), 또는 붕소(B)인 예시적 소스 영역(205)은 약 1 x 1019atoms/cm3에서 약 5 x 1020atoms/cm3의 범위로 도펀트 농도를 가진다. 약 200 nm보다 적은 기판(200)에서의 소스 영역(205)의 깊이가 적당하다. 매립된 콜렉터 영역(206)에 대한 예시적 농도 또한 약 1 x 1019atoms/cm3에서 약 5 x 1020atoms/cm3의 범위에 있다. 매립된 콜렉터 영역(206)의 깊이는 전형적으로 소스 영역의 깊이와 동일하다. 하기의 기술로 명백해지는 바와 같이, 매립된 콜렉터 영역(206)은 그 후에 형성되고 도 1f에서 참조 부호(234)로 식별되는 인접한 콜렉터 영역(즉, 다수의 "콜렉터(collector)" 동작이 발생하는 액티브 콜렉터 영역)보다 높은 도핑 농도를 가진다. 따라서, 콜렉터 영역(234)과 전기 접촉은 더 높은 도핑 농도의 결과에 따라 낮은 저항을 가지는 더 높이 도핑된 매립된 콜렉터(206)를 통하여 만들어진다.
도 1b에서, 다중 물질층들은 소스 영역(205) 및 매립된 콜렉터(206) 위에 형성된다. 한 실시예에서, 다섯 개의 물질층(210, 211, 215, 216, 220)은 기판(200)에서의 소스 영역(205) 및 매립된 콜렉터(206) 위에 형성되어 있다. 절연층(210)은 위층들로부터 소스 영역(205) 및 매립된 콜렉터(206)를 전기적으로 분리한다. 따라서, 절연층(210)은 물질로 구성되고 이러한 절연 대상(insulating objective)과 일치하는 두께를 가진다. 적당한 물질들의 예들은 도핑된 실리콘 산화물을 포함한다. 도핑된 절연층의 이용은 하기에 더 설명되는 바와 같이, 고체 상 확산 프로세스(solid phase diffusion process)를 통하여 MOSFET 디바이스의 그 후에 형성된 소스/드레인 확장들을 도핑하기 위하여, 절연층(210) 또한 도펀트 소스로서 제공되는 그러한 실시예에 유익하다. 실리콘 이산화물 도핑 소스의 한 예는 PSG(인-규산염 유리, 즉, 인-도핑된 실리콘 산화물 : phospho-silicate glass, 즉,phosphorous-doped silicon oxide) 또는 BSG(붕-규산염 유리, 즉 ,붕소-도핑된 실리콘 산화물 : boro-silicate glass, 즉, boron-doped silicon oxide)이다. 이 기술분야의 숙련된 기술자는 기판, 예를 들면, 플라즈마-개선된 화학 증착법(PECVD : plasma-enhanced chemical vapor deposition) 위에 PSG 또는 BSG의 층을 형성하기 위한 적당한 방편들을 알고 있다. 절연층(210)의 적당한 두께는 약 25nm에서 약 250nm의 범위에 있다. 절연층(210)은 1 x 1021/cm3와 비슷한 높은 도펀트 농도를 포함한다.
에칭 정지층(211)은 절연층(210) 위에 형성된다. 에칭 중단은 이 기술분야의 숙련자들에게 알려진 바와 같이, 아래층 또는 층들, 또는 위층 또는 층들로 에칭이 진행하는 것을 방지하도록 설계된다. 따라서, 에칭 중단은 인접한 층보다 상당히 더 큰 선택된 에천트(etchant)에서 에칭 저항을 가진다. 특히 이러한 경우, 각 에칭 정지층(211)의 선택된 에천트에 대한 에칭율은 기술되는 바와 같이, 희생층(sacrificial layer)인 위층의 에칭율보다 훨씬 느리다. 본 발명에 따라, 실리콘 이산화물(예를 들면, 테트라에틸렌 직규산염(TEOS : tetraethylene ortho silicate)으로부터 형성된 실리콘 이산화물)의 희생층의 제거를 위해, 아래층들 위에서 에천트의 동작(action)을 제한하는 적절한 에칭 중단 물질이 선택된다. 실리콘 질화물(Si3N4)은 적당한 에칭 중단 물질이다.
에칭 정지층(211)의 두께는 에칭 프로세스를 통하여 제거되는 물질 깊이에 비례하여, 선택된 에천트에 대한 에칭 중단 물질의 저항에 의존한다. 에천트가 아래층위에서 동작하는 것을 방지하는 것 외에도, 에칭 정지층(211)은 게이트에 비례하여 소스/드레인 확장들의 간격 및 길이를 규정함으로써, 고체 상 확산 프로세스 동안 소스/드레인 확장들을 생성하는데 이용되는 도펀트들의 아래방향 확산에 대한 옵셋 간격판(offset spacer) 및 확장 장벽으로 이용된다. 에칭 정지층(211)은 약 5nm와 약 50nm사이의 범위에 있는 두께를 가진다.
희생층(215)은 에칭 정지층(211) 위에 형성된다(예를 들면, TEOS 프로세스에 의해). 그후의 프로세싱 처리 단계들 동안, 희생층(215)은 제거되고, MOSFET 게이트는 희생층(215)에 의해 비워진 보이드(void)에 형성된다. 따라서, 희생층(215)의 절연 물질은 에칭 정지층(211)에 비례하여 희생층(215)을 제거하기 위해 에천트가 훨씬 더 높은 선택성을 가지도록 선택된다. 희생층(215)의 두께는 최종의 MOSFET 디바이스의 채널 길이에 대응하도록 선택된다. 실리콘 이산화물은 희생층(215)에 적당한 반도체 물질의 예이다.
TEOS 프로세스에서, 실리콘 산화 필름(TEOS-침전 산화물이라 부름)을 형성하기 위한 증발된 액체 TEOS(테트라에틸 직규산염 전조 : tetraethyl orthosilicate precursor(Si(OC2H5)4))의 분해는 전형적으로, 산소 환경에서의 650°C에서 750°C에서 화학 증착법(CVD)에 의해 발생한다. 그러한 TEOS 증착들은 양호한 균일성 및 단계 덮임율(step coverage)을 제공하는 것으로 알려져 있다. 일반적으로, 침전된 필름은 실리콘 이산화물로서 흔히 불리지만, 실리콘의 비-화학량적 산화물(non-stoichiometric oxide)로 알려져 있다. 오존(O3)의 포함, 예를 들면, 반작용하는 산소의 10 퍼센트까지, 더 낮은 열 증착을 용이하게 한다. 오존을 포함하여 일반적 반작용은 4 분 당 표준 리터 (slm : standard liters per minutes) 산소로 400°C 및 300 토르(Torr)에서 실행되며, 산소는 6퍼센트 오존, 1.5 slm 헬륨(He) 및 300 분 당 표준 세제곱 센티미터(sccm : standard cubic centimeters per minute) TEOS를 포함한다.
에칭 정지층(216)은 또한 희생층(215) 위에 형성된다. 에칭 정지층(216)은 층(211)과 유사한 기능들을 제공하고, 예를 들면, 실리콘 질화물로 형성될 수 있다.
절연층(220)은 에칭 정지층(216) 위에 형성된다. 절연층(220)이 절연층(210)(공동의 에천트에 대해)과 동일한 에칭율을 가지는 것이 편리하기 때문에, 층들이 동일 물질, 예를 들면 PSG, 또는 BSG로 구성되는 것이 바람직하며, 따라서, 그 물질은 또한 MOSFET 소스/드레인 확장들에 대해 도펀트 소스로 제공될 수 있다.
모든 층들(210, 211, 215, 216, 및 220)은 종래의 화학 증착법(CVD) 프로세스들 또는 다른 널리 알려진 증착 기법들을 이용하여 침전될 수 있다. 전술한 층들의 시퀀스에 관해서는, 다른 실시예들이 현저한 변화들, 예를 들면, 보다 소수의 침전층들을 포함하고 있음을 알아야 한다. 어쨌든, 결과로서 생긴 구조는 MOSFET 디바이스에 대해 한 수직형 채널 영역과 BJT 디바이스에 대해 다른 영역에 이용될 것이다.
도 1c를 참조하면, 오프닝들(openings), 윈도우들, 또는 트렌치들(225 및227)는 MOSFET의 소스 영역(205)과 BJT의 매립된 콜렉터 영역(206)에 절연층(220), 에칭 정지층(216), 희생층(215), 에칭 정지층(211), 및 절연층(210)을 통하여 이방성적으로 에칭된다. 도 1d의 단면에서 수평 면적인 윈도우 수평 면적은 최종 디바이스의 원하는 실행 특성들, 제조되는 중의 디바이스에 대한 크기 제한들, 및 윈도우들(225 및 227)을 형성하는데 이용된 리소그래픽 프로세스의 제한들에 의해 결정된다. 길이가 페이지로의 거리인(where he length is the distance into page) 윈도우(225 및 227)의 길이 또한 설계 선택의 큰 요소이다. 윈도우들(225 및 227)은 동일한 면적들을 가질 필요가 없다. 주어진 윈도우 수평 면적에 대해, 윈도우에서 나중에 형성될 도전체의 전류 용량은 증가하는 윈도우 길이와 함께 증가한다.
윈도우들(225 및 227)은 윈도우들(225 및 227)의 바닥에 실리콘을 깨끗이 하기 위해 화학 클리닝 프로세스(예를 들면, RCA 또는 피라냐-클린(piranha-clean))를 받게 한다. 이 클리닝 단계의 결과로서, 윈도우들(225 및 227)과 경계를 형성한 절연층들(210 및 220)의 작은 부분은 제거된다. 결과로서 생긴 오목함(resulting indentations)(228)은 도 1d에서 설명된다. 따라서, 희생층(215) 및 에칭 정지층(211 및 216)은 절연층들(210 및 220)의 모서리를 넘어 확장한다.
도 1e를 참조하면, 디바이스-품질 결정질 반도체 물질(예를 들면, 실리콘)(230 및 231)은 각각의 윈도우들(225 및 227) 내에서 형성된다. 이용될 수 있는 결정질 반도체 물질들의 다른 예들은 실리콘-게르마늄 및 실리콘-게르마늄-탄소를 포함한다. 윈도우들에서 결정질 반도체 물질을 형성하는 기법들은 이 분야의 기술 중의 하나로 잘 알려져 있다. 예를 들면, 결정질 반도체 물질은 윈도우들(225및 227)에서 형성될 수 있거나(즉, 소스 영역(205) 및 매립된 콜렉터 영역(206)으로부터 각각 성장한다(grown)) 에피택셜적으로(epitaxially) 침전될 수 있다. 다른 실시예에서, 비결정성 실리콘은 전체 기판(200) 위에 침전되고, 대부분 윈도우들(225 및 227)과 각각의 윈도우의 꼭대기의 꼭대기 부분들(232 및 233)에 침전된 물질들이 제거된다. 비결정성 실리콘은 그다음 그것을 재-결정화하기 위해 예를 들면 레이져로 어닐된다(annealed).
윈도우(225)에 형성된 결정질 반도체 물질 또는 플러그(230)는, 후자가 전형적으로 나중에 프로세스에 형성되지만, MOSFET 채널 및 반대로 도핑된 소스 및 드레인 확장들을 형성하기 위해 도핑되어야 한다. 채널 영역을 형성하기 위해 결정질 반도체 물질(230)을 도핑하는 잘 알려진 기법들의 다양성이 적당하다. 에피택셜 성장 또는 증착에 의한 형성, 또는 그것이 형성된 이후 결정질 반도체 물질(230)로 도편트들의 주입 동안 인-시츄(In-situ) 도핑은 채널 영역을 생성하는데 적당한 프로세스들이다. 인 시츄 도펀트 도입은, 즉 물질층이 화학 증착법을 통하여 형성됨과 같이 잘 공지되어서 본 명세서에는 자세히 기술하지 않는다. 일반적으로, 원하는 농도를 생성하는 증착 프로세스에서 도펀트들은 적절한 포인트에서 공기로 삽입된다. 이들 기법들의 어떤 것도 BJT의 결정질 반도체 물질(231)의 두 개의 반대로 도핑된 영역들의 형성에 적용 가능하다.
결정질 반도체 물질들(230 및 231)은 또한, 도핑되지 않은 조건에서 성장하거나 침전될 수 있고, 그다음 주입에 의해 도핑된다. BJT에 대한 결정질 반도체 물질(231)이 두 개의 도펀트형들을 포함하기 때문에, 즉, 꼭대기 영역(235)이 베이스를 형성하고 따라서, 아래에 있는 콜렉터 영역(234)과 반대의 도펀트형을 가지므로, 두 개의 주입 단계들이 필요하다. 제 1 단계에서, 양쪽 영역들(234 및 235)은 이온 주입에 의해 제 1 도펀트형으로 도핑된다. 그다음, 베이스 영역(235)은 아래에 있는 베이스 영역(234)이 제 1 도펀트형으로 도핑되어 남아 있는 동안, 영역(234)에 있는 도펀트를 제 1 도펀트형에서 제 2 도펀트형으로 바꾸기 위해 적당한 에너지로 이온을 주입함으로써 도핑하는 카운터에 의해 형성된다. 예시적 최종 도펀트 농도들은 이미터에 대해 1 x 1019에서 약 5 x 1020/cm3이고 베이스에 대해 1 x 1016/cm3이며, 콜렉터에 대해 1 x 1017/cm3이다. MOSFET에 대한 채널의 바닥에 소스/드레인 확장들을 형성하기 위해, 도펀트들은 기판(200)으로부터 결정질 반도체 물질(230)의 바닥으로 확산할 수 있다. 이온 주입은 또한 결정질 반도체 물질(230)의 꼭대기에 소스/드레인 확장 영역들을 생성하기에 적당한 방편이다. 또한, 하기에 자세히 설명되는 바와 같이, 고체 상 확산은 인접한 절연층으로부터 도펀트들을 소스/드레인 확장들의 영역으로 확산하는데 이용될 수 있다.
다른 실시예에서, 윈도우(227)내의 두 개의 BJT 영역들(234 및 235)에 서로 다른 반도체 물질들을 이용하는 것이 바람직할 수 있다. 따라서, 성장한 에피택셜층은 윈도우(227)를 완전히 채우지 않기 때문에, 다른 물질이 거기에 배치될 수 있다. 이 기술 분야의 숙련자들에 의해 실현되는 바와 같이, 이러한 실시예에 따른 윈도우(227)에서 서로 다른 물질들의 형성을 성취하기 위해서는 다른 윈도우상에 수행된 일정한 제조 단계들 동안 윈도우들(225 및 227)을 대안적으로 마스킹오프(masking off)할 필요가 있다.
결정질 반도체 물질들(230 및 231)로 도핑되고 도펀트가 원하는 방식으로 거기에 분배된 이후(어떤 실시예들에서 소스 및 드레인 확장들이 프로세스에서 이 포인트에 아직 형성되지 않았음), 기판은 도펀트의 분배에 충분히 영향을 미치는 조건들에 영향을 받아서는 안된다. 바람직하게 그러나 불필요하게, 이 단계 이후, 기판은 1100°C를 초과하는 온도에 노출되지 않는다. 실제로, 이 프로세스에서 이 포인트 이후, 1000°C를 초과하는 열에 기판이 노출되지 않는 경우에 이롭다. 어떤 실시예들에서, 기판은 길어진 시간 기간들(예를 들면, 몇 분을 초과하여)동안 900°C를 초과하는 열에 노출되지 않는다. 그러나, 기판은 도펀트들의 분배에 거꾸로(adversely) 영향을 미치지 않고 약 1000°C의 온도에서 어닐링하는 빠른 열에 영향받을 수 있다. 대안적으로, 그 후의 고온 프로세싱은 원하는 도펀트 분배들을 생성하도록 설계될 수 있다.
결정질 반도체 물질들(230 및 231)의 꼭대기 부분들(232 및 233)은 예를 들면, 화학적/기계적 폴리싱(polishing)에 의해 제거된다. 도 1f에 설명된 이 프로세스의 결과는 결정질 반도체 물질들(230 및 231)의 상부 표면을 절연층(220)과 평탄화한다. 또한 도 1f에 도시된 바와 같이, 실리콘 질화물층(236)은 베이스 영역(235)에 인접한 절연층(220)의 영역들 위에 형성된다. 질화물층(236)은 절연층(220)의 BSG 물질로부터 p-형 고체 상 확산들로부터 형성되지 않은 이미터(yet-to-be formed emitter)를 분리하는 것이 바람직하다. 윈도우(237)는 베이스 영역(235)에 액세스하기 위해 실리콘 질화물층(236)에 에칭된다. 이들 프로세스 단계들 동안, MOSFET 디바이스는 마스크 오프된다.
등각층(conformal layer)(238)은 절연층(220) 및 실리콘 질화물층(236)을 포함하여 전체 구조 위에 형성된다. 층(238)은 MOSFET에 자체-정렬된 꼭대기 접촉을 제공한다(본 실시예에서 드레인 접촉). 층(238)에 적합한 물질의 한가지 예는 다결정질 실리콘으로 도핑되는데, 이 도펀트는 MOSFET 채널 도펀트와 반대되는 형이다. 도펀트의 농도는 층(238)에서 약 1 x 1020atoms/cm3보다 크다.
도 1g에 더 설명되 바와 같이, 등각층(239)은 층(238) 위에 배치된다. 층(239)에 선택된 물질은 희생층(215)의 에칭율보다 충분히 느린 에칭율을 가지도록 선택된다. 바람직하게, 층(239)에 선택된 물질은 에칭 정지층들(211 및 216)의 물질과 동일하다. 적당한 물질의 한 예는 실리콘 질화물이다. 층(239)은 알려진 기법들을 이용하여 층(238) 위에 형성된다.
종래의 리소그래픽 기법을 이용하여, 층(238), 층(239), 및 절연층(220)은 나머지 부분들이 결정질 반도체 물질(230) 또는 베이스(235) 위에 있거나 인접하게 있도록 하기 위해 패턴되고 에칭된다(하나 또는 그이상의 건식 에칭 단계들을 이용함). 도 1h를 보자, BJT의 이미터는 참조부호(241)로 나타내고 MOSFET의 드레인은 참조부호(242)로 나타낸다.
한 실시예에 있어서, 프로세서에 있는 이 포인트에서 소스/드레인 확장들은 상기 논의한 바와 같이 PSG 또는 BSG 물질로 형성되었고 절연층(210 및 220)으로부터 고체 상 확산에 의해 생성된다. 도펀트들은 MOSFET의 소스 확장들(270) 및 드레인 확장들(272)과 BJT의 영역 확장들(274)을 형성하기 위해 절연층들(210 및 220)으로부터 고체 상 확산에 의해 결정질 반도체 물질들(230 및 231)로 드라이브된다. 고체 상 확산에 있어서, 산화물(예를 들면, 실리콘 이산화물)은 도펀트 소스로 이용된다. 높여진 온도들에서, 도펀트는 도핑된 산화물로부터 결정질 반도체 물질들(230 및 231)의 인접한 도핑되지 않은(또는 가볍게 도핑된) 영역들까지 드라이브된다. 이 기법은 도핑 영역이 결정질 반도체 물질들(230 및 231)과 도펀트 소스로 이용되는 절연층들(210 및 220) 사이의 인터페이스에 의해 규정되기 때문에 편리하다. 이 기법은 자체-정렬된 소스/드레인 확장들(즉, 소스/드레인 확장들은 게이트와 정렬된다.)의 형성을 허용한다. 고체 상 확장 기법들의 예들은 본 명세서에 참조로서 통합된, 오노, 엠. 등에 의해 발명된 IEDM 93, (1993) 119 내지 122 페이지의 "Sub-50nm Gate Length N-MOSFETS with 10nm Phosphorus Source and Drain Junctions."와 사이토, 엠.등에 의해 발명된 IEDM 92, (1992) 897 내지 900 페이지의 "An SPDD D-MOSFET Structure Suitable for 0.1 and Sub 0.1 Micron Channel Length and Its Electrical Characteristics"에 기술되어 있다.
절연층들(210 및 220)로부터 도핑된 결정질 반도체 물질(230)의 일부의 도펀트의 농도는 전형적으로, 적어도 약 1 x 1019atoms/cm3와 이롭게 심사숙고된 약 5 x 1020atoms/cm3의 도펀트 농도들이다. 이러한 고체 상 확산 기법으로 매우 얇은 소스 및 드레인 확장들(270/272)을 얻을 수 있다. 소스 확장(270) 및 드레인 확장(272)은 바람직하게, 결정질 반도체 물질(230)의 절반 폭보다 적은 결정질 반도체 물질(230)로 침투하는 것을 보여주고 있다. 이러한 방식으로 도펀트 침투들을 제한하는 것은 결정질 반도체 물질(230)의 반대면들로부터 채널 영역에서 오버랩 가능성을 회피한다. 또한, 소스 확장(270) 및 드레인 확장(272)이 게이트 유전체(250) 아래에 확장한 거리는 게이트 길이의 1/4보다 적게 제한되는 것이 바람직하다. 이 거리는 오프셋 간격판들로 이용되는 에칭 중단 층들(211 및 216)의 두께로 제어할 수 있다. 종래 기술 분야의 숙련된 기술자들에게 공지된 바와 같이, 소스 확장(270) 및 드레인 확장(272)에 있는 도펀트들은 결정질 반도체 물질(230)의 채널(260)에 있는 도펀트들과 반대형이다.
도 1i에 설명된 바와 같이, 등각층(240)이 배치된다. 주어진 에칭 화학에 대해, 층(240)에 대한 물질은 희생층(215)의 에칭율보다 충분히 느린 에칭율을 가지도록 선택된다. 층(240)에 대한 적절한 물질의 한 예는 실리콘 질화물이다. 층(240)의 두께는 드레인(242), 이미터(241), 층(239), 및 절연층(220)의 나머지 부분들이 그후의 에천트들과 접촉으로부터 보호되도록 선택된다.
그다음, 층(240)은 또한 에칭 정지층(216)의 일부를 제거하는 건식 플라즈마 에칭과 같은 이방성 에칭을 이용하여 에칭된다. 따라서, 도 1j에서 도시한 바와 같이, 이방성 에칭후에 남아 있는 층(240)의 유일한 부분들은 절연층(220), 드레인(242), 이미터(241), 및 층(239)에 측면으로 인접한 측벽 부분들이다. 이러한 에칭 프로세스의 결과로서, 에칭 정지층(211)의 부분들이 제거되고 희생층(215)이 노출된다.
그다음, 디바이스는 희생층(215)의 노출된 나머지 부분을 제거하는, 습식 에칭(예를 들면, 수성 프루오르화 수소 산) 또는 등방성 건식 에칭(예를 들면, 무수 플루오르화 수소 산)에 영향을 받는다. 그 결과는 절연층(210)이 에칭 정지층(211)에 의해 여전히 덮여진 도 1k에서 설명된다. 절연층(220) 및 드레인(242)은 에칭 정지층(216)과 층들(210 및 220)의 나머지 부분에 의해 밀폐된다. 결과적으로, 절연층들(210 및 220)과 드레인(242)의 나머지 부분들은 그 후의 에칭 방편들과 접촉으로부터 분리되어 남아 있다. 희생층(215)의 제거에 의해 노출된 결정질 반도체 물질(230)의 영역은 MOSFET 디바이스의 물리적 채널 길이를 규정한다. 또한, BJT 영역내의 이미터(241) 및 절연층(220)은 층들(239 및 240)과 에칭 정지층(216)에 의해 보호된다.
도 1l을 참조하면, 뜨거운 실리콘 이산화물(245)의 희생층은 약 10nm보다 적은 두께로 결정질 반도체 물질들(230 및 231)(나중에 콜렉터 영역(234) 및 베이스 여역(235)를 포함함)의 노출된 표면 위에 성장한다. 희생 실리콘 이산화물(245)은 종래의 등방성 에칭(예를 들면, 수성 프루오르화 수소 산)을 이용하여 제거된다(도면 1m을 보자) 희생 실리콘 이산화물(245)의 형성 및 제거의 결과로서, 결정질 반도체 물질들(230 및 231)의 각각의 표면이 보다 부드러워지고 측벽의 약간의 결함들이 제거된다. 에칭 정지층들(211 및 216)은 그 방편이 절연층들(210 및 220)과 드레인(242)을 접촉하는 것을 방지한다. 이러한 단계는 필요하지 않지만 결정질 반도체 물질들(230 및 231)에서 과도한 결함들이 있는 경우 그 단계를 포함하는 것이 바람직하다.
다음, 게이트 유전체층(250)은 결정질 반도체 물질들(230 및 231)의 노출된부분 위에 형성된다. 도 1n을 보자, 적합한 이산화물질들은 예를 들면, 열로 성장한 실리콘 이산화물, 실리콘 산화질화물, 실리콘 질화물 , 또는 금속 산화물을 포함한다. 게이트 유전체(250)의 두께는 약 1nm 내지 약 20nm이다. 적절한 두께의 한 예는 6nm이다. 한 실시예에서, 실리콘 이산화물층은 산소 포함 분위기(oxygen-containing atmosphere)에서 약 700°C에서 1000°C의 범위의 온도로 기판을 가열함으로써 형성된다. 게이트 유전체(250)를 형성하는 다른 방편들은 화학 증착, 원자층 증착(atomic layer deposition), 또는 분사 증착(jet vapor deposition), 적당한 것으로 숙고된 모든 것을 포함한다. 원하는 두께의 게이트 유전체(250)을 형성하는 적당한 조건은 종래 기술 분야의 숙련된 기술자들에게 잘 알려져 있다.
도 1o를 참조하면, 게이트는 충분히 등각되고 적당한 게이트 물질의 층(255)(예를 들면, 도펀트가 시츄에서 이용되고 그다음, 다결정질의 실리콘을 형성하기 위해 재결정되는 도핑된 무정형 실리콘층)을 배치함으로써 게이트 유전체(250)를 둘려싸며 형성된다. 바람직하게, 이러한 단계는 결정질 반도체 물질들(230 및 231)에 있는 도펀트들의 도펀트 프로파일들에 그다지 영향을 미치지 않는 조건들 하에서 성취된다. 적절한 게이트 전극 물질들의 다른 예들은 도핑된 다결정질 실리콘, 도핑된 실리콘-게르마늄, 및 도핑된 실리콘-게르마늄-탄소를 포함한다. 적절하게 낮은 저항성을 가지고 게이트 유전체(250)의 물질 및 다른 반도체 프로세싱 단계들과 양립할 수 있는 금속들 및 금속 포함된 화합물들은 또한 적절한 게이트 물질들로 숙고될 수 있다. 그러한 금속들의 예들은 티타늄, 티나늄 질화물, 텅스텐, 텅스텐 규화물, 탄탈, 탄탈 질화물, 및 몰리브덴을 포함한다. 게이트 물질이 반도체 플러그 물질(230)의 밴드 갭(band gab)의 중간에 근사적으로 가까운 일 함수(work function)를 가지는 경우 편리하다. 게이트를 형성하는 적절한 방편들은 화학 증착, 전기도금 및 그에 따른 화합물을 포함한다.
도 1p를 참조하면, 층(255)은 MOSFET 디바이스의 게이트(265)와 BJT 디바이스의 제어 단자(266)를 형성하도록 패턴된다. 게이트(265)의 구성은 설계 선택의 큰 문제이다. 게이트(265)는 MOSFET의 채널(260)을 형성하는 결정질 반도체 물질(230) 및 게이트 산화물(250)을 둘러싸고 있다. BJT 영역에서, 제어 단자(266)는 원하는 대로 패턴될 수 있고 그 페이지의 평면 외부의 제 3차원에서 상호 접속에 의해 베이스 영역(235)에 이동하는 상태이거나(즉, 어떤 다른 도전층들에 접속되지 않음) 접속된다.
도 1q는 최종 구조를 도시한 것이다. MOSFET 드레인(242)에 대한 액세스는 절연층(239)에서 윈도우에 의해 에칭함으로써 성취된다. BJT 이미터(241)는 층(255) 및 절연층(239)에서 윈도우에 의해 에칭됨으로써 액세스될 수 있다. MOSFET 소스 영역(205)과 BJT 매립된 콜렉터 영역(206) 양쪽은 도 1q 단면도에서 평면의 외부의 제 3 차원에 액세스된다. BJT 베이스 영역(235)도 제 3 차원에서 액세스된다.
다른 실시예에 있어서, 도핑되지 않은 실리콘 이산화물의 얇은 층(예를 들면, 약 25nm의 두께)은 소스 영역(205) 위에 형성된다. 도 1e를 참조하면, 이 층(도시되지 않음)은 소스 영역(205) 동안 및 나중에 형성 되는 바와 같이 결정질 반도체 물질(230)에 까지 절연층(210)(도펀트 소스)으로부터 원하지 않는 고체 상 확산에 대한 장벽으로 동작한다.
전술한 제조 프로세스 흐름도에 따라서 본 발명의 교수에 따라 구조된 NPN BJT의 단면도는 도 2에 도시되어 있다. 도 2에 도시된 층들 및 영역들의 각각은 도 1a 내지 도 1q의 동일한 숫자의 층들 및 영역들과 대응한다. 이 예에서, 이미터(241)는 n+로 도핑되고, 베이스(235)는 p로 도핑되며, 콜렉터 영역(234)은 n으로 도핑되고, 매립된 콜렉터(206)는 n+로 도핑된다. 따라서, 종래의 NPN BJT 트렌지스터가 형성된다. NMOS VRG 디바이스의 제조는 PNP BJT 트랜지서터의 형성을 허용한다. 따라서, PMOS 및 NMOS VRG 디바이스 둘다를 갖는 CMOS 집적 회로들에서, NPM 및 PNP 트랜지스터들 둘다는 프로세스 흐름에서 요구되는 몇 개의 부가적 단계들을 가진 본 발명의 교수들에 따라 형성될 수 있다. 확장들(274)은 MOSFET의 소스 및 드레인 확장들(270 및 272)의 형성과 동시에 BJT에서 형성된다. 확장들(274)은 BJT의 동작이 필요하지 않지만 해로운 영향을 갖지 않는다. MOSFET의 산화물과 동시에 형성된 산화물(250)은 게이트(255)를 통해 콜렉터(234)와 베이스(235) 사이의 쇼트를 방지한다.
편리하게, 한 실시예에서, BJT의 제어 단자(266)는 전압이 인가될 수 있는 분리된 도전체 영역을 형성하고, 산화물(250)과 함께 동작할 때 전계-효과 동작(field-effect action)을 통한 바이폴라 접합 트랜지스터의 어떤 성능 특성들, 즉, 전계-효과 영역내의 이동 전하 캐리어들의 고갈, 반전, 또는 축적을 제어 또는 변형할 수 있다. 예를 들면, 층 제어 단자(266)에 대한 적절한 전압의 인가는 콜렉터 영역(234) 및 베이스 영역(235)내의 고갈 영역들을 형성할 수 있다. 따라서 인가된 전압은 콜렉터(234) 및 베이스(235)를 통해 전류 흐름을 제어한다. 인가된 전압은 항복 전압 또는 BJT의 이득(즉, BJT의 출력 전압에 대한 입력 전압의 비)을 제어하는데 이용될 수 있다. MOSFET 게이트와 같이, 제어 단자는 고입력 임피던스를 제공한다.
상기 기술된 실시예들은 본 발명을 이용하는 프로세스들의 특정 예들을 설명하기 위하여 제공되었다. 이 기술 분야의 기술자는 본 발명을 실행하는데 유용한 많은 프로세스 시퀀스들, 물질들, 및 방편들이 있음을 인지할 것이다. 본 발명은 첨부된 청구항들과 일치된 것을 제외하고 설명적 예들에 제한되어 구성되지 않는다.
본 발명에 의하면 수직형 대체 게이트 메탈-산화물-반도체 전계 트랜지스터들(MOSFETs)의 제조와 비슷하거나 양립할 수 있는 프로세스를 이용하여 바이폴라 접합 트랜지스터들(BJTs)을 제조할 수 있다.

Claims (59)

  1. 수직형 바이폴라 접합 트랜지스터를 제조하기 위한 방법에 있어서,
    반도체 기판에 제 1 도전형으로 도핑된 콜렉터 영역을 형성하는 단계,
    상기 반도체 기판에서의 상기 콜렉터 영역 위에 적어도 세 개의 물질층들을 포함하는 다중층 스택을 형성하는 단계로서, 제 2 층은 제 1 및 제 3 층들 사이에 삽입되며, 상기 제 1 층은 상기 콜렉터 영역에 인접하는, 상기 다중층 스택 형성 단계,
    상기 적어도 세 개의 물질층들에 윈도우를 형성하는 단계로서, 상기 윈도우는 상기 콜렉터 영역에서 끝나는, 윈도우 형성 단계,
    상기 윈도우에 도핑된 반도체 플러그를 형성하는 단계로서, 상기 도핑된 반도체 플러그는 상기 콜렉터 영역과 접촉하고 제 1 도전형으로 도핑된 하위 영역과 제 2 도전형으로 도핑된 상위 영역을 포함하는, 상기 도핑된 반도체 플러그 형성 단계, 및
    상기 상위 영역 위에 있고 상기 제 1 도전형으로 도핑된 이미터 영역을 형성하는 단계를 포함하는 수직형 바이폴라 접합 트랜지스터 제조 방법.
  2. 집적 회로 구조를 제조하는 방법에 있어서,
    반도체 기판에 제 1 도전형으로 도핑된 제 1 도핑 영역을 형성하는 단계,
    상기 반도체 기판에서의 상기 제 1 도핑 영역 위에 적어도 세 개의 물질층들을 형성하는 단계로서, 제 2 층은 제 1 및 제 3 층들 사이에 삽입되고, 상기 제 1 층은 상기 제 1 도핑 영역에 인접한, 상기 적어도 세 개의 물질층들 형성 단계,
    상기 적어도 세 개의 물질 층들에 윈도우를 형성하는 단계,
    상기 윈도우에 도핑된 반도체 플러그를 형성하는 단계로서, 상기 반도체 플러그는 상기 제 1 도핑 영역에 접촉하고 상기 제 1 도전형으로 도핑된 하위 영역 및 제 2 도전형으로 도핑된 상위 영역을 포함하는, 상기 도핑된 반도체 플러그 형성 단계,
    상기 도핑된 반도체 플러그의 일부를 노출시키기 위해 상기 제 2층을 제거하는 단계,
    상기 플러그의 노출된 부분에 유전 물질을 형성하는 단계,
    상기 제 2 층의 제거에 의해 생성된 보이드를 절연체, 반도체, 또는 도전 물질로 채우는 단계, 및
    상기 반도체 플러그의 상기 상위 영역 위에 있고 상기 제 1 도전형으로 도핑된 제 2 도핑 영역을 형성하는 단계를 포함하는 집적 회로 구조 제조 방법.
  3. 제 2 항에 있어서, 상기 제 2 층은 제 1 층 에칭율, 제 2 층 에칭율, 및 제 3 층 에칭율에 의해 특성화된 에천트(etchant)로 에칭함으로써 제거되며, 상기 제 2 층 에칭율은 상기 에천트의 상기 제 1 층 에칭율 및 제 3 층 에칭율보다 적어도 열배 더 빠른, 집적 회로 구조 제조 방법.
  4. 제 3 항에 있어서, 상기 에천트는 등방성 습식 에천트들 및 등방성 건식 에천트들로 구성된 그룹으로부터 선택되는, 집적 회로 구조 제조 방법.
  5. 제 2 항에 있어서, 상기 제 1 물질층, 상기 제 2 물질층 중 어느것 위에, 또는 상기 제 1 및 제 2 물질층들 양쪽 위에 에칭 정지층을 형성하는 단계로서, 상기 제 2층의 제거는 에천트에 의해 실행되고, 상기 에칭 정지층은 상기 에천트가 상기 제 1 물질층, 상기 제 3 물질층, 또는 상기 제 1 및 제 3 물질층들 양쪽에 접촉하는 것을 방지하는, 상기 에칭 정지층 형성 단계를 더 포함하는, 집적 회로 구조 제조 방법.
  6. 제 2 항에 있어서, 상기 제 1 및 제 3 층들의 물질은 실리콘 질화물, 실리콘 이산화물, 및 도핑된 실리콘 이산화물로 구성된 그룹으로부터 선택된 전기적 절연 물질을 포함하는, 집적 회로 구조 제조 방법.
  7. 제 2 항에 있어서, 상기 제 1 및 제 3 층들의 물질은 도핑된 실리콘 이산화물을 포함하고, 상기 프로세스는 상기 도핑된 반도체 플러그의 상기 인접한 영역들을 더 도핑하기 위해, 상기 제 1 및 제 3 층들으로부터 도펀트를 확산키도록 상기 기판을 가열하는 단계를 더 포함하며, 상기 제 1 및 제 3 층들의 도핑된 실리콘 이산화물의 도전형은 상기 도핑된 반도체 플러그의 도전형에 반대되는, 집적 회로 구조 제조 방법.
  8. 제 7 항에 있어서, 상기 적어도 세 개의 물질층들이 그 위에 형성되기 전에 상기 제 1 디바이스 영역 위에 확산 장벽층을 형성하는 단계로서, 상기 확산 장벽층은 상기 제 1 층의 상기 도핑된 실리콘 이산화물로부터 상기 제 1 도핑 영역으로 상기 도펀트들의 확산을 방지하는, 상기 확산 장벽층 형성 단계를 더 포함하는 집적 회로 구조 제조 방법.
  9. 제 2 항에 있어서, 상기 도핑된 반도체 플러그는 인 시츄(in situ) 도핑과 주입 중에서 선택된 프로세스에 의해 도핑되는, 집적 회로 구조 제조 방법.
  10. 제 2 항에 있어서, 상기 도핑된 반도체 플러그는 실리콘, 실리콘 게르마늄, 및 실리콘-게르마늄 탄소로 구성된 그룹으로부터 선택된 결정질 반도체 물질로부터 형성되는, 집적 회로 구조 제조 방법.
  11. 제 2 항에 있어서, 상기 기판은 실리콘 기판들 및 절연체상 실리콘(SOI) 기판들로 구성된 그룹으로부터 선택되는, 집적 회로 구조 제조 방법.
  12. 제 2 항에 있어서, 상기 유전 물질은 산소-포함 분위기에서 약 700°C 내지 1100°C의 범위의 온도로 상기 기판을 가열하여, 화학 증착, 원자층 증착, 및 분사 증착 중에서 선택된 프로세스에 의해 상기 반도체 플러그 위에 형성되는, 집적 회로 구조 제조 방법.
  13. 제 2 항에 있어서, 상기 도핑된 반도체 플러그 위에 형성된 상기 유전 물질층은 실리콘 이산화물, 실리콘 질화물, 실리콘 산화질화물, 및 금속 산화물들로 구성된 그룹으로부터 선택되는, 집적 회로 구조 제조 방법.
  14. 제 2 항에 있어서, 상기 반도체 플러그 위에 형성된 상기 유전 물질층의 두께는 약 1nm 내지 약 20nm인, 집적 회로 구조 제조 방법.
  15. 제 2 항에 있어서, 상기 제 1 도핑 영역은 매립된 콜렉터 영역을 포함하고, 상기 하위 영역은 콜렉터 영역을 포함하며, 상기 상위 영역은 베이스 영역을 포함하고, 상기 제 2 도핑 영역은 바이폴라 접합 트랜지스터의 이미터 영역을 포함하는, 집적 회로 구조 제조 방법.
  16. 제 15 항에 있어서, 상기 매립된 콜렉터 영역은 상기 콜렉터 영역보다 높은 도핑 농도를 가진, 집적 회로 구조 제조 방법.
  17. 제 2 항에 있어서, 상기 제 2 층의 제거에 의해 생성된 상기 보이드를 채우기 위한 상기 물질은 제어 단자를 형성하는 도전 물질을 포함하고, 상기 제어 단자에 전압의 인가는 상기 유전 물질에 가까운 상기 반도체 플러그의 상기 하위 및 상위 영역들의 부분내에 전계 효과를 생성하는, 집적 회로 구조 제조 방법.
  18. 제 2 항에 있어서, 상기 제 2 층의 제거에 의해 생성된 상기 보이드를 채우기 위한 상기 물질은 제어 단자를 형성하는 도전 물질을 포함하고, 상기 제어 단자는 상기 도핑된 반도체 플러그의 상기 상위 영역에 접속되는, 집적 회로 구조 제조 방법.
  19. 집적 회로 구조를 제조하는 방법에 있어서,
    반도체 기판의 주 표면의 제 1 영역에, 제 1 도핑 영역을 형성하는 단계로서, 상기 제 1 도핑 영역은 제 1 반도체 디바이스의 소스 영역 및 드레인 영역으로 구성된 그룹으로부터 선택되는, 상기 제 1 도핑 영역 형성 단계,
    상기 반도체 기판의 주 표면의 제 2 영역에 제 2 반도체 디바이스의 제 1 콜렉터 영역을 형성하는 단계,
    상기 제 1 도핑 영역과 상기 제 1 콜렉터 영역 위에 적어도 세 개의 물질층들을 포함하는 다중층 스택을 형성하는 단계로서, 상기 다중층 스택의 제 2 층은 상기 제 1 및 제 3 층들 사이에 삽입되고, 상기 제 1 층은 상기 제 1 도핑 영역과 상기 제 1 콜렉터 영역에 인접하는, 상기 다중층 스택 형성 단계,
    상기 적어도 세 개의 물질층들에 제 1 및 제 2 윈도우를 형성하는 단계로서, 상기 제 1 윈도우는 상기 제 1 디바이스 영역에서 끝나고, 상기 제 2 윈도우는 상기 제 1 콜렉터 영역에서 끝나는, 상기 제 1 및 제 2 윈도우 형성 단계,
    상기 제 1 윈도우에 제 1 도핑된 반도체 플러그를 형성하는 단계,
    상기 제 2 윈도우에 제 2 도핑된 반도체 플러그를 형성하는 단계로서, 상기 제 2 도핑된 반도체 플러그는 하위 영역 및 상위 영역을 포함하며, 상기 하위 영역은 상기 제 1 콜렉터 영역과 접촉하는, 상기 제 2 도핑된 반도체 플러그 형성 단계,
    상기 제 1 도핑된 반도체 플러그의 상기 상위 표면에 접촉하여 소스 영역 및 드레인 영역으로 구성된 그룹으로부터 선택된 제 2 도핑 영역을 형성하는 단계로서, 상기 제 1 및 제 2 도핑 영역들 중 하나는 소스 영역이고, 다른 하나는 드레인 영역인, 상기 제 2 도핑 영역 형성 단계,
    상기 제 2 도핑된 반도체 플러그의 상기 상위 영역에 접촉하여 이미터 영역을 형성하는 단계,
    상기 제 2 층을 제거하고, 그에 의해 상기 제 1 및 제 2 도핑된 반도체 플러그들의 일부를 노출시키는 단계,
    상기 제 1 도핑된 반도체 플러그의 상기 노출된 부분 위에 유전 물질을 형성하는 단계, 및
    상기 유전 물질과 접촉하여 게이트를 형성하는 단계를 포함하는 집적 회로 구조 제조 방법.
  20. 제 19 항에 있어서, 상기 제 2 층은 제 1 층 에칭율, 제 2 층 에칭율중 어느것 위에, 및 제 3 층 에칭율에 의해 특성화된 에천트로 에칭함으로써 제거되고, 상기 제 2 층 에칭율은 상기 제 1 층 에칭율 및 제 3 층 에칭율 보다 적어도 열배 빠른, 집적 회로 구조 제조 방법.
  21. 제 20 항에 있어서, 상기 에천트는 등방성 습식 에천트들 및 등방성 건식 에천트들로 구성된 그룹으로부터 선택되는, 집적 회로 구조 제조 방법.
  22. 제 19 항에 있어서, 상기 제 1 물질층, 상기 제 2 물질층, 또는 상기 제 1 및 제 2 물질층들 양쪽 위에 에칭 정지층을 형성하는 단계로서, 상기 제 2층의 제거는 에천트에 의해 실행되고, 상기 에칭 정지층은 상기 에천트가 상기 제 1 물질층, 상기 제 3 물질층, 또는 상기 제 1 및 제 3 물질층들 양쪽에 접촉하는 것을 방지하는, 상기 에칭 정지층 형성 단계를 더 포함하는, 집적 회로 구조 제조 방법.
  23. 제 19 항에 있어서, 상기 제 1 및 제 3 층들의 물질은 실리콘 질화물, 실리콘 이산화물, 및 도핑된 실리콘 이산화물 중에서 선택된 전기적 절연 물질을 포함하는, 집적 회로 구조 제조 방법.
  24. 제 19 항에 있어서, 상기 제 1 및 제 3 층들의 물질은 도핑된 실리콘 이산화물을 포함하고, 상기 방법은 상기 제 1 도핑된 반도체 플러그의 인접한 영역들을 도핑하기 위해 상기 제 1 및 제 3 층들으로부터 상기 도펀트들을 확산하도록 상기 기판을 가열하는 단계를 더 포함하며, 상기 제 1 및 제 3 층들의 도핑된 실리콘 이산화물의 상기 도전형은 상기 제 1 도핑된 반도체 플러그의 도전형에 반대되는, 집적 회로 구조 제조 방법.
  25. 제 19 항에 있어서, 상기 다중층 스택이 그 위에 형성되기 전에 상기 제 1 디바이스 영역 위에 확산 장벽층을 형성하는 단계로서, 상기 확산 장벽층은 상기 제 1 층의 상기 도핑된 실리콘 이산화물로부터 상기 제 1 도핑 영역으로 상기 도펀트들의 확산을 방지하는, 상기 확산 장벽층 형성 단계를 더 포함하는, 집적 회로 구조 제조 방법.
  26. 제 19 항에 있어서, 상기 제 1 및 제 2 도핑된 반도체 플러그들은 인-시츄(in-situ)로 또는 주입에 의해 도핑되는, 집적 회로 구조 제조 방법.
  27. 제 19 항에 있어서, 상기 제 1 및 제 2 도핑된 반도체 플러그들은 실리콘, 실리콘 게르마늄, 및 실리콘 게르마늄 탄소로 구성된 그룹으로부터 선택된 결정질 반도체 물질로 형성되는, 집적 회로 구조 제조 방법.
  28. 제 19 항에 있어서, 상기 기판은 실리콘 기판들 및 절연체상 실리콘(SOI) 기판들로 구성된 그룹으로부터 선택되는, 집적 회로 구조 제조 방법.
  29. 제 19 항에 있어서, 상기 유전 물질은 산소-포함 분위기에서, 약 700°C 내지 1100°C의 범위의 온도로 상기 기판을 가열하여, 화학 증착, 원자층 증착, 및 분사 증착 중에서 선택된 방법에 의해 상기 제 1 및 제 2 도핑된 반도체 플러그들 위에 형성되는, 집적 회로 구조 제조 방법.
  30. 제 19 항에 있어서, 상기 제 1 및 제 2 도핑된 반도체 플러그 상에 형성된 상기 유전 물질은 실리콘 이산화물, 실리콘 질화물, 실리콘 산화질화물, 및 금속 산화물들로 구성된 그룹으로부터 선택되는, 집적 회로 구조 제조 방법.
  31. 제 19 항에 있어서, 상기 제 1 및 제 2 도핑된 반도체 플러그 위에 형성된 상기 유전 물질의 두께는 약 1nm 내지 약 20nm인, 집적 회로 구조 제조 방법.
  32. 제 19 항에 있어서, 상기 제 1 콜렉터 영역은 매립된 콜렉터 영역을 포함하고, 상기 제 2 도핑된 반도체 플러그의 상기 하위 영역은 콜렉터 영역을 포함하며, 상기 제 2 도핑된 반도체 플러그의 상기 상위 영역은 베이스 영역을 포함하고, 그러한 상기 매립된 콜렉터 영역, 상기 콜렉터 영역, 상기 베이스 영역, 및 상기 이미터 영역은 바이폴라 접합 트랜지스터를 형성하는, 집적 회로 구조 제조 방법.
  33. 제 19 항에 있어서, 상기 제 1 도핑 영역은 제 1 도전형으로 도핑되고, 상기 제 1 도핑된 반도체 플러그는 제 2 도전형으로 도핑되며, 상기 제 2 도핑 영역은 상기 제 1 도전형으로 도핑되며, 상기 제 1 도핑 영역은 MOSFET의 소스 영역 및 드레인 영역 중에서 선택되고, 상기 제 2 도핑 영역은 상기 MOSFET의 소스 영역 및 드레인 영역중의 다른 하나이며, 상기 제 1 도핑된 반도체 플러그는 상기 MOSFET의 채널 영역이며, 상기 제 1 콜렉터 영역은 상기 제 2 도전형으로 도핑되고, 상기 제 2 도핑된 반도체 플러그의 상기 하위 영역은 상기 제 2 도전형으로 도핑되며, 상기 제 2 도핑된 반도체 플러그의 상기 상위 영역은 상기 제 1 도전형으로 도핑되며, 상기 이미터 영역은 상기 제 1 도전형으로 도핑되는, 집적 회로 구조 제조 방법.
  34. 제 19 항에 있어서, 상기 제 1 도핑 영역은 제 1 도전형으로 도핑되고, 상기 제 1 도핑된 반도체 플러그는 제 2 도전형으로 도핑되며, 상기 제 2 도핑 영역은 상기 제 1 도전형으로 도핑되며, 상기 제 1 도핑 영역은 MOSFET의 소스 영역 및 드레인 영역 중에서 선택되고, 상기 제 2 도핑 영역은 상기 MOSFET의 소스 영역 및 드레인 영역중의 다른 하나이며, 상기 제 1 도핑된 반도체 플러그는 상기 MOSFET의 채널 영역이며, 상기 콜렉터 영역은 상기 제 1 도전형으로 도핑되고, 상기 제 2 도핑된 반도체 플러그의 상기 하위 영역은 상기 제 1 도전형으로 도핑되며, 상기 제 2 도핑된 반도체 플러그의 상기 상위 영역은 상기 제 2 도전형으로 도핑되며, 상기 이미터 영역은 상기 제 1 도전형으로 도핑되며, 상기 방법은 상기 제 1 도핑 영역과 상기 콜렉터 영역 사이에 절연 물질을 형성하는 단계를 더 포함하는, 집적 회로 구조 제조 방법.
  35. 제 19 항에 있어서, 상기 제 2 도핑된 반도체 플러그의 상기 유전 물질과 전기적으로 접촉하는 제어 단자를 형성하는 단계를 더 포함하는, 집적 회로 구조 제조 방법.
  36. 제 35 항에 있어서, 상기 제 2 도핑된 반도체 플러그내의 전류 흐름을 제어하도록 상기 제어 단자에 전압이 인가되는, 집적 회로 구조 제조 방법.
  37. 제 19 항에 있어서, 상기 제 2 도핑된 반도체 플러그의 상기 상위 영역 위에 있는 절연층을 형성하는 단계를 더 포함하고, 상기 이미터 영역은 상기 절연층 위에 있는, 집적 회로 구조 제조 방법.
  38. 제 19 항에 있어서, 상기 제 2 도핑 영역 및 상기 이미터 영역을 형성하기 앞서 상기 제 1 및 제 2 도핑된 반도체 플러그들을 상기 다중층 스택의 제 3 층과 평탄화하는 단계를 더 포함하는, 집적 회로 구조 제조 방법.
  39. 집적 회로 구조에 있어서,
    평면을 따라 주 표면을 갖는 반도체층,
    상기 주 표면에 인접한 제 1 도전형의 제 1 도핑 영역,
    상기 제 1 도핑 영역 위에 형성된 적어도 세 개의 물질층들로서, 제 2 층은 제 1 및 제 3 층들 사이에 배치되어 있고, 상기 제 1 층은 상기 제 1 도핑 영역에 인접하는, 상기 적어도 세 개의 물질층들,
    상기 적어도 세 개의 물질층들 내에 형성된 트렌치의 하부내에 있는 제 2 도핑 영역으로서, 상기 제 2 도핑 영역은 제 1 도전형인, 상기 제 2 도핑 영역,
    상기 트렌치의 상부내에 있는 제 3 도핑 영역으로서, 상기 제 3 도핑 영역은 제 2 도전형인, 상기 제 3 도핑 영역, 및
    상기 제 3 도핑 영역 위에 배치된 상기 제 1 도전형의 제 4 도핑 영역을 포함하는 집적 회로 구조.
  40. 제 39 항에 있어서, 상기 제 1 도핑 영역은 매립된 콜렉터를 형성하고, 상기 제 2 도핑 영역은 콜렉터를 형성하며, 상기 제 3 도핑 영역은 베이스를 형성하고, 상기 제 4 도핑 영역은 이미터를 형성하여, 바이폴라 접합 트랜지스터를 형성하는, 집적 회로 구조.
  41. 제 39 항에 있어서, 상기 제 3 도핑 영역 및 제 4 도핑 영역 사이에 배치된 절연층으로서, 윈도우를 통해 상기 제 3 및 제 4 도핑 영역들 사이에 접촉하도록 허용하는 상기 윈도우를 포함하는 상기 절연층을 더 포함하는, 집적 회로 구조.
  42. 제 39 항에 있어서, 상기 제 1 및 제 3 층들은 절연층들을 포함하고, 상기 제 2 층은 희생층인, 집적 회로 구조.
  43. 제 39 항에 있어서, 상기 제 2 및 제 3 도핑 영역들이 접촉하는 영역에서 트렌치의 외부 벽(outer wall)에 인접한 산화물질을 더 포함하고, 상기 산화 물질과 전기적으로 통신하는 도전 물질로서, 상기 집적 회로 구조의 제어 단자를 형성하는 상기 도전 물질을 더 포함하는, 집적 회로 구조.
  44. 제 43 항에 있어서, 상기 제어 단자는 상기 제 3 도핑 영역에 전기적으로 접속되는, 집적 회로 구조.
  45. 제 43 항에 있어서, 상기 제 2 및 제 3 도핑 영역들이 접촉하는 영역에 전계 효과를 생성하기 위해 상기 제어 단자에 전압이 인가되고, 상기 전압은 상기 집적 회로 구조의 동작 파라미터들을 제어하는, 집적 회로 구조.
  46. 집적 회로 구조에 있어서,
    평면을 따라 주 표면을 갖는 반도체층,
    상기 주 표면의 제 1 영역 위에 형성된 제 1 도전형의 제 1 도핑된 소스/드레인 영역,
    상기 제 1 도핑된 소스/드레인 영역 위에 형성된 적어도 세 개의 물질층들,
    상기 적어도 세 개의 물질층들 내에 형성된 제 1 트렌치 내에 형성되고 상기 제 1 도핑된 소스/드레인 영역 위에 있는 채널 영역,
    상기 채널 영역과 수직으로 정렬된 제 2 도핑된 소스/드레인 영역,
    상기 채널 영역에 인접한 유전체층,
    전도 소자에 전압의 인가에 의해 상기 채널 영역의 도전율을 제어하는 상기 유전체층에 인접한 상기 전도 소자,
    상기 주 표면의 제 2 영역 위에 형성된 제 3 도핑 영역,
    상기 제 3 도핑 영역 위에 형성된 적어도 세 개의 물질층들,
    상기 적어도 세 개의 물질층들 내에 형성된 제 2 트렌치의 하부내에 형성되고 상기 제 3 도핑 영역 위에 있는 제 4 도핑 영역,
    상기 트렌치의 상부내에 상기 제 4 도핑 영역 위에 있는 상기 제 4 도핑 영역과 반대되는 도전형의 제 5 도핑 영역, 및
    상기 제 5 도핑 영역 위에 있는 제 6 도핑 영역을 포함하는 집적 회로 구조.
  47. 제 46 항에 있어서, 상기 제 1 도핑된 소스/드레인 영역은 제 1 도전형으로 도핑되고, 상기 채널 영역은 제 2 도전형으로 도핑되며, 상기 제 2 도핑된 소스/드레인 영역은 상기 제 1 도전형으로 도핑되며, 상기 제 3 도핑 영역은 상기 제 2 도전형으로 도핑되고, 상기 제 4 도핑 영역은 상기 제 2 도전형으로 도핑되며, 상기 제 5 도핑 영역은 상기 제 1 도전형으로 도핑되고, 상기 제 6 도핑 영역은 상기 제 2 도전형으로 도핑되는, 집적 회로 구조.
  48. 제 47 항에 있어서, 상기 제 1 도핑된 소스/드레인 영역, 상기 채널 영역, 및 상기 제 2 도핑된 소스/드레인 영역은 MOSFET를 구성하며, 상기 제 3 도핑 영역은 제 1 콜렉터 영역을 포함하고, 상기 제 4 도핑 영역은 제 2 콜렉터 영역을 포함하며, 상기 제 5 도핑 영역은 베이스 영역을 포함하며, 상기 제 6 도핑 영역은 이미터 영역을 포함하여 BJT를 구성하는, 집적 회로 구조.
  49. 제 46 항에 있어서, 상기 제 1 도핑된 소스/드레인 영역은 제 2 도전형으로 도핑되고, 상기 채널 영역은 제 1 도전형으로 도핑되며, 상기 제 2 도핑된 소스/드레인 영역은 제 2 도전형으로 도핑되고, 제 3 도핑 영역은 상기 제 2 도전형으로 도핑되며, 상기 제 4 도핑 영역은 상기 제 2 도전형으로 도핑되며, 상기 제 5 도핑 영역은 상기 제 1 도전형으로 도핑되고, 상기 제 6 도핑 영역은 상기 제 2 도전형으로 도핑되는, 집적 회로 구조.
  50. 제 49 항에 있어서, 상기 제 1 도핑된 소스/드레인 영역, 상기 채널 영역, 및 상기 제 2 도핑된 소스/드레인 영역은 MOSFET를 구성하며, 상기 제 3 도핑 영역은 제 1 콜렉터 영역을 포함하고, 상기 제 4 도핑 영역은 제 2 콜렉터 영역을 포함하며, 상기 제 5 도핑 영역은 베이스 영역을 포함하며, 상기 제 6 도핑 영역은 이미터 영역을 포함하여 BJT를 구성하고, 상기 집적 회로 구조는 상기 제 1 도핑된 소스/드레인 영역과 상기 제 3 도핑 영역 사이에 삽입된 절연 물질을 더 포함하는, 집적 회로 구조.
  51. 집적 회로 구조에 있어서,
    평면을 따라 주 표면을 갖는 반도체 영역,
    상기 주 표면에 인접한 제 1 도전형의 제 1 도핑 영역,
    상기 제 1 도핑 영역 위에 있는 제 1 도전형의 제 2 도핑 영역,
    상기 제 2 도핑 영역 위에 있는 제 2 도전형의 제 3 도핑 영역,
    상기 제 3 도핑 영역 위에 있는 상기 제 1 도전형의 제 4 도핑 영역,
    동작에 있어서, 상기 제 2 도핑 영역과 상기 제 3 도핑 영역 사이의 접합은 역방향 바이어스이고, 상기 제 3 도핑 영역과 상기 제 4 도핑 영역 사이의 접합은 순방향 바이어스이며,
    상기 제 2 도핑 영역, 상기 제 3 도핑 영역, 또는 상기 제 2 및 제 3 도핑 영역들 양쪽에 인접한 산화물층으로서, 상기 제 2 및 상기 제 3 도핑 영역들 사이의 접합에 실질적으로 수직인 상기 산화물층, 및
    도전층에 인가된 전압에 응답하여, 상기 제 2 도핑 영역, 상기 제 3 도핑 영역, 또는 상기 제 2 및 상기 제 3 도핑 영역들 양쪽에서 상기 반도체 물질의 도전율을 제어하기 위한 상기 산화물층에 인접한 상기 도전층을 포함하는 집적 회로 구조.
  52. 제 51 항에 있어서, 상기 도전층에 선택된 전압의 인가는 상기 제 2 도핑 영역, 상기 제 3 도핑 영역, 또는 상기 제 2 및 제 3 도핑 영역들 양쪽에서 공핍, 축적, 또는 반전 영역을 형성할 수 있는, 집적 회로 구조.
  53. 제 51 항에 있어서, 상기 도전층에 전압의 인가는 상기 제 2 도핑 영역, 상기 제 3 도핑 영역, 또는 상기 제 2 및 제 3 도핑 영역들 양쪽에서의 전류를 제어하는, 집적 회로 구조.
  54. 제 51 항에 있어서, 상기 도전층은 상기 집적 회로 구조에 대한 고임피던스 입력 단자를 형성하는, 집적 회로 구조.
  55. 제 51 항에 있어서, 상기 제 1 도핑 영역은 매립된 콜렉터를 형성하고, 상기 제 2 도핑 영역은 콜렉터를 형성하며, 상기 제 3 도핑 영역은 베이스를 형성하고, 상기 제 4 도핑 영역은 이미터를 형성하여 바이폴라 접합 트랜지스터 디바이스를 구성하고, 상기 도전층에 인가된 전압은 상기 바이폴라 접합 트랜지스터 디바이스의 이득을 제어하는, 집적 회로 구조.
  56. 제 51 항에 있어서, 상기 제 1 도핑 영역은 매립된 콜렉터를 형성하고, 상기 제 2 도핑 영역은 콜렉터를 형성하며, 상기 제 3 도핑 영역은 베이스를 형성하고, 상기 제 4 도핑 영역은 이미터를 형성하여 바이폴라 접합 트랜지스터 디바이스를 구성하는, 집적 회로 구조.
  57. 제 51 항에 있어서, 상기 도전층에 대한 상기 전압의 인가에 응답하여, 상기 제 2 도핑 영역, 상기 제 3 도핑 영역, 또는 상기 제 2 및 제 3 도핑 영역들 양쪽의 항복 전압이 제어되는, 집적 회로 구조.
  58. 제 51 항에 있어서, 상기 도전층에 대한 상기 전압의 인가에 응답하여, 상기 접적 회로 구조의 이득이 제어되는, 집적 회로 구조.
  59. 제 51 항에 있어서, 상기 도전층에 대한 상기 전압의 인가에 응답하여, 전압-제어 커패시터가 상기 제 2 도핑 영역, 상기 제 3 도핑 영역, 또는 상기 제 2 및 제 3 도핑 영역들 양쪽에 인접하여 형성되는, 집적 회로 구조.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8552491B2 (en) 2009-08-11 2013-10-08 Samsung Electronics Co., Ltd. Semiconductor devices semiconductor pillars and method of fabricating the same
US9349902B2 (en) 2012-06-01 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for reducing irregularities on the surface of a backside illuminated photodiode

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6706603B2 (en) * 2001-02-23 2004-03-16 Agere Systems Inc. Method of forming a semiconductor device
US6929983B2 (en) * 2003-09-30 2005-08-16 Cabot Microelectronics Corporation Method of forming a current controlling device
DE102004055213B4 (de) * 2004-11-16 2009-04-09 Atmel Germany Gmbh Verfahren zur Herstellung einer integrierten Schaltung auf einem Halbleiterplättchen
US7365016B2 (en) * 2004-12-27 2008-04-29 Dalsa Semiconductor Inc. Anhydrous HF release of process for MEMS devices
JP2006310651A (ja) * 2005-04-28 2006-11-09 Toshiba Corp 半導体装置の製造方法
US7714355B1 (en) * 2005-12-20 2010-05-11 National Semiconductor Corp Method of controlling the breakdown voltage of BSCRs and BJT clamps
TWI305669B (en) * 2006-07-14 2009-01-21 Nanya Technology Corp Method for making a raised vertical channel transistor device
DE102008047127B4 (de) * 2008-05-30 2010-07-08 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung integral ausgebildeter Drain- und Source-Gebiete in einem Silizium/Germanium enthaltenden Transistorbauelement und Halbleiterbauelement
US7820532B2 (en) * 2008-12-29 2010-10-26 Honeywell International Inc. Methods for simultaneously forming doped regions having different conductivity-determining type element profiles
GB201105953D0 (en) * 2011-04-07 2011-05-18 Metryx Ltd Measurement apparatus and method
KR20140026156A (ko) * 2012-08-24 2014-03-05 에스케이하이닉스 주식회사 액세스 소자 및 제조 방법, 이를 포함하는 반도체 메모리 소자
US9209095B2 (en) 2014-04-04 2015-12-08 International Business Machines Corporation III-V, Ge, or SiGe fin base lateral bipolar transistor structure and method
US9406793B2 (en) * 2014-07-03 2016-08-02 Broadcom Corporation Semiconductor device with a vertical channel formed through a plurality of semiconductor layers
US9847233B2 (en) 2014-07-29 2017-12-19 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and formation thereof
US9716155B2 (en) 2015-12-09 2017-07-25 International Business Machines Corporation Vertical field-effect-transistors having multiple threshold voltages
US10217817B2 (en) 2016-01-27 2019-02-26 International Business Machines Corporation Sacrificial layer for channel surface retention and inner spacer formation in stacked-channel FETs
US10096673B2 (en) 2016-02-17 2018-10-09 International Business Machines Corporation Nanowire with sacrificial top wire
US9530866B1 (en) 2016-04-13 2016-12-27 Globalfoundries Inc. Methods of forming vertical transistor devices with self-aligned top source/drain conductive contacts
US9799751B1 (en) 2016-04-19 2017-10-24 Globalfoundries Inc. Methods of forming a gate structure on a vertical transistor device
US9640636B1 (en) 2016-06-02 2017-05-02 Globalfoundries Inc. Methods of forming replacement gate structures and bottom and top source/drain regions on a vertical transistor device
US10170616B2 (en) 2016-09-19 2019-01-01 Globalfoundries Inc. Methods of forming a vertical transistor device
US10347745B2 (en) 2016-09-19 2019-07-09 Globalfoundries Inc. Methods of forming bottom and top source/drain regions on a vertical transistor device
US9859172B1 (en) * 2016-09-29 2018-01-02 International Business Machines Corporation Bipolar transistor compatible with vertical FET fabrication
US9882025B1 (en) 2016-09-30 2018-01-30 Globalfoundries Inc. Methods of simultaneously forming bottom and top spacers on a vertical transistor device
US9966456B1 (en) 2016-11-08 2018-05-08 Globalfoundries Inc. Methods of forming gate electrodes on a vertical transistor device
KR20180066708A (ko) * 2016-12-09 2018-06-19 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9935018B1 (en) 2017-02-17 2018-04-03 Globalfoundries Inc. Methods of forming vertical transistor devices with different effective gate lengths
US10229999B2 (en) 2017-02-28 2019-03-12 Globalfoundries Inc. Methods of forming upper source/drain regions on a vertical transistor device
US10014370B1 (en) 2017-04-19 2018-07-03 Globalfoundries Inc. Air gap adjacent a bottom source/drain region of vertical transistor device
US10269800B2 (en) * 2017-05-26 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Vertical gate semiconductor device with steep subthreshold slope
US9991359B1 (en) 2017-06-15 2018-06-05 International Business Machines Corporation Vertical transistor gated diode
JP7056994B2 (ja) * 2018-05-08 2022-04-19 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体装置の製造方法
US10900952B2 (en) * 2019-05-16 2021-01-26 International Business Machines Corporation Dual surface charge sensing biosensor
US11404540B2 (en) 2019-10-01 2022-08-02 Analog Devices International Unlimited Company Bipolar junction transistor, and a method of forming a collector for a bipolar junction transistor
US11563084B2 (en) 2019-10-01 2023-01-24 Analog Devices International Unlimited Company Bipolar junction transistor, and a method of forming an emitter for a bipolar junction transistor
US11355585B2 (en) 2019-10-01 2022-06-07 Analog Devices International Unlimited Company Bipolar junction transistor, and a method of forming a charge control structure for a bipolar junction transistor
US11189701B1 (en) * 2020-12-11 2021-11-30 International Business Machines Corporation Bipolar junction transistor with vertically integrated resistor

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4366495A (en) 1979-08-06 1982-12-28 Rca Corporation Vertical MOSFET with reduced turn-on resistance
US4455565A (en) 1980-02-22 1984-06-19 Rca Corporation Vertical MOSFET with an aligned gate electrode and aligned drain shield electrode
US4837606A (en) 1984-02-22 1989-06-06 General Electric Company Vertical MOSFET with reduced bipolar effects
US4587713A (en) 1984-02-22 1986-05-13 Rca Corporation Method for making vertical MOSFET with reduced bipolar effects
US4786953A (en) 1984-07-16 1988-11-22 Nippon Telegraph & Telephone Vertical MOSFET and method of manufacturing the same
JPS6126261A (ja) 1984-07-16 1986-02-05 Nippon Telegr & Teleph Corp <Ntt> 縦形ｍｏｓ電界効果トランジスタの製造方法
JPS61269377A (ja) * 1985-05-24 1986-11-28 Hitachi Ltd 半導体装置
US4764801A (en) * 1985-10-08 1988-08-16 Motorola Inc. Poly-sidewall contact transistors
US4851362A (en) 1987-08-25 1989-07-25 Oki Electric Industry Co., Ltd. Method for manufacturing a semiconductor device
IT1217323B (it) * 1987-12-22 1990-03-22 Sgs Microelettronica Spa Struttura integrata di transistor bipolare di potenza di alta tensione e di transistor mos di potenza di bassa tensione nella configurazione"emitter switching"e relativo processo di fabbricazione
JPH01238166A (ja) * 1988-03-18 1989-09-22 Fujitsu Ltd 半導体装置
US5342797A (en) 1988-10-03 1994-08-30 National Semiconductor Corporation Method for forming a vertical power MOSFET having doped oxide side wall spacers
US5001533A (en) 1988-12-22 1991-03-19 Kabushiki Kaisha Toshiba Bipolar transistor with side wall base contacts
US5252849A (en) * 1992-03-02 1993-10-12 Motorola, Inc. Transistor useful for further vertical integration and method of formation
US5208172A (en) 1992-03-02 1993-05-04 Motorola, Inc. Method for forming a raised vertical transistor
US5324673A (en) * 1992-11-19 1994-06-28 Motorola, Inc. Method of formation of vertical transistor
JPH07161726A (ja) * 1993-12-08 1995-06-23 Canon Inc バイポーラトランジスタ
US5484737A (en) * 1994-12-13 1996-01-16 Electronics & Telecommunications Research Institute Method for fabricating bipolar transistor
JP2613029B2 (ja) * 1994-12-16 1997-05-21 財団法人韓国電子通信研究所 超自己整合垂直構造バイポーラトランジスターの製造方法
US5538908A (en) * 1995-04-27 1996-07-23 Lg Semicon Co., Ltd. Method for manufacturing a BiCMOS semiconductor device
US5576238A (en) 1995-06-15 1996-11-19 United Microelectronics Corporation Process for fabricating static random access memory having stacked transistors
US5668391A (en) 1995-08-02 1997-09-16 Lg Semicon Co., Ltd. Vertical thin film transistor
US5683930A (en) 1995-12-06 1997-11-04 Micron Technology Inc. SRAM cell employing substantially vertically elongated pull-up resistors and methods of making, and resistor constructions and methods of making
FR2756104B1 (fr) * 1996-11-19 1999-01-29 Sgs Thomson Microelectronics Fabrication de circuits integres bipolaires/cmos
JP3087674B2 (ja) 1997-02-04 2000-09-11 日本電気株式会社 縦型ｍｏｓｆｅｔの製造方法
US6297531B2 (en) 1998-01-05 2001-10-02 International Business Machines Corporation High performance, low power vertical integrated CMOS devices
US6242775B1 (en) * 1998-02-24 2001-06-05 Micron Technology, Inc. Circuits and methods using vertical complementary transistors
US6072216A (en) 1998-05-01 2000-06-06 Siliconix Incorporated Vertical DMOS field effect transistor with conformal buried layer for reduced on-resistance
US6197641B1 (en) 1998-08-28 2001-03-06 Lucent Technologies Inc. Process for fabricating vertical transistors
US6027975A (en) * 1998-08-28 2000-02-22 Lucent Technologies Inc. Process for fabricating vertical transistors

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8552491B2 (en) 2009-08-11 2013-10-08 Samsung Electronics Co., Ltd. Semiconductor devices semiconductor pillars and method of fabricating the same
US9349902B2 (en) 2012-06-01 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for reducing irregularities on the surface of a backside illuminated photodiode

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