JP7056994B2 - 柱状半導体装置の製造方法 - Google Patents

柱状半導体装置の製造方法 Download PDF

Info

Publication number
JP7056994B2
JP7056994B2 JP2020517652A JP2020517652A JP7056994B2 JP 7056994 B2 JP7056994 B2 JP 7056994B2 JP 2020517652 A JP2020517652 A JP 2020517652A JP 2020517652 A JP2020517652 A JP 2020517652A JP 7056994 B2 JP7056994 B2 JP 7056994B2
Authority
JP
Japan
Prior art keywords
layer
forming
impurity region
material layer
column
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020517652A
Other languages
English (en)
Other versions
JPWO2019215808A1 (ja
Inventor
富士雄 舛岡
望 原田
善明 菊池
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Unisantis Electronics Singapore Pte Ltd
Original Assignee
Unisantis Electronics Singapore Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Unisantis Electronics Singapore Pte Ltd filed Critical Unisantis Electronics Singapore Pte Ltd
Publication of JPWO2019215808A1 publication Critical patent/JPWO2019215808A1/ja
Application granted granted Critical
Publication of JP7056994B2 publication Critical patent/JP7056994B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2252—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66977—Quantum effect devices, e.g. using quantum reflection, diffraction or interference effects, i.e. Bragg- or Aharonov-Bohm effects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本発明は、柱状半導体装置の製造方法に関する。
近年、ＬＳＩ（Large Scale Integration)に３次元構造トランジスタが使われている。その中で、柱状半導体装置であるＳＧＴ（Surrounding Gate Transistor）は、高集積な半導体装置を提供する半導体素子として注目されている。また、ＳＧＴを有する半導体装置の更なる高集積化、高性能化が求められている。
通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。
図５に、ＮチャネルＳＧＴの模式構造図を示す。Ｐ型又はｉ型（真性型）の導電型を有するＳｉ柱１００（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）内の上下の位置に、一方がソースとなる場合に、他方がドレインとなるＮ+層１０１ａ、１０１ｂ（以下、ドナー不純物を高濃度で含む半導体領域を「Ｎ+層」と称する。）が形成されている。このソース、ドレインとなるＮ+層１０１ａ、１０１ｂ間のＳｉ柱１００の部分がチャネル領域１０２となる。このチャネル領域１０２を囲むようにゲート絶縁層１０３が形成されている。このゲート絶縁層１０３を囲むようにゲート導体層１０４が形成されている。ＳＧＴでは、ソース、ドレインとなるＮ+層１０１ａ、１０１ｂ、チャネル領域１０２、ゲート絶縁層１０３、ゲート導体層１０４が、全体として柱状に形成される。このため、平面視において、ＳＧＴの占有面積は、プレナー型ＭＯＳトランジスタの単一のソース又はドレインＮ+層の占有面積に相当する。そのため、ＳＧＴを有する回路チップは、プレナー型ＭＯＳトランジスタを有する回路チップと比較して、更なるチップサイズの縮小化が実現できる。
図５に示したＳＧＴにおいて、ソース、ドレインとなるＮ+層１００ａ、１００ｂの低抵抗化が求められている。Ｎ+層１００ａ、１００ｂの低抵抗化により、ＳＧＴを用いた回路の低消費電力化、高速化が図れる。そして、ＳＧＴを用いた回路の高集積化が求められている。
特開平２－１８８９６６号公報
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) C.Y.Ting，V.J.Vivalda，and H.G.Schaefer:"Study of planarized sputter-deposited SiO2"，J.Vac.Sci. Technol. 15(3)，p.p.1105-1112，May/June (1978)
柱状半導体装置の高密度化、低消費電力化、高速化の実現が求められている。
本発明の観点に係る、柱状半導体装置の製造方法は、
基板上に、垂直方向に立つ半導体柱を形成する工程と、
前記半導体柱を囲んでゲート絶縁層を形成する工程と、
前記ゲート絶縁層を囲んでゲート導体層を形成する工程と、
垂直方向において、前記ゲート絶縁層より下に位置して、前記半導体柱の下部、または側面に接して、ドナーまたはアクセプタ不純物を含んだ第１の不純物領域を形成する工程と、
垂直方向において、前記ゲート絶縁層より上に位置して、前記半導体柱の頂部に、ドナーまたはアクセプタ不純物を含んだ第２の不純物領域を形成する工程と、
を有し、
前記第２の不純物領域を形成する工程が、前記半導体柱の前記頂部の外周を第１の絶縁層で囲む工程と、前記第１の絶縁層をマスクにして、前記半導体柱の前記頂部をエッチングする工程と、前記エッチングにより形成された、前記半導体柱上の凹部に、選択エピタキシャル結晶成長法により、ドナーまたはアクセプタ不純物を含んで前記第２の不純物領域を形成する工程を含む、
ことを特徴とする。
垂直方向において、前記ゲート絶縁層より下に位置して、前記半導体柱の側面に接して、ドナーまたはアクセプタ不純物を含んだ前記第１の不純物領域を選択エピタキシャル成長法により形成する工程を有する、
ことがさらに好ましい。
前記半導体柱を、前記基板上の半導体層上に形成したマスク材料層をマスクにしてエッチングすることにより形成する工程と、
前記半導体柱の側面に第４の材料層を形成する工程と、
前記マスク材料層と、前記第４の材料層と、を耐酸化マスクにして、酸化を行い、前記半導体柱の底部と、前記半導体柱の外周部の前記半導体層の表層と、に酸化層を形成する工程と、を有する、
ことがさらに好ましい。
垂直方向において、前記第１の不純物領域の下端が、前記半導体柱の底部の前記酸化層の上端より離れるように形成される、
ことがさらに好ましい。
前記半導体柱上の前記凹部と、前記半導体柱の下部側面の前記開口部と、を形成した後に、同時に前記第１の不純物領域と、前記第２の不純物領域を、前記選択エピタキシャル結晶成長法により形成する、
ことがさらに好ましい。
前記第２の不純物領域の上端が、前記凹部より上方に位置し、平面視において、前記凹部より上方の前記第２の不純物領域の外周が、前記凹部の外周より外側になるように形成される、
ことがさらに好ましい。
平面視において、前記半導体柱の底部の側面を囲む第２の材料層を形成する工程と、
前記第２の材料層上にあり、且つ、平面視において、前記半導体柱を等幅で囲み、且つ垂直方向において、単層又は複数層よりなる第３の材料層を形成する工程と、
前記第３の材料層をマスクにして、垂直方向に、前記第２材料層をエッチングする工程と、
前記第３の材料層をマスクにして、水平方向に、前記第２材料層をエッチングして、前記半導体柱の下部側面を露出させて開口部を形成する工程と、
平面視において、前記開口部の前記半導体柱の側面から外側に延びた、ドナーまたはアクセプタ不純物を含んだ前記第１の不純物領域を、選択エピタキシャル結晶成長法により、形成する工程を、有する、
ことがさらに好ましい。
前記第１の不純物領域の形成を、前記ゲート絶縁層を形成する前に行う、
ことがさらに好ましい。
前記第１の不純物領域を形成した後、垂直方向において、前記第１の不純物領域の上端位置より上方の前記半導体柱の外周部を、等幅で除去する工程と、
前記除去する工程の後に、前記ゲート絶縁層を形成する工程と、を有する、
ことがさらに好ましい。
前記第１の不純物領域を形成した後、熱処理により、前記第１の不純物領域に含まれているドナー、またはアクセプタ不純物を前記半導体柱内に拡散させて第３の不純物領域を形成する工程と、
前記熱処理により、垂直方向における前記第３の不純物領域の上端位置を、前記等幅で除去した前記半導体柱の前記外周部の下端になるように、前記ドナーまたはアクセプタ不純物を拡散させる工程と、を有する、
ことがさらに好ましい。
本発明によれば、高密度化、低消費電力化、高速化した柱状半導体装置が実現する。
第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第３実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第３実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第３実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第３実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第３実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第３実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第３実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第３実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第３実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第４実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第４実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第４実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第４実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第４実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 従来例のＳＧＴを示す模式構造図である。
以下、本発明の実施形態に係る、柱状半導体装置の製造方法について、図面を参照しながら説明する。
（第１実施形態）
以下、図１Ａ～図１Ｐを参照しながら、本発明の第１実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ－Ｙ’線に沿う断面構造図を示す。
図１Ａに示すように、ｉ層（真性型Ｓｉ層）基板（図示せず）上に形成した、平面視において円形のＳｉＯ2層、酸化アルミニウム（Ａｌ2Ｏ3）層、ＳｉＯ2層よりなるマスク材料層１をマスクにして、ｉ層基板をエッチングして、ｉ層基板２上にＳｉ柱３を形成する。なお、ｉ層基板２と、Ｓｉ柱３は、ドナーまたはアクセプタ不純物を少量に含むＮ型、またはＰ型のＳｉで形成されてもよい。
次に、図１Ｂに示すように、ＡＬＤ（Atomic Layer Deposition）法により、全体に下層にＳｉＯ2層（図示せず）と、上層にＳｉＮ層（図示せず）を被覆する。そして、ＲＩＥ（Reactive Ion Etching）法により、ｉ層基板２とマスク材料層１との上にあるＳｉＯ2層とＳｉＮ層をエッチングする。これにより、Ｓｉ柱３とマスク材料層１の側面にＳｉＯ2層／ＳｉＮ層４を残存させる。
次に、図１Ｃに示すように、熱酸化法により、ｉ層基板２の上面と、Ｓｉ柱３の底部とに、ＳｉＯ2層５を形成する。
次に、図１Ｄに示すように、Ｓｉ柱３の外周のＳｉＯ2層５上に、ＳｉＮ層７、ＳｉＯ2層８、ＳｉＮ層９を形成する。
次に、図１Ｅに示すように、ＡＬＤ法により全体を覆ってゲート絶縁層である酸化ハフニウム（ＨｆＯ2）層１１と、ゲート導体層である窒化チタン（ＴｉＮ）層１２を形成する。そして、全体に下層にＳｉＮ層（図示せず）、上層にＳｉＯ2層（図示せず）を被覆する。そして、ＲＩＥ法により、Ｓｉ柱３の頂部と、外周部のＳｉＮ／ＳｉＯ2層をエッチングして、Ｓｉ柱３の側面を囲んでＳｉＮ／ＳｉＯ2層１３を形成する。
次に、図１Ｆに示すように、マスク材料層１、ＳｉＮ／ＳｉＯ2層１３をマスクにして、ＴｉＮ層１２、ＨｆＯ２層１１、ＳｉＮ層９、ＳｉＯ2層８をエッチングして、ＴｉＮ層１２ａ、ＨｆＯ2層１１ａ、ＳｉＮ層９ａ、ＳｉＯ2層８ａを形成する。
次に、図１Ｇに示すように、露出しているＴｉＮ層１２ａを酸化して、酸化ＴｉＮ層１５ａ、１５ｂを形成する。そして、ＳｉＯ2層８ａをエッチングして、Ｓｉ柱３の底部側面が露出した開口部１６を形成する。
次に、図１Ｈに示すように、開口部１６の露出したＳｉ柱３側面に接して、アクセプタ不純物を高濃度に含んだＰ+層１８を、選択エピタキシャル結晶成長法により、形成させる。Ｓｉ柱３は、平面視において円形状の形状になっているので、Ｓｉ柱３側面での面方位の偏りが低減される。これにより、平面視において、Ｓｉ柱３を囲むＰ+層は、ほぼ等幅に形成される。
次に、図１Ｉに示すように、Ｐ+層１８に接して、ＳｉＮ層７上に、Ｐ+層１８との接続抵抗を下げる薄いバッファ金属層（図示せず）を下地に設けたＷ層２０を形成する。そして、全体を覆ってＳｉＯ2層（図示せず）を形成し、その後に、ＣＭＰ（Chemical Mechanical Polishing）法を用いて、ＳｉＯ2層を、上表面位置がマスク材料層１の上表面位置まで研磨して、ＳｉＯ2層２１を形成する。そして、ＳｉＯ2層２１上に、平面視においてＳｉ柱３の一部と重なるレジスト層２２を形成する。
次に、図１Ｊに示すように、マスク材料層１、ＳｉＮ／ＳｉＯ2層１３、レジスト層２２をマスクにして、ＳｉＯ2層２１と、Ｗ層２０をエッチングする。これにより、平面視において、Ｓｉ柱３の側面を円帯状に囲んだＰ+層１８と、レジスト層２２下のＷ層２０ａとを形成する。
次に、図１Ｋに示すように、全体にＳｉＮ層（図示せず）を被覆して、ＣＭＰ法により上表面位置が、マスク材料層１の上表面位置になるように研磨する。そして、ＳｉＮ層をエッチバック（Etch Back）法により、垂直方向において、ＴｉＮ層１２ａの中間の高さまでエッチングして、ＳｉＮ層２３を形成する。そして、垂直方向において、ＳｉＮ層２３より上部のＳｉＮ／ＳｉＯ2層１３をエッチングして、ＳｉＮ／ＳｉＯ2層１３ａを形成する。そして、平面視において、ＴｉＮ層１２ａに接したＷ層２４を、ＳｉＮ層２３上に形成する。そして、図１Ｅに示したＳｉＮ／ＳｉＯ2層１３を形成したのと同じ方法を用いて、ＳｉＮ／ＳｉＯ2層２５を形成する。そして、平面視において、ＳｉＮ／ＳｉＯ2層２５の外周部に、ＳｉＮ層２６を形成する。そして、ＳｉＮ層２６上に、平面視において、Ｓｉ柱３の一部と重なったレジスト層２７を形成する。レジスト層２７は、平面視において、Ｗ層２０ａとは、水平方向に逆方向に伸延させる。
次に、図１Ｌに示すように、マスク材料層１、ＳｉＮ／ＳｉＯ2層２５、レジスト層２７をマスクにして、ＳｉＮ層２６、Ｗ層２４をエッチングして、Ｗ層２４ａ、ＳｉＮ層２６ａを形成する。そして、レジスト層２７を除去する。
次に、図１Ｍに示すように、全体にＳｉＮ層（図示せず）を覆い、その後にＣＭＰ法により、ＳｉＮ層の上表面位置が、マスク材料層１の上表面位置になるように研磨する。そして、マスク材料層１をＡｌ2Ｏ3層までエッチングする。Ａｌ2Ｏ3層のエッチングは、例えば、３塩化ホウ素（ＢＣｌ3、Boron Trichloride）ガスによる、室温ＲＩＥ法で、行う。そして、バックエッチ法により、ＳｉＮ層をエッチングして、ＳｉＮ層２９を形成する。そして、垂直方向において、ＳｉＮ層２９より上部のＳｉＮ／ＳｉＯ2層２５、ＴｉＮ層１２ａ、ＨｆＯ2層１１ａをエッチングして、ＳｉＮ／ＳｉＯ2層２５ａ、ＴｉＮ層１２ｂ、ＨｆＯ2層１１ｂを形成する。そして、ＴｉＮ層１２ｂの頂部をエッチングする。そして、Ｓｉ柱３の頂部に残存しているＳｉＯ2層を除去する。これにより、垂直方向において、Ｓｉ柱３の上部を露出させる。
次に、図１Ｎに示すように、全体にＳｉＯ2層（図示せず）を覆って、その後にＣＭＰ法により、ＳｉＯ2層の上表面位置が、Ｓｉ柱３の上表面位置となるように研磨して、ＳｉＯ2層３０を形成する。そして、ＳｉＯ2層３０をマスクにして、Ｓｉ柱３の頂部をエッチングして、凹部３１を形成する。このエッチングは、凹部３１の底部の、垂直方向での位置が、ＴｉＮ層１２ｂの上端になるように、おこなう。
次に、図１Ｏに示すように、Ｓｉ柱３上の凹部３１に、アクセプタ不純物を高濃度に含んだＰ+層３２を選択エピタキシャル結晶成長法により形成する。この場合、Ｐ+層３２の頂部位置は、垂直方向において、ＳｉＯ2層３０より上になるように選択エピタキシャル結晶成長させる。
次に、図１Ｐに示すように、全体にＳｉＯ2層（図示せず）を覆い、そしてＣＭＰ法により表面を平坦にして、ＳｉＯ2層３３を形成する。そして、Ｗ層２０ａ上のＳｉＯ2層３３、３０、ＳｉＮ層２９、２３をエッチングして、コンタクトホールＣ１を形成する。そして、Ｐ+層３２上のＳｉＯ2層３３をエッチングしてコンタクトホールＣ２を形成する。そして、Ｗ層２４ａ上のＳｉＯ2層３３、３０、ＳｉＮ層２９をエッチングして、コンタクトホールＣ３を形成する。そして、コンタクトホールＣ１を介して、Ｗ層２０ａに繋がった金属配線層Ｍ１と、コンタクトホールＣ２を介して、Ｐ+層３２に繋がった金属配線層Ｍ２と、コンタクトホールＣ３を介して、Ｗ層２４ａに繋がった金属配線層Ｍ３と、を形成する。これにより、Ｐ+層１８と、Ｐ+層３２との一方がソースとすると、他方がドレインとし、ＴｉＮ層１２ｂがゲート導体層とし、ＨｆＯ2層１１ｂをゲート絶縁層とし、Ｐ+層１８、３２間のＳｉ柱３をチャネルとしたＳＧＴが形成される。
第１実施形態の製造方法によれば、次のような特徴が得られる。
１．Ｐ+層１８、３２は、選択エピタキシャル結晶成長法により、共にアクセプタ不純物を高濃度に含んで形成される。これにより、アクセプタ不純物濃度がＰ+層１８、３２とＳｉ柱３の接合面で急峻に変化したＰＮ接合を形成することができる。これは、ＳＧＴのソース、ドレインの低抵抗化に繋がる。このソース、ドレインの低抵抗化は、Ｐ+層１８、またはＰ+層３２の、一方を、または両方をアクセプタ不純物を高濃度に含んで、選択エピタキシャル結晶成長により形成しても、ソースまたはドレインの低抵抗化に繋がる。
２．回路の高密度化に伴い、Ｓｉ柱３径が小さくなる。この場合、従来のようにＳｉ柱３内だけにＰＮ接合形成のための不純物領域を形成させようとすると、不純物領域が細いＳｉ柱３内に限定されることにより、必然的にソースまたはドレインとなるＰＮ接合抵抗の増大が生じる。これに対して、本発明では、Ｓｉ柱３の底部側面を取り囲むようにＳｉ柱３径の制限なく、低抵抗ソース・ドレインとしての必要な体積を有し、且つ広いエピタキシャル結晶成長面が得られることにより良質な結晶性を有するＰ+層１８、３２を形成することができる。これにより、ソース、ドレインの低抵抗化が図れる。
３．Ｐ+層１８、３２は、Ｓｉ層に替えて、例えば、シリコン・ゲルマニウム（ＳｉＧｅ）より形成することにより、Ｓｉ柱３内にホール移動度を高める応力を発生させることが出来る。これにより、ＳＧＴ回路の高速化を図ることができる。また、ＳｉＧｅに替えて、アクセプタ、またはドナー不純物を高濃度に含んで、選択エピタキシャル結晶成長ができる他の半導体材料層を選ぶことによって、Ｐチャネル型、またはＮチャネル型のＳＧＴを形成することができる。ＳＧＴのチャネルを構成する半導体母体と、ソースまたはドレインを構成する半導体母体を変えることにより高性能ＳＧＴ回路が実現できる。
４．Ｓｉ柱３の底部に形成されたＳｉＯ2層５と、ＳｉＧｅより形成されたＰ+層１８、３２により、Ｓｉ柱３内にホール移動度を更に高める応力を発生させることが可能となる。これにより、ＳＧＴ回路の更なる高速化を図ることができる。
５．ＳｉＯ2層５はＳｉ柱３を覆ったマスク材料層１と、ＳｉＯ2層／ＳｉＮ層４とをマスクにして、熱酸化法により、Ｓｉ柱３の底部と、ｉ層基板２の上表面に形成した。そして、Ｓｉ柱３の底部側面にＳｉＯ2層／ＳｉＮ層４を残して、垂直方向において、ＳｉＯ2層５の上端より上方に離れて、Ｐ+層１８を形成した。これにより、垂直方向において、ＳｉＯ2層５と、Ｐ+層１８とが重なることを防ぐことができる。これにより、ＳｉＯ2層５と、Ｐ+層１８とが重なることで、Ｐ+層１８とＳｉ柱３側面のＳｉ面との接触面積の減少によるソースまたはドレインの抵抗の増大を防ぐことができる。また、Ｐ+層１８を選択エピタキシャル結晶成長させるＳｉ柱３底部側面を、応力集中を生じているＳｉ柱３とＳｉＯ2層５との界面から離すことができる。これにより、結晶性のよいＰ+層１８をＳｉ柱３底部側面に形成することができる。
６．Ｐ+層３２が、Ｓｉ柱３の上面に繋がり、且つ、Ｓｉ柱３の上面の平面視において、Ｓｉ柱３の頂部形状を維持して、そこから垂直方向上方に延びたＰ+層３２の下部領域と、そして、この下部領域の上面に繋がり、且つ、この下部領域の上面の平面視において、Ｐ+層３２の下部領域の外周端より外側に外周端があるＰ+層３２の上部領域とを有するように形成した。このように、上部Ｐ+層３２を、平面視において、Ｓｉ柱３より大きい面積で形成することができる。これにより、金属配線層Ｍ２とＰ+層３２を繋ぐ、コンタクトホールＣ２を、余裕のあるマスク合せ精度で、形成することができる。
（第２実施形態）
以下、図２Ａ～図２Ｃを参照しながら、本発明の第２実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ－Ｙ’線に沿う断面構造図である。本第２実施形態の製造方法は、以下に説明する相違点を除き、第１実施形態で示した工程と同様である。
図２Ａに示す工程の前までは、図１Ａから図１Ｇまでと同じ工程を行う。そして、Ｓｉ柱３の底部で露出した側面に接して、アクセプタ不純物を高濃度で含んだＰ+層３５を選択エピタキシャル結晶成長法により形成する。この場合、平面視において、Ｐ+層３５の外周は、ＳｉＮ／ＳｉＯ2層１３の外周より内側になるように形成する。そして、全体に、ＡＬＤ法とＣＶＤ（Chemical Vapor Deposition）法により、Ｗ層（図示せず）を覆う。そして、ＣＭＰ法により、その上表面位置が、マスク材料層１の上表面になるように研磨する。そして、Ｗ層をエッチバック法によりエッチングして、Ｐ+層３５に繋がったＷ層３６を形成する。なお、Ｗ層３６を形成する前に、Ｐ+層３５とＷ層３６の間に、Ｐ+層３５とＷ層３６の間の抵抗を下げるためのバリヤ金属層である、例えばＴａ層を形成してもよい。この場合、平面視においてＴａ層はＰ+層３５を等幅で囲んで形成される。
次に、図２Ｂに示すように、全体にＳｉＯ2層（図示せず）を覆い、ＣＭＰ法により、その上表面位置が、マスク材料層１の上表面になるように研磨する。そして、平面視において、Ｓｉ柱３と一部が重なったレジスト層２２を形成する。そして、ＳｉＮ／ＳｉＯ2層１３、マスク材料層１、レジスト層２２をマスクにして、ＳｉＯ2層と、Ｗ層３６とをエッチングして、ＳｉＯ2層３７、Ｗ層３６ａを形成する。そして、レジスト層２２を除去する。この場合、平面視において、Ｐ+層３５の全周を囲んでＷ層３６ａが形成される。
次に、図１Ｋから図１Ｐまでと同じ工程を行うことにより、図２Ｃに示すように、ＳＧＴが形成される。
本実施形態のＳＧＴを有する柱状半導体装置の製造方法によれば、次のような特徴が得られる。
１．第１実施形態では、平面視において、Ｗ層２０ａはＰ+層１８の外周の一部と接している。Ｗ層２０ａはＰ+層１８の全周を囲んでいない。これに対し、本実施形態では、平面視において、Ｐ+層３５の全周を等幅で囲んでＷ層３６ａが形成されている。このようにＷ層３６ａが、Ｐ+層３５の全周を等幅で囲むことにより、Ｐ+層３５とＷ層３６ａとの接続抵抗の低減化が図れる。これにより、ＳＧＴ回路の更なる高速化を図ることができる。
２．本実施形態では、平面視において、Ｓｉ柱３を囲んだ部分のＷ層３６は、ＳｉＮ／ＳｉＯ2層１３をマスクにして、エッチングされている。ＳｉＮ／ＳｉＯ2層１３は、Ｓｉ柱３に対して、リソグラフィ法におけるマスク合せズレが生じない自己整合により形成されている。このため、平面視において、Ｐ+層３５の全周を囲んだＷ層３６ａを高精度に、且つ小さい面積で形成されている。これにより、高密度のＳＧＴ回路が実現できる。
（第３実施形態）
以下、図３Ａ～図３Ｉを参照しながら、本発明の第３実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ－Ｙ’線に沿う断面構造図である。
図３Ａに示す工程の前までは、図１Ａ～図１ＥのＳｉＮ／ＳｉＯ2層１３形成前までの工程を行う。そして、全体にＳｉＯ2層（図示せず）を覆い、ＣＭＰ法によりＳｉＯ2層の上表面位置がマスク材料層１の上表面位置になるように研磨する。そして、エッチバック法によりＳｉＯ2層をエッチングして、ＳｉＯ2層３８を形成する。このＳｉＯ2層３８の上表面位置は、垂直方向において、マスク材料層１の下端になるのが望ましい。そして、Ｓｉ柱３の頂部側面を囲み、且つＳｉＯ2層３８上に、ＳｉＮ／ＳｉＯ2層１３を形成したのと同じ方法を用いて、ＳｉＮ／ＳｉＯ2層３９を形成する。
次に、図３Ｂに示すように、ＳｉＮ／ＳｉＯ2層３９をマスクにして、ＳｉＯ2層３８、ＴｉＮ層１２、ＨｆＯ2層１１をエッチングして、Ｓｉ柱３を囲んだＳｉＯ2層３８ａ、ＴｉＮ層１２ｃ、ＨｆＯ2層１１ｃを形成する。
次に、図３Ｃに示すように、ＳｉＮ／ＳｉＯ2層３９をマスクにして、更にＳｉＮ層９、ＳｉＯ2層８をエッチングして、Ｓｉ柱３を囲んだＳｉＮ層９ｂ、ＳｉＯ2層８ｂを形成する。
次に、図３Ｄに示すように、ＴｉＮ層１２ｃの上部及び下部で露出している部分を酸化してＴｉＮＯ層４５ａ、４５ｂを形成する。そして、マスク材料層１を除去する。そして、Ｓｉ柱３の頂部をエッチングして、凹部４２を形成する。そして、Ｓｉ柱３の底部の側面にあるＳｉＯ2層８ａ、ＳｉＯ2層／ＳｉＮ層４ａをエッチングして、Ｓｉ柱３の底部側面を露出させて、開口部４１を形成する。
次に、図３Ｅに示すように、選択エピタキシャル結晶成長法により、Ｓｉ柱３の底部開口部４１と、頂部奥部４２に、Ｓｉ柱３に接して、アクセプタ不純物を高濃度に含んだＰ+層４３、４４を形成する。
次に、図３Ｆに示すように、タンタル（Ｔａ）のスパッタ蒸着法により、Ｐ+層４４上のＴａ層４７と、Ｐ+層４３に接し、且つＳｉ柱外周部のＳｉＮ層７上にＴａ層４６を形成する。このＴａのスパッタ蒸着は、蒸着加速電圧を調整して、側面が垂直であるＳｉＯ2層３８ａ側面に蒸着されないように行う（非特許文献２を参照）。そして、全体に軽いＴａエッチングを行い、ＳｉＮ／ＳｉＯ2層３９側面に付いたＴａを除去する。
次に、図３Ｇに示すように、全体にＳｉＯ2層（図示せず）を覆い、ＣＭＰ法により、ＳｉＯ2層と、Ｔａ層４７の上表面位置が、ＴｉＮＯ層４５ｂの上表面位置になるように研磨して、ＳｉＯ2層４８と、上表面が平坦なＴａ層４７ａとを形成する。そして、平面視において、Ｓｉ柱を覆ったレジスト層４９を形成する。
次に、図３Ｈに示すように、レジスト層４９と、ＳｉＮ／ＳｉＯ2層３９をマスクにして、ＳｉＯ2層４８をエッチングして、ＳｉＯ2層４８ａを形成する。
次に、図３Ｉに示すように、レジスト層４９と、ＳｉＮ／ＳｉＯ2層３９をマスクにして、更にＴａ層４６をエッチングして、配線導体層であるＴａ層４６ａを形成する。そして、レジスト層４９を除去する。そして、図１Ｋ～図１Ｐと同じ工程を行うことにより、ｉ層基板２上にＳＧＴが形成される。ここで、Ｔａ層４７ａは、上部配線導体層との接続導体層となる。
本実施形態のＳＧＴを有する柱状半導体装置の製造方法によれば、次のような特徴が得られる。
１．本実施形態では、図３Ｅに示すように、Ｐ+層４３、４４を同時に選択エピタキシャル結晶成長法により形成している。これにより、ＳＧＴ製作の工程が簡略化される方法によっても、第１実施形態と同じ特徴を有するＳＧＴが実現される。
２．本実施形態では、平面視において、Ｓｉ柱３頂部上にあるＰ+層４４と接続導体層であるＴａ層４７ａの外周が、Ｓｉ柱３の外周と同じで、上方に伸びて形成されている。Ｔａ層４７ａは低抵抗であるので、このＴａ層４７と、上部配線導体層との接続領域は、平面視において、Ｔａ層４７の一部と繋がるだけでも良い。これにより、高密度のＳＧＴ回路が実現する。
（第４実施形態）
以下、図４Ａ～図４Ｄを参照しながら、本発明の第４実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ－Ｙ’線に沿う断面構造図である。
図４Ａに示すように、図３Ａ、３Ｂに示した工程における、ゲートＨｆＯ2層１１、ゲートＴｉＮ層１２を形成しないで、ＳｉＯ2層／ＳｉＮ層４の外周部に、図３Ａと同じくＳｉＯ2層３８を形成し、同じくマスク材料層１の側面にＳｉＯ2層／ＳｉＮ層３９ａを形成する。そして、ＳｉＯ2層／ＳｉＮ層３９ａ、マスク材料層１をマスクにして、ＳｉＯ2層３８をエッチングして、ＳｉＯ2層３８ｂをＳｉＯ2層／ＳｉＮ層４の側面を囲み、且つＳｉＮ層９上に形成する。
次に、図４Ｂに示すように、ＳｉＯ2層／ＳｉＮ層３９ａ、マスク材料層１をマスクにして、ＳｉＮ層９と、ＳｉＯ2層８をエッチングして、ＳｉＮ層９ｃと、ＳｉＯ2層８ｃを形成する。
次に、図４Ｃに示すように、ＳｉＯ2層８ｃをエッチングして、Ｓｉ柱３の底部側面を露出させる。そして、選択エピタキシャル結晶成長法により、アクセプタ不純物を高濃度に含んだＰ+層５０を形成する。そして、Ｐ+層に接して、その外周部にＷ層５１を形成する。そして、Ｗ層５１上にあって、且つＳｉＯ2層３８ｂの外周部にＳｉＮ層５２を形成する。
次に、図４Ｄに示すように、ＳｉＯ2層／ＳｉＮ層３９ａ、ＳｉＯ2層３８ｂ、ＳｉＮ層４ｄをエッチングする。このエッチングでは、ＳｉＮ層４ｄの底部に位置して、ＳｉＮ層４ｅを残存させる。そして、Ｓｉ柱３の側面を酸化してＳｉＯ2層５４を形成する。そして、ＳｉＯ2層５４を除去する。これにより、垂直方向において、ＳｉＮ層５２より上部に、Ｓｉ柱３径より小さい径を持つＳｉ柱３ａが形成される。
次に、図４Ｅに示すように、全体にゲートＨｆＯ2層１１ｄと、ゲートＴｉＮ層１２ｄをＡＬＤ法により形成する。そして、ゲートＨｆＯ2層１１ｄと、ゲートＴｉＮ層１２ｄのパターンニングは、図１Ｅ、図１Ｆで説明したのと同じ方法を用いて行う。そして、Ｗ層５１のパターニングは、図１Ｉ、図１Ｊで説明したのと同じ方法を用いておこなう。そして、その後、図１Ｋから図１Ｐの工程を行うことにより、ｉ層基板２上にＳＧＴが形成される。
実施形態のＳＧＴを有する柱状半導体装置の製造方法によれば、次のような特徴が得られる。
１．本実施形態によれば、Ｐ+層５０は、平面視において、Ｓｉ柱３ａより長い外周を持つＳｉ柱３の側面に接して形成される。これにより、Ｐ+層５０を介して流れる電流のＳｉ柱３側面面積を大きくすることができる。これにより、ソース・ドレイン抵抗の低減化が図れる。なお、更なるソース・ドレイン抵抗の低減には、最終工程までの熱工程により、Ｐ+層５０からのアクセプタ不純物が、上部Ｓｉ柱３ａと底部Ｓｉ柱３との境界近くまで、拡散されていることが、より望ましい。
２．本実施形態によれば、Ｐ+層５０の形成は、ゲートＨｆＯ2層１１ｄと、ゲートＴｉＮ層１２ｄとの形成の前に行われる。これにより、Ｐ+層５０の選択エピタキシャル結晶成長は、第１実施形態において課題となるゲートＨｆＯ2層１１ｄと、ゲートＴｉＮ層１２とゲートＨｆＯ2層１１ｄへの熱ダメージを考慮する必要がない。これにより、Ｐ+層５０の選択エピタキシャル結晶成長プロセスにおける、例えば結晶性を上げるためのエピタキシャル成長温度の高温化などのプロセスマージンを広げることができる。
なお、本発明に係る実施形態では、ＳＧＴ単体トランジスタを例として説明したが、複数のＳＧＴを用いた回路形成においても本発明を適用することができる。
また、本発明に係る実施形態では、１つの半導体柱３に１個のＳＧＴを形成したが、２個以上を形成する回路形成においても、本発明を適用できる。
また、第１実施形態では、図１Ａに示したように、ＳｉＯ2層／Ａｌ2Ｏ3層／ＳｉＯ2層よりなるマスク材料層１をエッチングマスクとして用いた。その目的が得られるものであれば、単層または複数層よりなる他の組み合わせの材料層であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、図１Ａに示したように、ＳｉＯ2層／Ａｌ2Ｏ3層／ＳｉＯ2層よりなるマスク材料層１は、その一部、または全体を、図１Ｌで示した工程まで、Ｓｉ柱３の頂部を、それまでのエッチングに対するマスクとして残存させた。その目的が得られるものであれば、単層または複数層の他の組み合わせの材料層であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、図１Ｆに示すように、マスク材料層１、ＳｉＮ／ＳｉＯ2層１３をマスクにして、ＴｉＮ層１２、ＨｆＯ２層１１、ＳｉＮ層９、ＳｉＯ2層８をエッチングして、ＴｉＮ層１２ａ、ＨｆＯ2層１１ａ、ＳｉＮ層９ａ、ＳｉＯ2層８ａを形成した。ＳｉＮ／ＳｉＯ2層１３は、ＴｉＮ層１２、ＨｆＯ2層１１、ＳｉＮ層９、ＳｉＯ2層８をエッチングするためのマスクとしての役割を果たすものであれば、単層または複数層よりなる他の組み合わせの材料層であってもよい。これは、図１Ｋに示したＳｉＮ／ＳｉＯ2層２５、そして、第３実施形態での、図３Ａに示したＳｉＮ／ＳｉＯ2層３９においても同じである。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、ｉ層基板２上にＳｉ柱３を形成して、ＳＧＴを形成したが、ｉ層基板２の代わりにＳＯＩ（Silicon On Insulator）基板を用いてもよい。また、ｉ層基板２にウエル構造を設けてもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、図１Ｃに示すように、Ｓｉ柱３頂部をマスク材料層１で覆い、側面をＳｉＯ2／ＳｉＮ層４で覆った状態で、熱酸化法によりＳｉ柱３の底部と、ｉ層基板２上面にＳｉＯ2層５を形成した。このＳｉＯ2層５は、例えばＦＣＶＤ法とＣＭＰ法により全体にＦＣＶＤ－ＳｉＯ2層を、その上表面位置が、マスク材料層の上表面位置になるようにした後に、熱酸化してもよい。この場合、酸素（Ｏ）はＦＣＶＤ－ＳｉＯ2層を通過して、Ｓｉ柱３の底部と、ｉ層基板２上面が酸化されることにより、ＳｉＯ2層５を形成される。また、他の方法により、ＳｉＯ2層５を形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、図１Ｇに示すように、ＴｉＮ層１２ａの頂部、及び底部で、露出しているＴｉＮ層１２ａを酸化して絶縁層であるＴｉＮＯ層１５ａ、１５ｂを形成した。これに対して、例えば、図１Ｆにおいて、ＳｉＯ2層８ａを残存させた状態で、露出したＴｉＮ層１２ａをエッチングして凹部を形成し、その後にＡＬＤ法により、凹部を埋め、且つ全体にＳｉＮ層を覆う。そして、凹部にＳｉＮ層を残して、他の全体を覆ったＳｉＮ層をエッチングして除去する。これにより、ＴｉＮ層１２ａの頂部、及び底部にＳｉＮ層による絶縁層を形成することができる。このようにして、酸化以外の方法を用いて、ＴｉＮ層１２ａの頂部、及び底部に絶縁層を形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、図１Ｄに示すように、Ｓｉ柱３の外周のＳｉＯ2層５上に、ＳｉＮ層７、ＳｉＯ2層８、ＳｉＮ層９を形成した。そして、図１Ｆ，図１Ｇに示すように、マスク材料層１、ＳｉＮ／ＳｉＯ2層１３をマスクにして、ＴｉＮ層１２、ＨｆＯ2層１１、ＳｉＮ層９、ＳｉＯ2層８をエッチングして、ＴｉＮ層１２ａ、ＨｆＯ2層１１ａ、ＳｉＮ層９ａ、ＳｉＯ2層８ａを形成した。そして、露出しているＴｉＮ層１２ａを酸化して、ＴｉＮＯ層１５ａ、１５ｂを形成する。そして、ＳｉＯ2層８ａをエッチングして、Ｓｉ柱３の底部側面が露出した空間１６を形成した。この場合、マスク材料層１、ＳｉＮ／ＳｉＯ2層１３、ＴｉＮ層１２ａ、ＨｆＯ2層１１ａ、ＳｉＮ層９、ＳｉＯ2層８の材料の選択、及びこれらのエッチング方法は、Ｓｉ柱３の底部側面を露出する目的が得られるものであれば任意である。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、図１Ｈに示すように、Ｐ+層１８の形成を選択エピタキシャル結晶成長法を用いて行った。このＰ+層１８形成は、ＣＶＤ法に限らず、例えば分子線堆積（Molecular beam deposition ）、ＡＬＤ法、液相エピタキシャル法など、選択エピタキシャル結晶成長できるほかの方法を用いても良い。これはＰ+層３２の形成に対しても同様である。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、図１Ｊに示すように、マスク材料層１、ＳｉＮ／ＳｉＯ2層１３、レジスト層２２をマスクにして、ＳｉＯ2層２１と、Ｗ層２０をエッチングした。これにより、平面視において、Ｓｉ柱３の側面を円帯状に囲んだＰ+層１８に接して、レジスト層２２下にＷ層２０ａを形成した。このレジスト層２２は、本エッチングの目的が得られるものであれば、レジスト材料層、有機層または無機層よりなる単層、または複数層より構成されたものであってもよい。また、レジスト層２２は、ＳｉＯ2層２１と、Ｗ層２０のエッチングの途中において、上層部分がエッチングされても、エッチングの最終において、マスク層としての機能があるものであればよい。また、ＳｉＯ2層２１ａがＷ層２０ａの形成におけるマスクとして機能できれば、レジスト層２２はエッチングの最終段階で除去されていてもよい。また、上記のことは、レジスト層２７についても同様である。そして、このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態における、図１Ｐに示すように、Ｐ+層３２の下端の垂直方向における位置は、ゲート導体層であるＴｉＮ層１２ｂの上端になるように形成した。このＰ+層３２の底部の位置は、ゲートＴｉＮ層１２ｂの上端位置にあるのが望ましい。このＰ+層３２の底部の位置は、ゲートＴｉＮ層１２ｂの上端位置とは、ＳＧＴの動作に不都合を生じさえなければ、ゲートＴｉＮ層１２ｂの上端より少し上にある場合や、少し下にある場合を含むものである。また、Ｐ+層３２の下端の垂直方向における位置は、ゲート絶縁層１１ｂの上端位置より上にあっても、下にあってもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、Ｐ+層１８に繋がった配線導体層部分を、Ｗ層２０ａで形成したが、他の金属または合金層などの単層または複数層から構成される材料層で形成してもよい。また、第３実施形態におけるＰ+層４３に接続したＴａ層４６についても同様である。このことは、本発明に係るその他の実施形態においても同様である。
また、本発明の実施形態では、Ｓｉ柱３の平面視における形状は、円形状であった。これに対して、本発明は、平面視におけるＳｉ柱３の形状は、矩形状、楕円状であっても、同様に適用できる。
また、第１実施形態では、図１Ｐに示された、Ｐ+層１８、３２はＳｉ柱３の底部側面と、頂部上とに形成された。Ｐ+層１８、３２と、Ｓｉ柱３との境界において、拡大して見ると、Ｐ+層１８、３２のアクセプタ不純物が、形成後の熱工程により、Ｓｉ柱３内に拡散されている。この場合、イオン注入、または固相拡散法と比べて、Ｐ+層１８、３２と、Ｓｉ柱３との境界における、急峻なアクセプタ不純物分布が保持されるので、接合抵抗の低減化が図れる。また、Ｓｉ柱３径が、平面視において、更に小さくなってくると、平面視において、選択エピタキシャル結晶成長法により形成されたＰ+層１８、３２よりのアクセプタ不純物が、Ｓｉ柱３内部全体に拡散される。この場合でも、Ｓｉ柱３内の垂直方向における不純物分布は、イオン注入、または固相拡散法と比べて、急峻になっている。これは、必要なＰ+層１８が、初めにＳｉ柱３の外周部に形成されるのに対して、イオン注入では高温での不純物イオンの活性化処理、固相拡散ではＰ+領域をＳｉ柱３内部形成するための不純物熱拡散のための熱処理を必要とすることによる。なお、この不純物分布の急峻性のためには、Ｐ+層１８、３２形成後の熱工程の低温化と、短時間化がなされることが望ましい。このことは、本発明に係るその他の実施形態においても同様である。
また、同様に、第１実施形態において、Ｓｉ柱３径が、平面視において、更に小さくなってくると、平面視において、選択エピタキシャル結晶成長法により形成されたＰ+層１８よりのアクセプタ不純物が、Ｓｉ柱３内部全体に拡散される。この場合、Ｐ+層１８のＳｉ柱３内での、垂直方向における上端位置は、ＳｉＮ層９ａの下端位置より上方になる。このＰ+層１８のＳｉ柱３内での上端位置は、ゲートＴｉＮ層１２ｂの下端位置にあるのが望ましいが、ＳＧＴの動作に不都合を生じさえなければ、ゲートＴｉＮ層１２ｂの下端位置より上にあっても、下にあってもよい。Ｐ+層３２についても同様である。このことは、本発明に係るその他の実施形態においても同様である。
また、第４実施形態では、最終工程までの熱工程により、Ｐ+層５０からのアクセプタ不純物が、上部Ｓｉ柱３ａと底部Ｓｉ柱３との境界近くまで、拡散されていることが、より望ましいと述べた。この場合においても、ＳＧＴの動作に不都合を生じさえなければ、Ｐ+層５０から繋がるアクセプタ不純物拡散領域は、その上端位置が底部Ｓｉ柱３の上端位置にあってもよい。ここで、底部Ｓｉ柱３の上端位置とは、上部Ｓｉ柱３ａと底部Ｓｉ柱３との境界より少し上にある場合や、少し下にある場合も含むものである。
また、第１実施形態では、Ｓｉ柱３の底部側面、及び頂部上に、高濃度のアクセプタ不純物を含んだＰ+層１８、３２を形成した。Ｐ+層１８、３２に替えて、Ｎ+層を形成しても良い。また、基板上に複数の半導体柱を形成し、それぞれを異なる半導体母体からなるＰ+層１８、３２、またはＮ+層を形成してもよい。また、Ｓｉ柱３は他の半導体材料より形成されてもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、Ｐ+層１８、３２を、選択エピタキシャル結晶成長法により、共にアクセプタ不純物を高濃度に含んで形成した。これにより、アクセプタ不純物濃度がＰ+層１８、３２とＳｉ柱３の接合面で急峻に変化したＰＮ接合を形成することができる。これは、ＳＧＴのソース、ドレインの低抵抗化に繋がる。このソース、ドレインの低抵抗化は、Ｐ+層１８、またはＰ+層３２の、一方を、アクセプタ不純物を高濃度に含んで、選択エピタキシャル結晶成長により形成しても、選択エピタキシャル結晶成長を行った、ソースまたはドレインの低抵抗化に繋がる。
また、第１実施形態では、ゲート電極としてＴｉＮ層１２ｂを用いて説明したが、ゲート電極材料層は、単層または複数層の他の導体層より形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、Ｓｉ柱３の上下に、同じ極性の導電性を有するＰ+層１８、３２で、ソース、ドレインを構成するＳＧＴについて説明したが、極性が異なるソース、ドレインを有するトンネル型ＳＧＴに対しても、本発明が適用できる。このことは、第３実施形態を除いて、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、垂直方向において、ＳｉＯ2層５の上端より上方に離れて、Ｐ+層１８を形成した。これにより、垂直方向において、ＳｉＯ2層５と、Ｐ+層１８とが重なることを防ぐことができる。そして、これにより、ＳｉＯ2層５と、Ｐ+層１８とが重なることで、Ｐ+層１８とＳｉ柱３側面のＳｉ面との接触面積の減少によるソースまたはドレインの抵抗の増大を防ぐことができる。また、Ｐ+層１８を選択エピタキシャル結晶成長させるＳｉ柱３底部側面を、応力集中を生じているＳｉ柱３とＳｉＯ2層５との界面から離すことができる。これにより、結晶性のよいＰ+層１８を選択エピタキシャル結晶成長させるＳｉ柱３底部側面に形成することができる。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、図１Ｎ、図１Ｏを用いて説明したように、Ｓｉ柱３の頂部をエッチングして凹部３１を形成し、その後に、凹部３１にＰ+層３２を選択エピタキシャル結晶成長法により、形成した。これに対して、例えば、図１Ｍにおいて説明したように、全体にＳｉＮ層（図示せず）を覆い、その後にＣＭＰ法により、ＳｉＮ層の上表面位置が、マスク材料層１の上表面位置になるように研磨する。そして、マスク材料層１をＡｌ2Ｏ3層までエッチングした。これに対して、マスク材料層１の全体をエッチングすることにより、Ｓｉ柱３上に凹部３１と同様の凹部を形成することができる。このことは、本発明に係るその他の実施形態においても同様である。
また、第２実施形態では、Ｗ層３６を形成する前に、Ｐ+層３５とＷ層３６の間に、Ｐ+層３５とＷ層３６の間の抵抗を下げるためのバリヤ金属層となる、例えばＴａ層を形成してもよいと述べた。この場合、平面視においてＴａ層はＰ+層３５を等幅に形成される。このＴａ層は、平面視において、等幅の単層、または複数層の導体層で形成されていてもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第３実施形態では、マスク材料層１を除去した後に、Ｓｉ柱３の頂部をエッチングして、凹部４２を形成した。この凹部４２は、前述した第１実施形態と同様に、マスク材料層１を除去しただけでも形成することができる。この場合、Ｓｉ柱３の頂部を薄く酸化して、その後にこの形成された酸化膜を除去する洗浄を行うのが望ましい。このことは、本発明に係るその他の実施形態においても同様である。
また、第３実施形態での、図３Ｅに示すＳｉＯ2層３８ａは、外側表層が、Ｐ+層４３、４４を形成する選択エピタキシャル結晶成長において、Ｓｉ層が堆積しない材料層で形成されておれば、ＳｉＯ2層に限らなくてよい。また、この材料層は単層、または複数層より構成されていてもよい。このことは、本発明に係るその他の実施形態においても同様である。
第４実施形態によれば、Ｐ+層５０の形成は、ゲートＨｆＯ2層１１ｄと、ゲートＴｉＮ層１２ｄの形成の前に行われた。このことは、本発明に係るその他の実施形態においても同様に適用できる。
第４実施形態によれば、図４Ｄに示すように露出したＳｉ柱３の側面を酸化してＳｉＯ2層５４を形成した。このＳｉＯ2層５４を除去して、平面視においてＳｉ柱３より細いＳｉ柱３ａを形成した。これに対し、例えば露出したＳｉ柱３表面のＳｉ層をエッチングするなどの他の方法を用いて、Ｓｉ柱３ａを形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、上記各実施形態では、半導体柱におけるチャネル、ソース、ドレインなどの半導体領域としてＳｉ（シリコン）を用いた例について説明した。しかしこれに限られず、本発明の技術思想は、ＳｉＧｅのようにＳｉを含んだ半導体材料、またはＳｉ以外の半導体材料を用いた、ＳＧＴを有する半導体装置にも適用可能である。
また、縦型ＮＡＮＤ型フラッシュメモリ回路では、半導体柱をチャネルにして、この半導体柱を囲んだトンネル酸化層、電荷蓄積層、層間絶縁層、制御導体層から構成されるメモリセルが複数段、垂直方向に形成される。これらメモリセルの両端の半導体柱には、ソースに対応するソース線不純物層と、ドレインに対応するビット線不純物層がある。また、１つのメモリセルに対して、その両側のメモリセルの一方がソースならば、他方がドレインの役割を行う。このように、縦型ＮＡＮＤ型フラッシュメモリ回路はＳＧＴ回路の１つである。従って、本発明はＮＡＮＤ型フラッシュメモリ回路に対しても適用することができる。
本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
本発明に係る、柱状半導体装置の製造方法によれば、高性能な柱状半導体装置が得られる。
１ マスク材料層
２ ｉ層基板
３、３ａ Ｓｉ柱
４、４ａ、４ｅ、１３、１３ａ、２５、３９、３９ａ ＳｉＯ2層／ＳｉＮ層
５、８、８ａ、８ｂ、８ｃ、２１、２１ａ、３０、３３、３７、３８、３８ａ、３８ｂ、４８、４８ａ、５４ ＳｉＯ2層
７、９、９ａ、９ｂ、９ｃ、２３、２６、２６ａ、２９、５２ ＳｉＮ層
１１、１１ａ、１１ｂ、１１ｃ、１１ｄ ＨｆＯ2層
１２、１２ａ、１２ｂ、１２ｃ、１２ｄ ＴｉＮ層
１６、４１ 開口部
１５ａ、１５ｂ、４５ａ、４５ｂ ＴｉＮＯ層
１８、３２、３５、４３、４４、５０ Ｐ+層
２０、２０ａ、２４、２４ａ、３６、３６ａ、５１ Ｗ層
２２、２７、４９ レジスト層
３１、４２ 凹部
Ｃ１，Ｃ２、Ｃ３ コンタクトホール
Ｍ１，Ｍ２，Ｍ３ 金属配線層
４６、４６ａ、４７、４７ａ Ｔａ層

Claims (17)

  1. 基板上に、垂直方向に立つ半導体柱を形成する工程と、
    前記半導体柱を囲んでゲート絶縁層を形成する工程と、
    前記ゲート絶縁層を囲んでゲート導体層を形成する工程と、
    垂直方向において、前記ゲート絶縁層より下に位置して、前記半導体柱の下部、または下部側面に接して、ドナーまたはアクセプタ不純物を含んだ第１の不純物領域を形成する工程と、
    垂直方向において、前記ゲート絶縁層より上に位置して、前記半導体柱の頂部に、ドナーまたはアクセプタ不純物を含んだ第２の不純物領域を形成する工程と、
    を有し、
    前記第２の不純物領域を形成する工程が、前記半導体柱の前記頂部の外周を第１の材料層で囲む工程と、前記第１の材料層をマスクにして、前記半導体柱の前記頂部をエッチングする工程と、前記エッチングにより形成された、前記半導体柱上の凹部を形成する工程を有し、
    更に、
    垂直方向において、前記ゲート絶縁層より下の、前記半導体柱の側面外周を第２の材料層で囲む工程と、
    前記第２の材料層をエッチングして、前記ゲート絶縁層より下の、前記半導体柱の側面に開口部を形成する工程と、
    同時に、前記凹部と、前記開口部に、ドナー、またはアクセプタ不純物原子を含んだ前記第１の不純物領域と、前記第２の不純物領域を、選択エピタキシャル結晶成長法により形成する工程とを有する
    ことを特徴とする柱状半導体装置の製造方法。
  2. 前記第２の不純物領域の上端が、前記凹部より下方に位置するように形成する、
    ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。
  3. 前記第２の不純物領域の上端に接し、前記凹部内に第１の導体層を形成する工程、を有する、
    ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。
  4. 前記半導体柱を、前記基板上の半導体層上に形成したマスク材料層をマスクにしてエッチングすることにより形成する工程と、
    前記第1の不純物領域を形成する前工程において、前記半導体柱の側面全体に第３の材料層を形成する工程と、
    前記マスク材料層と、前記第３の材料層と、を耐酸化マスクにして、酸化を行い、前記半導体柱の底部と、前記半導体柱の外周部の前記半導体層の表層と、に酸化層を形成する工程と、を有する、
    ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。
  5. 垂直方向において、前記第１の不純物領域の下端が、前記半導体柱の底部の前記酸化層の上端より離れるように形成される、
    ことを特徴とする請求項４に記載の柱状半導体装置の製造方法。
  6. 平面視において、前記半導体柱の底部の側面を囲む第４の材料層を形成する工程と、
    前記第４の材料層上にあり、且つ、平面視において、前記半導体柱を等幅で囲み、且つ垂直方向において、単層又は複数層よりなる第５の材料層を形成する工程と、
    前記第５の材料層をマスクにして、垂直方向に、前記第４材料層をエッチングする工程と、
    前記第５の材料層をマスクにして、水平方向に、前記第４材料層をエッチングして、前記半導体柱の下部側面を露出させて前記開口部を形成する工程と、
    平面視において、前記開口部の前記半導体柱の側面から外側に延びた、ドナーまたはアクセプタ不純物を含んだ前記第１の不純物領域を、選択エピタキシャル結晶成長法により、形成する工程を、有する、
    ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。
  7. 前記第１の不純物領域の形成を、前記ゲート絶縁層を形成する前に行う、
    ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。
  8. 前記第１の不純物領域を形成した後、垂直方向において、前記第１の不純物領域の上端位置より上方の前記半導体柱の外周部を、等幅で除去する工程と、
    前記除去する工程の後に、前記ゲート絶縁層を形成する工程と、を有する、
    ことを特徴とする請求項７に記載の柱状半導体装置の製造方法。
  9. 前記第１の不純物領域と、前記第２の不純物領域と、を形成した後、熱処理により、前記第１の不純物領域に含まれているドナー、またはアクセプタ不純物を前記半導体柱内に拡散させて第３の不純物領域を形成し、同時に前記第２の不純物領域に含まれているドナー、またはアクセプタ不純物を前記半導体柱内に拡散させて第４の不純物領域を形成する工程と、を有する、
    ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。
  10. 基板上に、垂直方向に立つ半導体柱を形成する工程と、
    前記半導体柱を囲んでゲート絶縁層を形成する工程と、
    前記ゲート絶縁層を囲んでゲート導体層を形成する工程と、
    垂直方向において、前記ゲート絶縁層より下に位置して、前記半導体柱の下部、または下部側面に接して、ドナーまたはアクセプタ不純物を含んだ第１の不純物領域を形成する工程と、
    垂直方向において、前記ゲート絶縁層より上に位置して、前記半導体柱の頂部に、ドナーまたはアクセプタ不純物を含んだ第２の不純物領域を形成する工程と、
    を有し、
    前記第１の不純物領域を形成する工程は、
    平面視において、前記半導体柱の底部の側面を囲む第１の材料層を形成する工程と、
    前記第１の材料層上にあり、且つ、平面視において、前記半導体柱を等幅で囲み、且つ垂直方向において、単層又は複数層よりなる第２の材料層を形成する工程と、
    前記第２の材料層をマスクにして、前記第１材料層をエッチングして、前記半導体柱の下部側面を露出させて開口部を形成する工程と、
    平面視において、前記開口部の前記半導体柱の側面から外側に延びた、ドナーまたはアクセプタ不純物を含んだ前記第１の不純物領域を、選択エピタキシャル結晶成長法により、形成する工程を、有する、
    ことを特徴とする柱状半導体装置の製造方法。
  11. 前記半導体柱を、前記基板上の半導体層上に形成したマスク材料層をマスクにしてエッチングすることにより形成する工程と、
    前記第1の不純物領域を形成する前工程において、前記半導体柱の側面全体に第３の材料層を形成する工程と、
    前記マスク材料層と、前記第３の材料層と、を耐酸化マスクにして、酸化を行い、前記半導体柱の底部と、前記半導体柱の外周部の前記半導体層の表層と、に酸化層を形成する工程と、を有する、
    ことを特徴とする請求項１０に記載の柱状半導体装置の製造方法。
  12. 垂直方向において、前記第１の不純物領域の下端が、前記半導体柱の底部の前記酸化層の上端より離れるように形成される、
    ことを特徴とする請求項１１に記載の柱状半導体装置の製造方法。
  13. 前記第１の不純物領域の形成を、前記ゲート絶縁層を形成する前に行う、
    ことを特徴とする請求項１０に記載の柱状半導体装置の製造方法。
  14. 前記第１の不純物領域を形成した後、垂直方向において、前記第１の不純物領域の上端位置より上方の前記半導体柱の外周部を、等幅で除去する工程と、
    前記除去する工程の後に、前記ゲート絶縁層を形成する工程と、を有する、
    ことを特徴とする請求項１０に記載の柱状半導体装置の製造方法。
  15. 前記第１の不純物領域を形成した後、熱処理により、前記第１の不純物領域に含まれているドナー、またはアクセプタ不純物を前記半導体柱内に拡散させて第３の不純物領域を形成する工程と、
    前記熱処理により、垂直方向における前記第３の不純物領域の上端位置を、前記等幅で除去した前記半導体柱の前記外周部の下端になるように、前記ドナーまたはアクセプタ不純物を拡散させる工程と、を有する
    ことを特徴とする請求項１４に記載の柱状半導体装置の製造方法。
  16. 前記第２の材料層が、前記ゲート絶縁層と、前記ゲート導体層と、前記ゲート導体層の側面を囲む第４の材料層よりなる、
    ことを特徴とする請求項１０に記載の柱状半導体装置の製造方法。
  17. 垂直方向において、前記ゲート導体層と、前記第１の不純物領域の間に第１の絶縁層を形成する工程を、有する、
    ことを特徴とする請求項１０に記載の柱状半導体装置の製造方法。
JP2020517652A 2018-05-08 2018-05-08 柱状半導体装置の製造方法 Active JP7056994B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2018/017742 WO2019215808A1 (ja) 2018-05-08 2018-05-08 柱状半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPWO2019215808A1 JPWO2019215808A1 (ja) 2021-04-22
JP7056994B2 true JP7056994B2 (ja) 2022-04-19

Family

ID=68467324

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020517652A Active JP7056994B2 (ja) 2018-05-08 2018-05-08 柱状半導体装置の製造方法

Country Status (5)

Country Link
US (1) US11380780B2 (ja)
JP (1) JP7056994B2 (ja)
KR (1) KR102349243B1 (ja)
CN (1) CN111771266A (ja)
WO (1) WO2019215808A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220384446A1 (en) * 2020-12-25 2022-12-01 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing memory device using semiconductor element

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001320052A (ja) 2000-05-02 2001-11-16 Fujitsu Ltd 半導体装置及び半導体集積回路
US20160005850A1 (en) 2014-07-03 2016-01-07 Broadcom Corporation Semiconductor device with a vertical channel
WO2016031014A1 (ja) 2014-08-28 2016-03-03 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置、及び、半導体装置の製造方法
WO2018033981A1 (ja) 2016-08-18 2018-02-22 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体装置とその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2703970B2 (ja) 1989-01-17 1998-01-26 株式会社東芝 Ｍｏｓ型半導体装置
US6664143B2 (en) * 2000-11-22 2003-12-16 North Carolina State University Methods of fabricating vertical field effect transistors by conformal channel layer deposition on sidewalls
US6759730B2 (en) * 2001-09-18 2004-07-06 Agere Systems Inc. Bipolar junction transistor compatible with vertical replacement gate transistor
JP5281215B1 (ja) * 2011-09-08 2013-09-04 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 固体撮像装置
JP5841696B1 (ja) * 2014-11-27 2016-01-13 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 柱状半導体装置と、その製造方法
US9640636B1 (en) * 2016-06-02 2017-05-02 Globalfoundries Inc. Methods of forming replacement gate structures and bottom and top source/drain regions on a vertical transistor device
US10347745B2 (en) * 2016-09-19 2019-07-09 Globalfoundries Inc. Methods of forming bottom and top source/drain regions on a vertical transistor device
US10361300B2 (en) * 2017-02-28 2019-07-23 International Business Machines Corporation Asymmetric vertical device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001320052A (ja) 2000-05-02 2001-11-16 Fujitsu Ltd 半導体装置及び半導体集積回路
US20160005850A1 (en) 2014-07-03 2016-01-07 Broadcom Corporation Semiconductor device with a vertical channel
WO2016031014A1 (ja) 2014-08-28 2016-03-03 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置、及び、半導体装置の製造方法
WO2018033981A1 (ja) 2016-08-18 2018-02-22 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体装置とその製造方法

Also Published As

Publication number Publication date
KR20200089735A (ko) 2020-07-27
CN111771266A (zh) 2020-10-13
WO2019215808A1 (ja) 2019-11-14
US20200373415A1 (en) 2020-11-26
KR102349243B1 (ko) 2022-01-07
JPWO2019215808A1 (ja) 2021-04-22
US11380780B2 (en) 2022-07-05

Similar Documents

Publication Publication Date Title
US9111794B2 (en) Method for producing a semiconductor device having SGTS
WO2018123823A1 (ja) 柱状半導体装置の製造方法
US20100052065A1 (en) New method for mechanical stress enhancement in semiconductor devices
US9224835B2 (en) Method for producing SGT-including semiconductor device
CN103474397A (zh) 制造finfet器件的方法
US10818800B2 (en) Semiconductor structure and method for preparing the same
JP6442645B1 (ja) 柱状半導体装置と、その製造方法
US11705338B2 (en) Method for manufacturing pillar-shaped semiconductor device
TWI750729B (zh) 柱狀半導體裝置及其製造方法
JP7056994B2 (ja) 柱状半導体装置の製造方法
JP6799872B2 (ja) 柱状半導体装置と、その製造方法。
JP7251865B2 (ja) 柱状半導体素子を用いたメモリ装置と、その製造方法
JP7565627B2 (ja) 柱状半導体装置とその製造方法
TWI836152B (zh) 電晶體結構
TWI781747B (zh) 柱狀半導體裝置及其製造方法
WO2023067678A1 (ja) 柱状半導体デバイスの製造方法
JPWO2022130451A5 (ja)
TW202141609A (zh) 柱狀半導體裝置的製造方法
KR20140123338A (ko) 반도체 장치 및 제조 방법
TW202230741A (zh) 柱狀半導體裝置的製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201008

A529 Written submission of copy of amendment under article 34 pct

Free format text: JAPANESE INTERMEDIATE CODE: A5211

Effective date: 20201008

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20201008

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20211208

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220307

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220316

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220331

R150 Certificate of patent or registration of utility model

Ref document number: 7056994

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150