JP6799872B2 - 柱状半導体装置と、その製造方法。 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 203
- 238000004519 manufacturing process Methods 0.000 title claims description 57
- 239000010410 layer Substances 0.000 claims description 651
- 239000012535 impurity Substances 0.000 claims description 121
- 238000000034 method Methods 0.000 claims description 69
- 239000000463 material Substances 0.000 claims description 54
- 239000004020 conductor Substances 0.000 claims description 28
- 239000000758 substrate Substances 0.000 claims description 27
- 238000002109 crystal growth method Methods 0.000 claims description 19
- 230000002093 peripheral effect Effects 0.000 claims description 18
- 239000002356 single layer Substances 0.000 claims description 18
- 230000008569 process Effects 0.000 claims description 9
- 230000003647 oxidation Effects 0.000 claims description 7
- 238000007254 oxidation reaction Methods 0.000 claims description 7
- 238000010438 heat treatment Methods 0.000 claims description 3
- 238000009413 insulation Methods 0.000 claims description 3
- 239000002344 surface layer Substances 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 148
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 42
- 230000015572 biosynthetic process Effects 0.000 description 17
- 238000005530 etching Methods 0.000 description 15
- 239000013078 crystal Substances 0.000 description 11
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 238000000231 atomic layer deposition Methods 0.000 description 7
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 6
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000007790 solid phase Substances 0.000 description 3
- 238000007740 vapor deposition Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- FAQYAMRNWDIXMY-UHFFFAOYSA-N trichloroborane Chemical compound ClB(Cl)Cl FAQYAMRNWDIXMY-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000007791 liquid phase Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 239000012044 organic layer Substances 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical group [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 230000003685 thermal hair damage Effects 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66409—Unipolar field-effect transistors
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- H01L29/66666—Vertical transistors
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
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Description
基板上に、垂直方向に立つ半導体柱と、
前記半導体柱を囲んだゲート絶縁層と、
前記ゲート絶縁層を囲んだゲート導体層と、
前記半導体柱の底部側面を、平面視において等幅で囲んだ、アクセプタ、またはドナー不純物を含んだ第1の不純物領域と、
前記半導体柱の頂部、又は側面にある、アクセプタ、またはドナー不純物を含んだ第2の不純物領域と、を有し、
垂直方向において、前記第1の不純物領域の上表面位置が、前記ゲート絶縁層の下端位置にあり、
垂直方向において、前記第2の不純物領域の下端位置が、前記ゲート絶縁層の上端位置にあり、
前記第1の不純物領域と前記第2の不純物領域とが、ソース、またはドレインとなり、
前記第1の不純物領域と、前記第2の不純物領域とが単結晶性を有している、
ことを特徴とする
ことがさらに好ましい。
ことがさらに好ましい。
前記第1の導体領域に繋がった第2の導体領域が、水平方向に延在している
ことがさらに好ましい。
前記半導体柱の上面に繋がり、且つ、前記半導体柱の上面の平面視において、前記半導体柱の頂部形状を維持して、前記半導体柱の上面から垂直方向上方に延びた第3の不純物領域と、
前記第3の不純物領域の上面に繋がり、且つ、前記第3の不純物領域の上面の平面視において、前記第3の不純物領域の外周端より外側に外周端がある第4の不純物領域と、よりなる
ことがさらに好ましい。
平面視において、前記第1の半導体柱の外周が、前記第2の半導体柱の外周より外側にある、ことがさらに好ましい。
垂直方向において、前記第5の不純物領域の上端位置が、前記第1の半導体柱の上端位置にある、
ことがさらに好ましい。
ことがさらに好ましい。
ことがさらに好ましい。
基板上に、垂直方向に立つ半導体柱を形成する工程と、
前記半導体柱を覆って、最も外側に絶縁層を有する単層、または複数の材料よりなる第1の材料層を形成する工程と、
垂直方向において、前記半導体柱の下方にある前記第1の絶縁層を除去して、前記半導体柱の側面の一部を露出させる工程と、
露出した前記半導体柱の前記側面に接して、等幅で囲んだ、ドナー、またはアクセプタ不純物を含んだ第1の不純物領域を、選択エピタキシャル結晶成長法により形成する工程と、を有し、
前記第1の不純物領域が単結晶性を有し、且つソース、またはドレインとなる、
ことを特徴とする。
前記半導体柱を覆って、耐酸化材料層を形成する工程と、
前記半導体柱の外周部の前記半導体層の上表面を露出する工程と、
露出した前記半導体層の前記上表面と、前記上表面に繋がる前記半導体柱の底部に酸化絶縁層を形成する工程と、を有する、
ことが望ましい。
ことが望ましい。
前記第1の導体領域に繋がって第2の導体領域を、水平方向に延在して形成する工程と、を有する、
ことが望ましい。
前記第3の不純物領域の上面に繋がり、且つ、前記第3の不純物領域の上面の平面視において、前記第3の不純物領域の外周端より外側に外周端がある第4の不純物領域と、より形成されている、
ことが望ましい。
ことが望ましい。
垂直方向において、前記第5の不純物領域の上端位置が、前記第1の半導体柱の上端位置にある、
ことが望ましい。
垂直方向において、前記第1の絶縁層より下の前記半導体柱側面に接して、前記第1の不純物領域を選択エピタキシャル結晶成長法により形成する工程と、を有する、
ことが望ましい。
ことが望ましい。
以下、図1A〜図1Pを参照しながら、本発明の第1実施形態に係る、SGTを有する柱状半導体装置の製造方法について説明する。(a)は平面図、(b)は(a)のX−X’線に沿う断面構造図、(c)は(a)のY−Y’線に沿う断面構造図を示す。
1.回路の高密度化に伴い、Si柱3径が小さくなる。この場合、従来のようにSi柱3内だけにPN接合形成のための不純物領域を形成させようとすると、不純物領域が細いSi柱3内に限定されることにより、必然的にソースまたはドレインとなるPN接合抵抗の増大が生じる。これに対して、本発明では、Si柱3の底部側面を取り囲むようにSi柱3径の制限なく、低抵抗ソース・ドレインとして必要な体積を有したP+層18を形成されている。且つ、P+層18は単結晶Si層で形成されている。これにより、ソース、ドレインの低抵抗化が図れる。
2.P+層18、32は、Si層に替えて、例えば、シリコン・ゲルマニウム(SiGe)より形成することにより、Si柱3内にホール移動度を高める応力を発生させることが出来る。これにより、SGT回路の高速化を図ることができる。また、SiGeに替えて、アクセプタ、またはドナー不純物を高濃度に含んで、選択エピタキシャル結晶成長ができる他の半導体材料層を選ぶことによって、Pチャネル型、またはNチャネル型のSGTを形成することができる。SGTのチャネルを構成する半導体母体と、ソースまたはドレインを構成する半導体母体を変えることにより高性能SGT回路が実現できる。
3.Si柱3の底部に形成されたSiO2層5と、SiGeより形成されたP+層18、32により、Si柱3内にホール移動度を更に高める応力を発生させることが可能となる。これにより、SGT回路の更なる高速化を図ることができる。
4.SiO2層5はSi柱3を覆ったマスク材料層1と、SiO2層/SiN層4とをマスクにして、熱酸化法により、Si柱3の底部と、i層基板2の上表面に形成した。そして、Si柱3の底部側面にSiO2層/SiN層4を残して、垂直方向において、SiO2層5の上端より上方に離れて、P+層18を形成した。これにより、垂直方向において、SiO2層5と、P+層18とが重なることを防ぐことができる。これにより、SiO2層5と、P+層18とが重なることで、P+層18とSi柱3側面のSi面との接触面積の減少によるソースまたはドレインの抵抗の増大を防ぐことができる。また、P+層18を選択エピタキシャル結晶成長させるSi柱3底部側面を、応力集中を生じているSi柱3とSiO2層5との界面から離すことができる。これにより、結晶性のよいP+層18をSi柱3底部側面に形成することができる。
5.P+層32が、Si柱3の上面に繋がり、且つ、Si柱3の上面の平面視において、Si柱3の頂部形状を維持して、そこから垂直方向上方に延びたP+層32の下部領域と、そして、この下部領域の上面に繋がり、且つ、この下部領域の上面の平面視において、P+層32の下部領域の外周端より外側に外周端があるP+層32の上部領域とを有するように形成した。このように、上部P+層32を、平面視において、Si柱3より大きい面積で形成することができる。これにより、金属配線層M2とP+層32を繋ぐ、コンタクトホールC2を、余裕のあるマスク合せ精度で、形成することができる。
以下、図2A〜図2Cを参照しながら、本発明の第2実施形態に係る、SGTを有する柱状半導体装置の製造方法について説明する。(a)は平面図、(b)は(a)のX−X’線に沿う断面構造図、(c)は(a)のY−Y’線に沿う断面構造図である。本第2実施形態の製造方法は、以下に説明する相違点を除き、第1実施形態で示した工程と同様である。
1.第1実施形態では、平面視において、W層20aはP+層18の外周の一部と接している。W層20aはP+層18の全周を囲んでいない。これに対し、本実施形態では、平面視において、P+層35の全周を等幅で囲んでW層36aが形成されている。このようにW層36aが、P+層35の全周を等幅で囲むことにより、P+層35とW層36aとの接続抵抗の低減化が図れる。これにより、SGT回路の更なる高速化を図ることができる。
2.本実施形態では、平面視において、Si柱3を囲んだ部分のW層36は、SiN/SiO2層13をマスクにして、エッチングされている。SiN/SiO2層13は、Si柱3に対して、リソグラフィ法におけるマスク合せズレが生じない自己整合により形成されている。このため、平面視において、P+層35の全周を囲んだW層36aを高精度に、且つ小さい面積で形成されている。これにより、高密度のSGT回路が実現できる。
以下、図3A〜図3Iを参照しながら、本発明の第3実施形態に係る、SGTを有する柱状半導体装置の製造方法について説明する。(a)は平面図、(b)は(a)のX−X’線に沿う断面構造図、(c)は(a)のY−Y’線に沿う断面構造図である。
1.本実施形態では、平面視において、Si柱3頂部上にあるP+層44と接続導体層であるTa層47aの外周が、Si柱3の外周と同じで、上方に伸びて形成されている。Ta層47aは低抵抗であるので、このTa層47と、上部配線導体層との接続領域は、平面視において、Ta層47の一部と繋がるだけでも良い。これにより、高密度のSGT回路が実現する。
2.本実施形態では、図3Eに示すように、P+層43、44を同時に選択エピタキシャル結晶成長法により形成している。これにより、SGT製作の工程が簡略化される方法によっても、第1実施形態と同じ特徴を有するSGTが実現される。
以下、図4A〜図4Eを参照しながら、本発明の第4実施形態に係る、SGTを有する柱状半導体装置の製造方法について説明する。(a)は平面図、(b)は(a)のX−X’線に沿う断面構造図、(c)は(a)のY−Y’線に沿う断面構造図である。
1.本実施形態によれば、P+層50は、平面視において、Si柱3aより長い外周を持つSi柱3の側面に接して形成される。これにより、P+層50を介して流れる電流のSi柱3側面面積を大きくすることができる。この場合、最終工程までの熱工程により、P+層50からのアクセプタ不純物が、上部Si柱3aと底部Si柱3との境界近くまで、拡散されていることが、より望ましい。
2.本実施形態によれば、P+層50の形成は、ゲートHfO2層11dと、ゲートTiN層12dとの形成の前に行われる。これにより、P+層50の選択エピタキシャル結晶成長は、第1実施形態において課題となるゲートHfO2層11dと、ゲートTiN層12dとへの熱ダメージを考慮する必要がない。これにより、P+層50の選択エピタキシャル結晶成長プロセスにおける、例えば結晶性を上げるためのエピタキシャル成長温度の高温化などのプロセスマージンを広げることができる。
以下、図5A、図5Bを参照しながら、本発明の第5実施形態に係る、SGTを有する柱状半導体装置の製造方法について説明する。(a)は平面図、(b)は(a)のX−X’線に沿う断面構造図、(c)は(a)のY−Y’線に沿う断面構造図である。
1.本実施形態によれば、上下のP+層18、56共にアクセプタ不純物を高濃度に含んで、選択エピタキシャル結晶成長法で形成される。これにより、低抵抗ソース、ドレインを有するSGTが形成される。
2.本実施形態を、1つのSi柱に複数のSGTを形成する半導体装置形成に適用できる。これにより1つのSi柱に、低抵抗ソース、ドレインを有する複数のSGTを形成することができる。
3.第1実施形態によれば、図1N、図1Oに示すように、P+層32はSi柱3の上面から上方への選択エピタキシャル結晶成長により形成される。この場合、SGT回路の高密度化に伴い、Si柱3径が小さくなると、良好な結晶性を持つP+層32を形成するのが難しくなる。これに対して、本実施形態では、露出したSi柱3頂部の高さを長くすることにより、SGT回路の集積度を落とさないで、Si柱3とP+層56の接触面積を広くできる。これにより、低抵抗ソース、ドレインを持つ高密度SGT回路が形成できる。
1.本実施形態によれば、上下のP+層18、57共にアクセプタ不純物を高濃度に含んで、選択エピタキシャル結晶成長法で形成される。これにより、第5実施形態と同様に、低抵抗ソース、ドレインを有するSGTが形成される。
2.本実施形態を、1つのSi柱に複数のSGTを形成する半導体装置形成において、最上部のSGT形成に適用できる。これにより1つのSi柱に、低抵抗ソース、ドレインを有する複数のSGTを形成することができる。
3.本実施形態では、第5実施形態と同様に、露出したSi柱3頂部の高さを長くすることにより、SGT回路の集積度を落とさないで、Si柱3とP+層57の接触面積を広くできる。これにより、低抵抗ソース、ドレインを持つ高密度SGT回路が形成できる。
2 i層基板
3、3a Si柱
4、4a、4e、13、13a、25、39、39a SiO2層/SiN層
5、8、8a、8b、8c、21、21a、30、33、37、38、38a、38b、48、48a、54 SiO2層
7、9、9a、9b、9c、23、26、26a、29、52 SiN層
11、11a、11b、11c、11d HfO2層
12、12a、12b、12c、12d TiN層
16、41 開口部
15a、15b、45a、45b TiNO層
18、32、35、43、44、50、56、57 P+層
20、20a、24、24a、36、36a、51 W層
22、27、49 レジスト層
31、42 凹部
C1,C2、C3 コンタクトホール
M1,M2,M3 金属配線層
46、46a、47、47a Ta層
Claims (18)
- 基板上に、垂直方向に立つ半導体柱と、
前記半導体柱を囲んだゲート絶縁層と、
前記ゲート絶縁層を囲んだゲート導体層と、
前記半導体柱の下部側面を、平面視において等幅で囲んだ、アクセプタ、またはドナー不純物を含んだ単層または複数層よりなる第1の不純物領域と、
前記半導体柱の頂部、又は側面にある、アクセプタ、またはドナー不純物を含んだ第2の不純物領域と、を有し、
垂直方向において、前記第1の不純物領域の上表面位置が、前記ゲート絶縁層の下端位置にあり、
垂直方向において、前記第2の不純物領域の下端位置が、前記ゲート絶縁層の上端位置にあり、
前記第1の不純物領域と前記第2の不純物領域とが、ソース、またはドレインとなり、
前記第1の不純物領域と、前記第2の不純物領域とが単結晶性を有している、
ことを特徴とする柱状半導体装置。 - 前記半導体柱の底部と、前記底部に繋がる前記基板表層に酸化絶縁層がある、
ことを特徴とする請求項1に記載の柱状半導体装置。 - 垂直方向において、前記半導体柱内における前記酸化絶縁層の上表面位置と、前記第1の不純物領域の下端位置と、が離れている、
ことを特徴とする請求項2に記載の柱状半導体装置。 - 平面視において、前記第1の不純物領域を等幅で囲んだ、単層または複数層よりなる第1の導体領域と、
前記第1の導体領域に繋がった第2の導体領域が、水平方向に延在している、
ことを特徴とする請求項1に記載の柱状半導体装置。 - 前記第2の不純物領域が、
前記半導体柱の上面に繋がり、且つ、前記半導体柱の上面の平面視において、前記半導体柱の頂部形状を維持して、前記半導体柱の上面から垂直方向上方に延びた第3の不純物領域と、
前記第3の不純物領域の上面に繋がり、且つ、前記第3の不純物領域の上面の平面視において、前記第3の不純物領域の外周端より外側に外周端がある第4の不純物領域と、よりなる、
ことを特徴とする請求項1に記載の柱状半導体装置。 - 前記半導体柱が、前記第1の不純物領域に接した第1の半導体柱と、前記第1の半導体柱より上にある第2の半導体柱と、よりなり、
平面視において、前記第1の半導体柱の外周が、前記第2の半導体柱の外周より外側にある、
ことを特徴とする請求項1に記載の柱状半導体装置。 - 前記第1の不純物領域と、前記半導体柱内で繋がった第5の不純物領域があり、
垂直方向において、前記第5の不純物領域の上端位置が、前記第1の半導体柱の上端位置にある、
ことを特徴とする請求項6に記載の柱状半導体装置。 - 垂直方向において、前記第2の不純物領域の上端位置に、下端位置を持つ絶縁層を、前記半導体柱の上、または内部に、有する、
ことを特徴とする請求項1に記載の柱状半導体装置。 - 垂直方向において、前記第2の不純物領域が、前記半導体柱の側面と、前記半導体柱の前記側面に繋がった頂部とを囲んでいる、
ことを特徴とする請求項1に記載の柱状半導体装置。 - 基板上に、垂直方向に立つ半導体柱を形成する工程と、
前記半導体柱を覆って、最も外側に絶縁層を有する単層、または複数の材料よりなる第1の材料層を形成する工程と、
垂直方向において、前記半導体柱の下方にある前記第1の材料層を除去して、前記半導体柱の側面の一部を露出させる工程と、
露出した前記半導体柱の前記側面に接して、等幅で囲んだ、ドナー、またはアクセプタ不純物を含んだ単層または複数層よりなる第1の不純物領域を、選択エピタキシャル結晶成長法により形成する工程と、を有し、
前記第1の不純物領域が単結晶性を有し、且つソース、またはドレインとなる、
ことを特徴とした柱状半導体装置の製造方法。 - 前記基板が、半導体層を有し、
前記半導体柱を覆って、耐酸化材料層を形成する工程と、
前記半導体柱の外周部の前記半導体層の上表面を露出する工程と、
露出した前記半導体層の前記上表面と、前記上表面に繋がる前記半導体柱の底部に酸化絶縁層を形成する工程と、を有する
ことを特徴とする請求項10に記載の柱状半導体装置の製造方法。 - 前記酸化絶縁層を前記第1の不純物領域から離して形成する、
ことを特徴とする請求項11に記載の柱状半導体装置の製造方法。 - 平面視において、前記第1の半導体領域を等幅で囲んだ、単層又は複数層よりなる第1の導体領域を形成する工程と、
前記第1の導体領域に繋がって第2の導体領域を、水平方向に延在して形成する工程と、を有する
ことを特徴とする請求項10に記載の柱状半導体装置の製造方法。 - 第2の不純物領域が、
前記半導体柱の上面に繋がり、且つ、前記半導体柱の上面の平面視において、前記半導体柱の頂部形状を維持して、前記半導体柱の上面から垂直方向上方に延びた第3の不純物領域と、
前記第3の不純物領域の上面に繋がり、且つ、前記第3の不純物領域の上面の平面視において、前記第3の不純物領域の外周端より外側に外周端がある第4の不純物領域と、を形成する、
ことを特徴とする請求項10に記載の柱状半導体装置の製造方法。 - 前記第1の不純物領域を形成した後、垂直方向において、前記第1の不純物領域の上端より上の前記半導体柱の外周を等幅で除去する、
ことを特徴とする請求項10に記載の柱状半導体装置の製造方法。 - 前記第1の不純物領域を形成した後、熱処理により、前記第1の不純物領域と、前記半導体柱内で繋がった第5の不純物領域とを形成する工程を有し、
垂直方向において、前記第5の不純物領域の上端位置が、前記第1の半導体柱の上端位置にある、
ことを特徴とする請求項15に記載の柱状半導体装置の製造方法。 - 前記半導体柱の上部内部、または頂部上に、第1の絶縁層を形成する工程と、
垂直方向において、前記第1の絶縁層より下の前記半導体柱側面に接して、前記第1の不純物領域を選択エピタキシャル結晶成長法により形成する工程と、を有する、
ことを特徴とする請求項10に記載の柱状半導体装置の製造方法。 - 垂直方向において、第2の不純物領域が、前記半導体柱の側面と、前記半導体柱の前記側面に繋がった頂部とを囲んで形成される、
ことを特徴とする請求項10に記載の柱状半導体装置の製造方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2018/020383 WO2019229811A1 (ja) | 2018-05-28 | 2018-05-28 | 柱状半導体装置と、その製造方法。 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2019229811A1 JPWO2019229811A1 (ja) | 2020-06-25 |
JP6799872B2 true JP6799872B2 (ja) | 2020-12-16 |
Family
ID=68697894
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019539305A Active JP6799872B2 (ja) | 2018-05-28 | 2018-05-28 | 柱状半導体装置と、その製造方法。 |
Country Status (5)
Country | Link |
---|---|
US (1) | US11682727B2 (ja) |
JP (1) | JP6799872B2 (ja) |
KR (1) | KR102408526B1 (ja) |
CN (1) | CN112204717A (ja) |
WO (1) | WO2019229811A1 (ja) |
Family Cites Families (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2703970B2 (ja) | 1989-01-17 | 1998-01-26 | 株式会社東芝 | Mos型半導体装置 |
JPH0325972A (ja) * | 1989-06-23 | 1991-02-04 | Hitachi Ltd | 半導体記憶装置とその製造方法 |
JP5317343B2 (ja) * | 2009-04-28 | 2013-10-16 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置及びその製造方法 |
JP2009246383A (ja) * | 2009-07-17 | 2009-10-22 | Renesas Technology Corp | 半導体装置 |
JP5457801B2 (ja) * | 2009-11-18 | 2014-04-02 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
US20130221414A1 (en) * | 2012-02-27 | 2013-08-29 | Chao Zhao | Semiconductor FET and Method for Manufacturing the Same |
US9275911B2 (en) * | 2012-10-12 | 2016-03-01 | Globalfoundries Inc. | Hybrid orientation fin field effect transistor and planar field effect transistor |
US10276664B2 (en) * | 2014-02-10 | 2019-04-30 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor structures and methods for multi-dimension of nanowire diameter to improve drive current |
US9882047B2 (en) * | 2016-02-01 | 2018-01-30 | International Business Machines Corporation | Self-aligned replacement metal gate spacerless vertical field effect transistor |
US9530866B1 (en) * | 2016-04-13 | 2016-12-27 | Globalfoundries Inc. | Methods of forming vertical transistor devices with self-aligned top source/drain conductive contacts |
US9799751B1 (en) * | 2016-04-19 | 2017-10-24 | Globalfoundries Inc. | Methods of forming a gate structure on a vertical transistor device |
US9761726B1 (en) * | 2016-04-27 | 2017-09-12 | International Business Machines Corporation | Vertical field effect transistor with undercut buried insulating layer to improve contact resistance |
US9640636B1 (en) * | 2016-06-02 | 2017-05-02 | Globalfoundries Inc. | Methods of forming replacement gate structures and bottom and top source/drain regions on a vertical transistor device |
US9929152B2 (en) * | 2016-06-30 | 2018-03-27 | Globalfoundries Inc. | Vertical transistors and methods of forming same |
JP6367495B2 (ja) * | 2016-08-18 | 2018-08-01 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. | 柱状半導体装置とその製造方法 |
US9773708B1 (en) * | 2016-08-24 | 2017-09-26 | Globalfoundries Inc. | Devices and methods of forming VFET with self-aligned replacement metal gates aligned to top spacer post top source drain EPI |
US9806191B1 (en) * | 2016-10-11 | 2017-10-31 | United Microelectronics Corp. | Vertical channel oxide semiconductor field effect transistor and method for fabricating the same |
US9748359B1 (en) * | 2016-10-27 | 2017-08-29 | International Business Machines Corporation | Vertical transistor bottom spacer formation |
US10361300B2 (en) * | 2017-02-28 | 2019-07-23 | International Business Machines Corporation | Asymmetric vertical device |
US10665569B2 (en) * | 2017-05-25 | 2020-05-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Vertical transistor device and method for fabricating the same |
US10164057B1 (en) * | 2017-06-02 | 2018-12-25 | Samsung Electronics Co., Ltd. | Vertical tunneling field effect transistor and method for manufacturing the same |
US10141448B1 (en) * | 2017-12-24 | 2018-11-27 | International Business Machines Corporation | Vertical FETs with different gate lengths and spacer thicknesses |
US10686057B2 (en) * | 2018-04-12 | 2020-06-16 | International Business Machines Corporation | Vertical transport FET devices having a sacrificial doped layer |
US10505019B1 (en) * | 2018-05-15 | 2019-12-10 | International Business Machines Corporation | Vertical field effect transistors with self aligned source/drain junctions |
US10461173B1 (en) * | 2018-05-25 | 2019-10-29 | Globalfoundries Inc. | Methods, apparatus, and manufacturing system for forming source and drain regions in a vertical field effect transistor |
US10559685B2 (en) * | 2018-06-13 | 2020-02-11 | International Business Machines Corporation | Vertical field effect transistor with reduced external resistance |
-
2018
- 2018-05-28 JP JP2019539305A patent/JP6799872B2/ja active Active
- 2018-05-28 WO PCT/JP2018/020383 patent/WO2019229811A1/ja active Application Filing
- 2018-05-28 CN CN201880093804.7A patent/CN112204717A/zh active Pending
- 2018-05-28 KR KR1020207028605A patent/KR102408526B1/ko active IP Right Grant
-
2020
- 2020-11-24 US US17/102,819 patent/US11682727B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US11682727B2 (en) | 2023-06-20 |
WO2019229811A1 (ja) | 2019-12-05 |
KR20200128427A (ko) | 2020-11-12 |
CN112204717A (zh) | 2021-01-08 |
KR102408526B1 (ko) | 2022-06-14 |
JPWO2019229811A1 (ja) | 2020-06-25 |
US20210104628A1 (en) | 2021-04-08 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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A131 | Notification of reasons for refusal |
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R150 | Certificate of patent or registration of utility model |
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