JP2001320052A - 半導体装置及び半導体集積回路 - Google Patents
半導体装置及び半導体集積回路Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】
【課題】 異なる複数のトランジスタが結線されてなる
複雑な構成の各種素子を対象とし、優れた高速・高周波
特性を保ちつつ、プレーナ型素子構造に比して占有面積
を大幅に縮小して高密度集積化を図る。 【解決手段】 相補型インバータ回路は、半金属化した
ＳｉＧｅＣ層１１，１２にソース，ドレインが形成さ
れ、これらＳｉＧｅＣ層１１，１２により半導体層であ
るＳｉ層１３を挟み込んで円柱型のチャネルが構成さ
れ、当該チャネルをゲート絶縁膜１５を介して囲むよう
にゲート電極１４が設けられてなる基本構成を２段積層
し、一方の基本構成がｐＭＯＳトランジスタ２１、他方
の基本構成がｎＭＯＳトランジスタ２２とされ、両者が
直列接続されて構成される。
複雑な構成の各種素子を対象とし、優れた高速・高周波
特性を保ちつつ、プレーナ型素子構造に比して占有面積
を大幅に縮小して高密度集積化を図る。 【解決手段】 相補型インバータ回路は、半金属化した
ＳｉＧｅＣ層１１，１２にソース，ドレインが形成さ
れ、これらＳｉＧｅＣ層１１，１２により半導体層であ
るＳｉ層１３を挟み込んで円柱型のチャネルが構成さ
れ、当該チャネルをゲート絶縁膜１５を介して囲むよう
にゲート電極１４が設けられてなる基本構成を２段積層
し、一方の基本構成がｐＭＯＳトランジスタ２１、他方
の基本構成がｎＭＯＳトランジスタ２２とされ、両者が
直列接続されて構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体−半金属構
造の半導体装置及びこれを適用した複数の半導体集積構
造が層間絶縁膜を介して積層されてなる半導体集積回路
に関する。
造の半導体装置及びこれを適用した複数の半導体集積構
造が層間絶縁膜を介して積層されてなる半導体集積回路
に関する。
【０００２】
【従来の技術】従来、半導体集積回路は、寸法のスケー
ルダウンや素子構造のブレークスルーを続けることによ
りその集積度を増し続けてきた。しかしながら、トラン
ジスタの微細化がサブ０．１ミクロンサイズの段階に差
し掛かり、スケーリング維持の限界が見え始めてきてい
る。具体的にはプロセス技術として、ゲート長加工ばら
つきや不純物ばらつき等の特性ばらつき、イオン注入層
の薄層化の限界などで顕著である。更に、ＤＲＡＭのセ
ルサイズファクタなど、微小化トレンドの継承も従来の
プレーナ型素子構造に縛られる限り困難である。
ルダウンや素子構造のブレークスルーを続けることによ
りその集積度を増し続けてきた。しかしながら、トラン
ジスタの微細化がサブ０．１ミクロンサイズの段階に差
し掛かり、スケーリング維持の限界が見え始めてきてい
る。具体的にはプロセス技術として、ゲート長加工ばら
つきや不純物ばらつき等の特性ばらつき、イオン注入層
の薄層化の限界などで顕著である。更に、ＤＲＡＭのセ
ルサイズファクタなど、微小化トレンドの継承も従来の
プレーナ型素子構造に縛られる限り困難である。
【０００３】
【発明が解決しようとする課題】現在、更なるを目指し
て、いわゆる縦型ＭＯＳトランジスタの検討が始められ
ている（例えば、IEDM99参照）。
て、いわゆる縦型ＭＯＳトランジスタの検討が始められ
ている（例えば、IEDM99参照）。
【０００４】しかしながら、トランジスタを単純に縦型
構造としただけでは、ゲート長の短縮化は可能でも、ゲ
ート電極の下部領域からソース／ドレイン電極までの引
き出し部分に高不純物濃度の半導体領域を大きく形成し
なければならず、この領域の寄生抵抗成分がトランジス
タの高速・高周波特性を劣化させる原因になるという問
題がある。
構造としただけでは、ゲート長の短縮化は可能でも、ゲ
ート電極の下部領域からソース／ドレイン電極までの引
き出し部分に高不純物濃度の半導体領域を大きく形成し
なければならず、この領域の寄生抵抗成分がトランジス
タの高速・高周波特性を劣化させる原因になるという問
題がある。
【０００５】更に、高性能を保った素子の微細化の要請
は、単なるＭＯＳトランジスタのみならず、導電型や不
純物濃度等の異なる複数のトランジスタが結線されてな
る複雑な構成の半導体装置にも当然のことながら波及し
ており、トランジスタ構造に対する更なる今後の改良・
発展が期待されている現況にある。
は、単なるＭＯＳトランジスタのみならず、導電型や不
純物濃度等の異なる複数のトランジスタが結線されてな
る複雑な構成の半導体装置にも当然のことながら波及し
ており、トランジスタ構造に対する更なる今後の改良・
発展が期待されている現況にある。
【０００６】また、集積回路の高密度化やシステムオン
チップ等にも高集積化・高機能化の要請があり、多層配
線技術や更には３次元集積化の検討が始められている
（例えば、Koyanagi et al.IEEE,Trans.）。この半導体
集積回路は、例えば図１２に示すように、半導体集積構
造とされたＬＳＩチップ１０１が層間絶縁膜１０２を介
して多数積層されてなり、隣接する各ＬＳＩチップ１０
１間が層間絶縁膜１０２に埋め込まれたビアを呼ばれる
金属柱１０３で接続されて構成されている。
チップ等にも高集積化・高機能化の要請があり、多層配
線技術や更には３次元集積化の検討が始められている
（例えば、Koyanagi et al.IEEE,Trans.）。この半導体
集積回路は、例えば図１２に示すように、半導体集積構
造とされたＬＳＩチップ１０１が層間絶縁膜１０２を介
して多数積層されてなり、隣接する各ＬＳＩチップ１０
１間が層間絶縁膜１０２に埋め込まれたビアを呼ばれる
金属柱１０３で接続されて構成されている。
【０００７】このように半導体集積回路が多層構造に複
雑化されるほど、高性能を保ちつつも高集積化・微細化
を図ることへの要請が強くなり、設計自由度への要求も
厳しくなる。
雑化されるほど、高性能を保ちつつも高集積化・微細化
を図ることへの要請が強くなり、設計自由度への要求も
厳しくなる。
【０００８】そこで本発明は、前記課題に鑑みてなされ
たものであり、異なる複数のトランジスタが結線されて
なる複雑な構成の各種素子を対象とし、優れた高速・高
周波特性を保ちつつ、プレーナ型素子構造に比して占有
面積を大幅に縮小して高密度集積化を図ることを可能と
する半導体装置を提供することを目的とする。
たものであり、異なる複数のトランジスタが結線されて
なる複雑な構成の各種素子を対象とし、優れた高速・高
周波特性を保ちつつ、プレーナ型素子構造に比して占有
面積を大幅に縮小して高密度集積化を図ることを可能と
する半導体装置を提供することを目的とする。
【０００９】更に本発明は、複数の半導体集積構造が層
間絶縁膜を介して積層されてなる複雑な多層配線構成の
集積回路を対象とし、積層された半導体集積構造間を接
続するビアを利用し、当該ビアに所定機能を付加するこ
とにより、小さな占有面積で極めて効率良く各半導体集
積構造間の有機的な連関を確保し、設計自由度を飛躍的
に増加させることを可能とする半導体集積回路を提供す
ることを目的とする。
間絶縁膜を介して積層されてなる複雑な多層配線構成の
集積回路を対象とし、積層された半導体集積構造間を接
続するビアを利用し、当該ビアに所定機能を付加するこ
とにより、小さな占有面積で極めて効率良く各半導体集
積構造間の有機的な連関を確保し、設計自由度を飛躍的
に増加させることを可能とする半導体集積回路を提供す
ることを目的とする。
【００１０】
【課題を解決するための手段】本発明者らは、鋭意検討
の結果、以下に示す発明の諸態様に想到した。
の結果、以下に示す発明の諸態様に想到した。
【００１１】本発明の半導体装置は、格子定数が一致す
るか、或いは不一致であっても結晶欠陥が発生しない程
度に薄い膜厚の半導体層、第１の半金属層及び第２の半
金属層を有し、第１及び第２の半金属層により半導体層
を挟み込む構成とされ、半導体層にゲート電極が付加さ
れるとともに、第１及び第２の半金属層にオーム性電極
の機能が付加された半導体−半金属構造を基本構成とす
る。そして、この基本構成を少なくとも２つ以上積層
し、例えば縦型の相補型インバータ構造、縦型のトラン
スミッションゲート構造、Ｅ／Ｄ型論理ゲート構造等の
所望の半導体装置とされる。
るか、或いは不一致であっても結晶欠陥が発生しない程
度に薄い膜厚の半導体層、第１の半金属層及び第２の半
金属層を有し、第１及び第２の半金属層により半導体層
を挟み込む構成とされ、半導体層にゲート電極が付加さ
れるとともに、第１及び第２の半金属層にオーム性電極
の機能が付加された半導体−半金属構造を基本構成とす
る。そして、この基本構成を少なくとも２つ以上積層
し、例えば縦型の相補型インバータ構造、縦型のトラン
スミッションゲート構造、Ｅ／Ｄ型論理ゲート構造等の
所望の半導体装置とされる。
【００１２】このように、本発明の半導体装置では、前
記基本構成を３次元的に積層することにより、極めて小
さな占有面積で、しかも前記基本構成のみの場合とさほ
ど占有面積を増加させることなく、優れた高速・高周波
特性を備えた複数のトランジスタが複雑に結線されてな
る構成の半導体装置を比較的単純な積層構造として実現
することが可能となる。
記基本構成を３次元的に積層することにより、極めて小
さな占有面積で、しかも前記基本構成のみの場合とさほ
ど占有面積を増加させることなく、優れた高速・高周波
特性を備えた複数のトランジスタが複雑に結線されてな
る構成の半導体装置を比較的単純な積層構造として実現
することが可能となる。
【００１３】本発明の半導体集積回路は、複数の半導体
集積構造が層間絶縁膜を介して積層されてなる集積回路
を対象とする。この集積回路では、前記層間絶縁膜内に
埋め込まれ、異なる前記半導体集積構造間を電気的に接
続するビアを、前記基本構成を主要構成として実現す
る。
集積構造が層間絶縁膜を介して積層されてなる集積回路
を対象とする。この集積回路では、前記層間絶縁膜内に
埋め込まれ、異なる前記半導体集積構造間を電気的に接
続するビアを、前記基本構成を主要構成として実現す
る。
【００１４】このように、本発明の半導体集積回路で
は、半導体集積構造間を電気的に接続するビアにトラン
ジスタの前記基本構成を適用することにより、ビアを単
なる接続手段としてではなく、接続機能に加えて各種の
能動的機能、例えばスイッチング機能を実現する素子と
して用いることができる。
は、半導体集積構造間を電気的に接続するビアにトラン
ジスタの前記基本構成を適用することにより、ビアを単
なる接続手段としてではなく、接続機能に加えて各種の
能動的機能、例えばスイッチング機能を実現する素子と
して用いることができる。
【００１５】
【発明の実施の形態】以下、本発明を適用した好適な諸
実施形態について図面を参照しながら詳細に説明する。
実施形態について図面を参照しながら詳細に説明する。
【００１６】（第１の実施形態）本実施形態では、半導
体−半金属構造からなる３次元構造のＣＭＯＳインバー
タを例示する。
体−半金属構造からなる３次元構造のＣＭＯＳインバー
タを例示する。
【００１７】先ず、本例のＣＭＯＳインバータに先立
ち、当該ＣＭＯＳインバータの基本構成となるＭＯＳト
ランジスタ構造について説明する。近時では、シリコン
デバイスの高速、高性能特性の改善のために、材料とし
て今まで純潔を守り続けてきたシリコンに替わり、格子
歪の導入やシリコンゲルマニウムなど新材料の導入が検
討され始めている。シリコンに格子整合するヘテロ接合
新材料として、シリコンゲルマニウムカーボン（ＳｉＧ
ｅＣ）の研究も進められている。Ohfutiらは、いわゆる
第一原理分子動力学計算法によって、シリコンと格子整
合する条件を維持しながらＣ濃度を６原子％以上導入す
ると、それまで半導体的であった性質が崩れ、バンドギ
ャップが消滅して半金属的な性質になることを予測した
（例えば、M.Ohfuti et al.SSDM99）。当該基本構成
は、この半金属を半導体と共に用いて３次元構造のＭＯ
Ｓトランジスタを実現するものである。
ち、当該ＣＭＯＳインバータの基本構成となるＭＯＳト
ランジスタ構造について説明する。近時では、シリコン
デバイスの高速、高性能特性の改善のために、材料とし
て今まで純潔を守り続けてきたシリコンに替わり、格子
歪の導入やシリコンゲルマニウムなど新材料の導入が検
討され始めている。シリコンに格子整合するヘテロ接合
新材料として、シリコンゲルマニウムカーボン（ＳｉＧ
ｅＣ）の研究も進められている。Ohfutiらは、いわゆる
第一原理分子動力学計算法によって、シリコンと格子整
合する条件を維持しながらＣ濃度を６原子％以上導入す
ると、それまで半導体的であった性質が崩れ、バンドギ
ャップが消滅して半金属的な性質になることを予測した
（例えば、M.Ohfuti et al.SSDM99）。当該基本構成
は、この半金属を半導体と共に用いて３次元構造のＭＯ
Ｓトランジスタを実現するものである。
【００１８】ここで、半金属とは、金属と半導体の中間
の性質を持ち、伝導帯と荷電子帯とがわずかに重なり合
ったものであって、金属のように良導体である。半金属
は、金属に比べて自由電子の数は少ないが、移動度は大
きい。また、半導体のようにドナー不純物やアクセプタ
不純物をドーピングしなくとも電気伝導度が高い。従っ
て、低温でも電気伝導度が低下することはない。
の性質を持ち、伝導帯と荷電子帯とがわずかに重なり合
ったものであって、金属のように良導体である。半金属
は、金属に比べて自由電子の数は少ないが、移動度は大
きい。また、半導体のようにドナー不純物やアクセプタ
不純物をドーピングしなくとも電気伝導度が高い。従っ
て、低温でも電気伝導度が低下することはない。
【００１９】図１は、本実施形態の基本構成となる半金
属／半導体ヘテロソース／ドレイン構造の３次元ＭＯＳ
トランジスタを示す概略断面図である。このＭＯＳトラ
ンジスタは、例えばＳｉ−ＳｉＯ2−Ｓｉ構造のＳＯＩ
基板１上に、格子定数が一致するか、或いは不一致であ
っても結晶欠陥が発生しない程度に薄い膜厚の半金属化
したシリコンゲルマニウムカーボン（ＳｉＧｅＣ）層１
１，１２にオーム性電極であるソース，ドレイン（又は
そのうちの一方）が形成され、これらＳｉＧｅＣ層１
１，１２により、格子定数が一致するか、或いは不一致
であっても結晶欠陥が発生しない程度に薄い膜厚の半導
体層であるシリコン（Ｓｉ）層１３を挟み込んで円柱型
の半導体／半金属積層チャネルが構成され、当該チャネ
ルを薄いＳｉＯ2からなるゲート絶縁膜１５を介して囲
むサラウンドゲート型にゲート電極１４が設けられてな
るものである。
属／半導体ヘテロソース／ドレイン構造の３次元ＭＯＳ
トランジスタを示す概略断面図である。このＭＯＳトラ
ンジスタは、例えばＳｉ−ＳｉＯ2−Ｓｉ構造のＳＯＩ
基板１上に、格子定数が一致するか、或いは不一致であ
っても結晶欠陥が発生しない程度に薄い膜厚の半金属化
したシリコンゲルマニウムカーボン（ＳｉＧｅＣ）層１
１，１２にオーム性電極であるソース，ドレイン（又は
そのうちの一方）が形成され、これらＳｉＧｅＣ層１
１，１２により、格子定数が一致するか、或いは不一致
であっても結晶欠陥が発生しない程度に薄い膜厚の半導
体層であるシリコン（Ｓｉ）層１３を挟み込んで円柱型
の半導体／半金属積層チャネルが構成され、当該チャネ
ルを薄いＳｉＯ2からなるゲート絶縁膜１５を介して囲
むサラウンドゲート型にゲート電極１４が設けられてな
るものである。
【００２０】ここで、半導体層としては、シリコン（Ｓ
ｉ）の替わりにシリコンゲルマニウム（ＳｉＧｅ）又は
半金属化していない組成のシリコンゲルマニウムカーボ
ン（ＳｉＧｅＣ）を材料としてもよい。
ｉ）の替わりにシリコンゲルマニウム（ＳｉＧｅ）又は
半金属化していない組成のシリコンゲルマニウムカーボ
ン（ＳｉＧｅＣ）を材料としてもよい。
【００２１】当該ＭＯＳトランジスタとしては、この他
にも、チャネルを立方体型（又は短冊型）とし、ゲート
電極をその両側に設ける構造も考えられる。どちらもプ
レーナ型の単一ゲートＭＯＳよりも電流制御能力が高
く、ショートチャネル素子に適用して好適である。
にも、チャネルを立方体型（又は短冊型）とし、ゲート
電極をその両側に設ける構造も考えられる。どちらもプ
レーナ型の単一ゲートＭＯＳよりも電流制御能力が高
く、ショートチャネル素子に適用して好適である。
【００２２】本実施形態では、前記基本構成のＭＯＳト
ランジスタを用いて積層構造を形成することにより相補
型インバータ回路を実現する。図２（ａ）は、本実施形
態の前記基本構成のＭＯＳトランジスタを用いた３次元
構造の相補型インバータ回路を示す概略断面図であり、
図２（ｂ）はこの相補型インバータ回路の等価回路図で
ある。
ランジスタを用いて積層構造を形成することにより相補
型インバータ回路を実現する。図２（ａ）は、本実施形
態の前記基本構成のＭＯＳトランジスタを用いた３次元
構造の相補型インバータ回路を示す概略断面図であり、
図２（ｂ）はこの相補型インバータ回路の等価回路図で
ある。
【００２３】この相補型インバータ回路は、図１に示し
た基本構成を２段積層し、一方の基本構成がｐＭＯＳト
ランジスタ２１、他方の基本構成がｎＭＯＳトランジス
タ２２とされ、両者が直列接続されて構成される。
た基本構成を２段積層し、一方の基本構成がｐＭＯＳト
ランジスタ２１、他方の基本構成がｎＭＯＳトランジス
タ２２とされ、両者が直列接続されて構成される。
【００２４】具体的に当該回路においては、例えばＳＯ
Ｉ基板１上に、前記基本構成として、半金属化したＳｉ
ＧｅＣ層１１ａ，１２によりｎ型不純物が導入されたＳ
ｉ層１３ａを挟み込み、Ｓｉ層１３ａにゲート絶縁膜１
５ａを介したゲート電極１４ａが、ＳｉＧｅＣ層１１ａ
にドレイン、ＳｉＧｅＣ層１２にソースの機能がそれぞ
れ付加されてｐＭＯＳトランジスタ２１が構成される。
更にその上に、ｐ型不純物が導入されたＳｉ層１３ｂ及
びＳｉＧｅＣ層１１ｂが順次積層され、ＳｉＧｅＣ層１
１ｂ，１２によりＳｉ層１３ｂを挟み込むかたちとされ
るとともに、Ｓｉ層１３ｂにゲート絶縁膜１５ｂを介し
たゲート電極１４ｂが、ＳｉＧｅＣ層１１ｂにドレイ
ン、ＳｉＧｅＣ層１２にソースの機能がそれぞれ付加さ
れてｎＭＯＳトランジスタ２２が構成される。これらト
ランジスタ２１，２２がＳｉＧｅＣ層１２を共通として
図２（ｂ）の如く直列に接続され、ゲート電極１４ａ，
１４ｂに入力端子が、ＳｉＧｅＣ層１２に出力端子が設
けられることにより、２層の前記基本構成からなる１本
のピラー（柱）でインバータ機能を実現する相補型イン
バータ回路が構成される。
Ｉ基板１上に、前記基本構成として、半金属化したＳｉ
ＧｅＣ層１１ａ，１２によりｎ型不純物が導入されたＳ
ｉ層１３ａを挟み込み、Ｓｉ層１３ａにゲート絶縁膜１
５ａを介したゲート電極１４ａが、ＳｉＧｅＣ層１１ａ
にドレイン、ＳｉＧｅＣ層１２にソースの機能がそれぞ
れ付加されてｐＭＯＳトランジスタ２１が構成される。
更にその上に、ｐ型不純物が導入されたＳｉ層１３ｂ及
びＳｉＧｅＣ層１１ｂが順次積層され、ＳｉＧｅＣ層１
１ｂ，１２によりＳｉ層１３ｂを挟み込むかたちとされ
るとともに、Ｓｉ層１３ｂにゲート絶縁膜１５ｂを介し
たゲート電極１４ｂが、ＳｉＧｅＣ層１１ｂにドレイ
ン、ＳｉＧｅＣ層１２にソースの機能がそれぞれ付加さ
れてｎＭＯＳトランジスタ２２が構成される。これらト
ランジスタ２１，２２がＳｉＧｅＣ層１２を共通として
図２（ｂ）の如く直列に接続され、ゲート電極１４ａ，
１４ｂに入力端子が、ＳｉＧｅＣ層１２に出力端子が設
けられることにより、２層の前記基本構成からなる１本
のピラー（柱）でインバータ機能を実現する相補型イン
バータ回路が構成される。
【００２５】ここで、本実施形態の相補型インバータ回
路における３次元構造の形状的効用について説明する。
ここでは便宜上、３つのＭＯＳトランジスタが直列接続
されたものを例示する。プレーナ型トランジスタの場
合、図３（ａ）に示すように、各トランジスタについて
ゲート（Ｇ），ソース（Ｓ）及びドレイン（Ｄ）に関し
て３つの配線がそれぞれ必要であるため、合計９本の配
線が引き回され、例えばＤ１とＳ２、Ｄ２とＳ３が接続
される。これに対して３次元構造のトランジスタの場
合、図３（ｂ）に示すように、図３（ａ）と同様に結線
すれば、Ｄ１とＳ２、Ｄ２とＳ３が共通となって配線が
５本にまで減り、占有底面積を約１／３に減少させるこ
とができる。
路における３次元構造の形状的効用について説明する。
ここでは便宜上、３つのＭＯＳトランジスタが直列接続
されたものを例示する。プレーナ型トランジスタの場
合、図３（ａ）に示すように、各トランジスタについて
ゲート（Ｇ），ソース（Ｓ）及びドレイン（Ｄ）に関し
て３つの配線がそれぞれ必要であるため、合計９本の配
線が引き回され、例えばＤ１とＳ２、Ｄ２とＳ３が接続
される。これに対して３次元構造のトランジスタの場
合、図３（ｂ）に示すように、図３（ａ）と同様に結線
すれば、Ｄ１とＳ２、Ｄ２とＳ３が共通となって配線が
５本にまで減り、占有底面積を約１／３に減少させるこ
とができる。
【００２６】上記の如き構成を備えた本実施形態の相補
型インバータ回路の製造方法について説明する。図４〜
図６は、この相補型インバータ回路の製造方法を工程順
に示す概略断面図である。
型インバータ回路の製造方法について説明する。図４〜
図６は、この相補型インバータ回路の製造方法を工程順
に示す概略断面図である。
【００２７】先ず、図４（ａ）に示すように、ＳＯＩ基
板１上にシリコン窒化膜４、シリコン酸化膜５、シリコ
ン窒化膜６、シリコン酸化膜５、シリコン窒化膜６を順
次積層形成した後、ＳＯＩ基板１上のこれらの積層物に
フォトリソグラフィー及びそれに続く異方性ドライエッ
チングを施して溝部３を形成する。
板１上にシリコン窒化膜４、シリコン酸化膜５、シリコ
ン窒化膜６、シリコン酸化膜５、シリコン窒化膜６を順
次積層形成した後、ＳＯＩ基板１上のこれらの積層物に
フォトリソグラフィー及びそれに続く異方性ドライエッ
チングを施して溝部３を形成する。
【００２８】次に、図４（ｂ）に示すように、ＣＶＤ法
により溝部３内に、ＳｉＧｅＣ層１１ａ、ｎ型不純物が
導入されたＳｉ層１３ａ、ＳｉＧｅＣ層１２、ｐ型不純
物が導入されたＳｉ層１３ｂを順次堆積させ、更に溝部
３を埋め込むようにシリコン窒化膜６上にＳｉＧｅＣ層
１１ｂを堆積した後、シリコン酸化膜を全面堆積してド
ライエッチングすることにより、ＳｉＧｅＣ層１１ｂの
側面にサイドウォール１６を形成する。
により溝部３内に、ＳｉＧｅＣ層１１ａ、ｎ型不純物が
導入されたＳｉ層１３ａ、ＳｉＧｅＣ層１２、ｐ型不純
物が導入されたＳｉ層１３ｂを順次堆積させ、更に溝部
３を埋め込むようにシリコン窒化膜６上にＳｉＧｅＣ層
１１ｂを堆積した後、シリコン酸化膜を全面堆積してド
ライエッチングすることにより、ＳｉＧｅＣ層１１ｂの
側面にサイドウォール１６を形成する。
【００２９】ここで、不純物の導入されたＳｉ層１３
ａ，１３ｂの替わりに、ノンドープのＳｉ層をそれぞれ
形成して不純物をイオン注入することも好適である。即
ちこの場合、ＳｉＧｅＣ層１１ａ、ノンドープのＳｉ層
Ａ、ＳｉＧｅＣ層１２、ノンドープのＳｉ層Ｂを形成し
た後、ｎ型不純物をノンドープのＳｉ層Ａに到達する加
速エネルギーでイオン注入した後、ｐ型不純物をノンド
ープのＳｉ層Ｂに到達する加速エネルギーでイオン注入
し、Ｓｉ層１３ａ，１３ｂを形成する。
ａ，１３ｂの替わりに、ノンドープのＳｉ層をそれぞれ
形成して不純物をイオン注入することも好適である。即
ちこの場合、ＳｉＧｅＣ層１１ａ、ノンドープのＳｉ層
Ａ、ＳｉＧｅＣ層１２、ノンドープのＳｉ層Ｂを形成し
た後、ｎ型不純物をノンドープのＳｉ層Ａに到達する加
速エネルギーでイオン注入した後、ｐ型不純物をノンド
ープのＳｉ層Ｂに到達する加速エネルギーでイオン注入
し、Ｓｉ層１３ａ，１３ｂを形成する。
【００３０】次に、図４（ｃ）に示すように、ＳｉＧｅ
Ｃ層１１ｂ（及びサイドウォール１６）の一方の片側の
みを覆うようにレジスト膜１６を形成し、このレジスト
膜１６をマスクとしてシリコン窒化膜６及びシリコン酸
化膜５（合計４層）を順次エッチングする。即ち、シリ
コン窒化膜６をドライエッチング、シリコン酸化膜５を
ウェットエッチング、シリコン窒化膜６をドライエッチ
ング、シリコン酸化膜５をウェットエッチングする。こ
れにより、他方の片側には、シリコン窒化膜４の上方に
２層のシリコン窒化膜６の一部が残存する。これらの工
程により、露出したサイドウォール１５がエッチング除
去される。
Ｃ層１１ｂ（及びサイドウォール１６）の一方の片側の
みを覆うようにレジスト膜１６を形成し、このレジスト
膜１６をマスクとしてシリコン窒化膜６及びシリコン酸
化膜５（合計４層）を順次エッチングする。即ち、シリ
コン窒化膜６をドライエッチング、シリコン酸化膜５を
ウェットエッチング、シリコン窒化膜６をドライエッチ
ング、シリコン酸化膜５をウェットエッチングする。こ
れにより、他方の片側には、シリコン窒化膜４の上方に
２層のシリコン窒化膜６の一部が残存する。これらの工
程により、露出したサイドウォール１５がエッチング除
去される。
【００３１】次に、図５（ａ）に示すように、レジスト
膜１６を剥離した後、前述したシリコン窒化膜６の一部
とシリコン窒化膜４との間、及び２層のシリコン窒化膜
６の一部間で露出したＳｉ層１３ａ，１３ｂの側面に熱
酸化法により薄いゲート絶縁膜１５ａ，１５ｂを形成す
る。続いて、これらゲート絶縁膜１５ａ，１５ｂ上にＣ
ＶＤ法により多結晶シリコンを堆積し、不要部分をドラ
イエッチングにより除去することにより、ゲート電極１
４ａ，１４ｂを形成する。
膜１６を剥離した後、前述したシリコン窒化膜６の一部
とシリコン窒化膜４との間、及び２層のシリコン窒化膜
６の一部間で露出したＳｉ層１３ａ，１３ｂの側面に熱
酸化法により薄いゲート絶縁膜１５ａ，１５ｂを形成す
る。続いて、これらゲート絶縁膜１５ａ，１５ｂ上にＣ
ＶＤ法により多結晶シリコンを堆積し、不要部分をドラ
イエッチングにより除去することにより、ゲート電極１
４ａ，１４ｂを形成する。
【００３２】次に、図５（ｂ）に示すように、ゲート電
極１４ａ，１４ｂを覆うように前記他方の片側にレジス
ト膜１８を形成し、このレジスト膜１８をマスクとして
ウェットエッチングにより上層のシリコン窒化膜６を除
去する。
極１４ａ，１４ｂを覆うように前記他方の片側にレジス
ト膜１８を形成し、このレジスト膜１８をマスクとして
ウェットエッチングにより上層のシリコン窒化膜６を除
去する。
【００３３】次に、図５（ｃ）に示すように、レジスト
膜１８を除去した後、全面にシリコン酸化膜を堆積し、
ドライエッチングすることによりサイドウォール１９を
形成する。
膜１８を除去した後、全面にシリコン酸化膜を堆積し、
ドライエッチングすることによりサイドウォール１９を
形成する。
【００３４】次に、図６（ａ）に示すように、サイドウ
ォール１９をマスクとして、ウェットエッチングにより
前記一方の片側で露出するシリコン窒化膜６を除去す
る。続いて、ＣＶＤ法により多結晶シリコンを堆積し、
不要部分をドライエッチングにより除去することによ
り、サイドウォール１９下でシリコン窒化膜６の抜けた
部位に電極２３を形成する。
ォール１９をマスクとして、ウェットエッチングにより
前記一方の片側で露出するシリコン窒化膜６を除去す
る。続いて、ＣＶＤ法により多結晶シリコンを堆積し、
不要部分をドライエッチングにより除去することによ
り、サイドウォール１９下でシリコン窒化膜６の抜けた
部位に電極２３を形成する。
【００３５】次に、図６（ｂ）に示すように、ＳｉＧｅ
Ｃ層１１ｂ上の一部及び電極２３近傍のシリコン酸化膜
５上の一部のみを開口する形状にレジスト膜２６を形成
し、これをマスクとしてシリコン酸化膜５及びシリコン
窒化膜４をドライエッチングし、窓部２４を形成する。
Ｃ層１１ｂ上の一部及び電極２３近傍のシリコン酸化膜
５上の一部のみを開口する形状にレジスト膜２６を形成
し、これをマスクとしてシリコン酸化膜５及びシリコン
窒化膜４をドライエッチングし、窓部２４を形成する。
【００３６】次に、図６（ｃ）に示すように、全面に多
結晶シリコン膜或いはオーム性金属膜を蒸着形成し、リ
フトオフ法により、窓部２４内及びＳｉＧｅＣ層１１ｂ
上に電極２５，２７をそれぞれ形成する。
結晶シリコン膜或いはオーム性金属膜を蒸着形成し、リ
フトオフ法により、窓部２４内及びＳｉＧｅＣ層１１ｂ
上に電極２５，２７をそれぞれ形成する。
【００３７】しかる後、レジスト膜２６を除去し、絶縁
膜の形成等の所定の後工程を経て、３次元構造の縦型相
補型インバータ回路を完成させる。
膜の形成等の所定の後工程を経て、３次元構造の縦型相
補型インバータ回路を完成させる。
【００３８】以上説明したように、本実施形態によれ
ば、半金属層により半導体層を挟み込む半導体−半金属
構造をトランジスタの基本構成とし、当該構造を２段積
層することにより、極めて小さな占有面積で、しかも前
記基本構成のみの場合とほぼ同様の占有面積で、優れた
高速・高周波特性を備えた３次元構造の相補型インバー
タ回路が実現する。
ば、半金属層により半導体層を挟み込む半導体−半金属
構造をトランジスタの基本構成とし、当該構造を２段積
層することにより、極めて小さな占有面積で、しかも前
記基本構成のみの場合とほぼ同様の占有面積で、優れた
高速・高周波特性を備えた３次元構造の相補型インバー
タ回路が実現する。
【００３９】（変形例）ここで、本実施形態の諸変形例
について説明する。なお、本実施形態の構成と同様のも
のについては同符号を付して説明を省略する。
について説明する。なお、本実施形態の構成と同様のも
のについては同符号を付して説明を省略する。
【００４０】−変形例１−本例の半導体装置は、本実施
形態と同様に、２層の前記基本構造のＭＯＳトランジス
タが積層されてなるものであるが、Ｅ／Ｄ型論理ゲート
構造とされている点で相違する。
形態と同様に、２層の前記基本構造のＭＯＳトランジス
タが積層されてなるものであるが、Ｅ／Ｄ型論理ゲート
構造とされている点で相違する。
【００４１】図７（ａ）は、本例のＥ／ＤＭＯＳインバ
ータ回路を示す概略断面図であり、図７（ｂ）はこのＥ
／ＤＭＯＳインバータ回路の等価回路図である。このＥ
／ＤＭＯＳインバータ回路の主要構成は、図１に示した
基本構成を２段積層し、一方の基本構成がｎＭＯＳトラ
ンジスタ３１、他方の基本構成がｎＭＯＳトランジスタ
３１とｎ型不純物濃度の異なるｎＭＯＳトランジスタ３
２とされ、両者が直列接続されて構成される。
ータ回路を示す概略断面図であり、図７（ｂ）はこのＥ
／ＤＭＯＳインバータ回路の等価回路図である。このＥ
／ＤＭＯＳインバータ回路の主要構成は、図１に示した
基本構成を２段積層し、一方の基本構成がｎＭＯＳトラ
ンジスタ３１、他方の基本構成がｎＭＯＳトランジスタ
３１とｎ型不純物濃度の異なるｎＭＯＳトランジスタ３
２とされ、両者が直列接続されて構成される。
【００４２】具体的に当該回路においては、例えばＳＯ
Ｉ基板１上に、前記基本構成として、半金属化したＳｉ
ＧｅＣ層１１ａ，１２によりｐ型不純物が導入されたＳ
ｉ層３３ａを挟み込み、Ｓｉ層３３ａにゲート絶縁膜１
５ａを介したゲート電極１４ａが、ＳｉＧｅＣ層１１ａ
にドレイン、ＳｉＧｅＣ層１２にソースの機能がそれぞ
れ付加されてｎＭＯＳトランジスタ３１が構成される。
更にその上に、Ｓｉ層３３ａとは濃度が異なるようにｐ
型不純物が導入されたＳｉ層３３ｂ及びＳｉＧｅＣ層１
１ｂが順次積層され、ＳｉＧｅＣ層１１ｂ，１２により
Ｓｉ層３３ｂを挟み込むかたちとされるとともに、Ｓｉ
層３３ｂにゲート絶縁膜１５ｂを介したゲート電極１４
ｂが、ＳｉＧｅＣ層１１ｂにドレイン、ＳｉＧｅＣ層１
２にソースの機能がそれぞれ付加されてｎＭＯＳトラン
ジスタ３２が構成される。これらトランジスタ３１，３
２がＳｉＧｅＣ層１２を共通として図７（ｂ）の如く直
列に接続され、ゲート電極１４ａに入力端子が、ゲート
電極１４ｂ及びＳｉＧｅＣ層１２に出力端子が設けられ
ることにより、２層の前記基本構成からなる１本のピラ
ー（柱）でインバータ機能を実現するＥ／ＤＭＯＳイン
バータ回路が構成される。
Ｉ基板１上に、前記基本構成として、半金属化したＳｉ
ＧｅＣ層１１ａ，１２によりｐ型不純物が導入されたＳ
ｉ層３３ａを挟み込み、Ｓｉ層３３ａにゲート絶縁膜１
５ａを介したゲート電極１４ａが、ＳｉＧｅＣ層１１ａ
にドレイン、ＳｉＧｅＣ層１２にソースの機能がそれぞ
れ付加されてｎＭＯＳトランジスタ３１が構成される。
更にその上に、Ｓｉ層３３ａとは濃度が異なるようにｐ
型不純物が導入されたＳｉ層３３ｂ及びＳｉＧｅＣ層１
１ｂが順次積層され、ＳｉＧｅＣ層１１ｂ，１２により
Ｓｉ層３３ｂを挟み込むかたちとされるとともに、Ｓｉ
層３３ｂにゲート絶縁膜１５ｂを介したゲート電極１４
ｂが、ＳｉＧｅＣ層１１ｂにドレイン、ＳｉＧｅＣ層１
２にソースの機能がそれぞれ付加されてｎＭＯＳトラン
ジスタ３２が構成される。これらトランジスタ３１，３
２がＳｉＧｅＣ層１２を共通として図７（ｂ）の如く直
列に接続され、ゲート電極１４ａに入力端子が、ゲート
電極１４ｂ及びＳｉＧｅＣ層１２に出力端子が設けられ
ることにより、２層の前記基本構成からなる１本のピラ
ー（柱）でインバータ機能を実現するＥ／ＤＭＯＳイン
バータ回路が構成される。
【００４３】以上説明したように、本例によれば、半金
属層により半導体層を挟み込む半導体−半金属構造をト
ランジスタの基本構成とし、当該構造を２段積層するこ
とにより、極めて小さな占有面積で、しかも前記基本構
成のみの場合とほぼ同様の占有面積で、優れた高速・高
周波特性を備えた３次元構造のＥ／ＤＭＯＳインバータ
回路が実現する。
属層により半導体層を挟み込む半導体−半金属構造をト
ランジスタの基本構成とし、当該構造を２段積層するこ
とにより、極めて小さな占有面積で、しかも前記基本構
成のみの場合とほぼ同様の占有面積で、優れた高速・高
周波特性を備えた３次元構造のＥ／ＤＭＯＳインバータ
回路が実現する。
【００４４】−変形例２−本例の半導体装置は、本実施
形態と同様に、２層の前記基本構造のＭＯＳトランジス
タが積層されてなるものであるが、当該２層の基本構造
が併設され、縦型トランスミッションゲート構造とされ
ている点で相違する。
形態と同様に、２層の前記基本構造のＭＯＳトランジス
タが積層されてなるものであるが、当該２層の基本構造
が併設され、縦型トランスミッションゲート構造とされ
ている点で相違する。
【００４５】図８（ａ）は、本実施形態の前記基本構成
のＭＯＳトランジスタを用いた３次元構造のＣＭＯＳト
ランスミッション回路を示す概略断面図であり、図８
（ｂ）はこのＣＭＯＳトランスミッション回路の等価回
路図である。このＣＭＯＳトランスミッション回路の主
要構成は、図１に示した基本構成を２段積層し、一方の
基本構成がｎＭＯＳトランジスタ５１、他方の基本構成
がｐＭＯＳトランジスタ５２とされ、両者が直列接続さ
れて入力部となるインバータ部４１と、同様に基本構成
を２段積層し、一方の基本構成がｎＭＯＳトランジスタ
５３、他方の基本構成がｐＭＯＳトランジスタ５４とさ
れ、両者が直列接続されて出力部となるトランスミッシ
ョンゲート部４２とが併設されて構成される。
のＭＯＳトランジスタを用いた３次元構造のＣＭＯＳト
ランスミッション回路を示す概略断面図であり、図８
（ｂ）はこのＣＭＯＳトランスミッション回路の等価回
路図である。このＣＭＯＳトランスミッション回路の主
要構成は、図１に示した基本構成を２段積層し、一方の
基本構成がｎＭＯＳトランジスタ５１、他方の基本構成
がｐＭＯＳトランジスタ５２とされ、両者が直列接続さ
れて入力部となるインバータ部４１と、同様に基本構成
を２段積層し、一方の基本構成がｎＭＯＳトランジスタ
５３、他方の基本構成がｐＭＯＳトランジスタ５４とさ
れ、両者が直列接続されて出力部となるトランスミッシ
ョンゲート部４２とが併設されて構成される。
【００４６】具体的に当該回路においては、例えばＳＯ
Ｉ基板１上に、前記基本構成として、半金属化したＳｉ
ＧｅＣ層１１ａ，１２によりｐ型不純物が導入されたＳ
ｉ層１３ａを挟み込み、Ｓｉ層１３ａにゲート絶縁膜１
５ａを介したゲート電極１４ａが、ＳｉＧｅＣ層１１ａ
にドレイン、ＳｉＧｅＣ層１２にソースの機能がそれぞ
れ付加されてｎＭＯＳトランジスタ５１が構成される。
更にその上に、ｎ型不純物が導入されたＳｉ層１３ｂ及
びＳｉＧｅＣ層１１ｂが順次積層され、ＳｉＧｅＣ層１
１ｂ，１２によりＳｉ層１３ｂを挟み込むかたちとされ
るとともに、Ｓｉ層１３ｂにゲート絶縁膜１５ｂを介し
たゲート電極１４ｂが、ＳｉＧｅＣ層１１ｂにドレイ
ン、ＳｉＧｅＣ層１２にソースの機能がそれぞれ付加さ
れてｐＭＯＳトランジスタ５２が構成される。これらト
ランジスタ５１，５２がＳｉＧｅＣ層１２を共通として
直列に接続され、ゲート電極１４ａ，１４ｂに入力端子
Ａが、ＳｉＧｅＣ層１２にトランスミッションゲート部
４２への入力端子／Ａ（ここで、／は反転信号であるこ
とを示す）が設けられ、インバータ部４１が構成され
る。
Ｉ基板１上に、前記基本構成として、半金属化したＳｉ
ＧｅＣ層１１ａ，１２によりｐ型不純物が導入されたＳ
ｉ層１３ａを挟み込み、Ｓｉ層１３ａにゲート絶縁膜１
５ａを介したゲート電極１４ａが、ＳｉＧｅＣ層１１ａ
にドレイン、ＳｉＧｅＣ層１２にソースの機能がそれぞ
れ付加されてｎＭＯＳトランジスタ５１が構成される。
更にその上に、ｎ型不純物が導入されたＳｉ層１３ｂ及
びＳｉＧｅＣ層１１ｂが順次積層され、ＳｉＧｅＣ層１
１ｂ，１２によりＳｉ層１３ｂを挟み込むかたちとされ
るとともに、Ｓｉ層１３ｂにゲート絶縁膜１５ｂを介し
たゲート電極１４ｂが、ＳｉＧｅＣ層１１ｂにドレイ
ン、ＳｉＧｅＣ層１２にソースの機能がそれぞれ付加さ
れてｐＭＯＳトランジスタ５２が構成される。これらト
ランジスタ５１，５２がＳｉＧｅＣ層１２を共通として
直列に接続され、ゲート電極１４ａ，１４ｂに入力端子
Ａが、ＳｉＧｅＣ層１２にトランスミッションゲート部
４２への入力端子／Ａ（ここで、／は反転信号であるこ
とを示す）が設けられ、インバータ部４１が構成され
る。
【００４７】同様に、ＳＯＩ基板１上にインバータ部４
１と並ぶように、前記基本構成として、半金属化したＳ
ｉＧｅＣ層１１ａ’，１２’によりｐ型不純物が導入さ
れたＳｉ層１３ａ’を挟み込み、Ｓｉ層１３ａ’にゲー
ト絶縁膜１５ａ’を介したゲート電極１４ａ’が、Ｓｉ
ＧｅＣ層１１ａ’にドレイン、ＳｉＧｅＣ層１２’にソ
ースの機能がそれぞれ付加されてｎＭＯＳトランジスタ
５３が構成される。更にその上に、ｎ型不純物が導入さ
れたＳｉ層１３ｂ’及びＳｉＧｅＣ層１１ｂ’が順次積
層され、ＳｉＧｅＣ層１１ｂ’，１２’によりＳｉ層１
３ｂ’を挟み込むかたちとされるとともに、Ｓｉ層１３
ｂ’にゲート絶縁膜１５ｂ’を介したゲート電極１４
ｂ’が、ＳｉＧｅＣ層１１ｂ’にドレイン、ＳｉＧｅＣ
層１２’にソースの機能がそれぞれ付加されてｐＭＯＳ
トランジスタ５４が構成される。これらトランジスタ５
３，５４がＳｉＧｅＣ層１２’を共通として直列に接続
されるとともに、ｎＭＯＳトランジスタ５３のＳｉＧｅ
Ｃ層１１ａ’とｐＭＯＳトランジスタ５４のＳｉＧｅＣ
層１１ｂ’とが接続され、ＳｉＧｅＣ層１２’に出力端
子Ｘが、ＳｉＧｅＣ層１１ａ’（１１ｂ’）に出力端子
Ｙがそれぞれ設けられてトランスミッションゲート部４
２が構成される。
１と並ぶように、前記基本構成として、半金属化したＳ
ｉＧｅＣ層１１ａ’，１２’によりｐ型不純物が導入さ
れたＳｉ層１３ａ’を挟み込み、Ｓｉ層１３ａ’にゲー
ト絶縁膜１５ａ’を介したゲート電極１４ａ’が、Ｓｉ
ＧｅＣ層１１ａ’にドレイン、ＳｉＧｅＣ層１２’にソ
ースの機能がそれぞれ付加されてｎＭＯＳトランジスタ
５３が構成される。更にその上に、ｎ型不純物が導入さ
れたＳｉ層１３ｂ’及びＳｉＧｅＣ層１１ｂ’が順次積
層され、ＳｉＧｅＣ層１１ｂ’，１２’によりＳｉ層１
３ｂ’を挟み込むかたちとされるとともに、Ｓｉ層１３
ｂ’にゲート絶縁膜１５ｂ’を介したゲート電極１４
ｂ’が、ＳｉＧｅＣ層１１ｂ’にドレイン、ＳｉＧｅＣ
層１２’にソースの機能がそれぞれ付加されてｐＭＯＳ
トランジスタ５４が構成される。これらトランジスタ５
３，５４がＳｉＧｅＣ層１２’を共通として直列に接続
されるとともに、ｎＭＯＳトランジスタ５３のＳｉＧｅ
Ｃ層１１ａ’とｐＭＯＳトランジスタ５４のＳｉＧｅＣ
層１１ｂ’とが接続され、ＳｉＧｅＣ層１２’に出力端
子Ｘが、ＳｉＧｅＣ層１１ａ’（１１ｂ’）に出力端子
Ｙがそれぞれ設けられてトランスミッションゲート部４
２が構成される。
【００４８】そして、インバータ部４１のＳｉＧｅＣ層
１２とトランスミッションゲート部４２のゲート電極１
４ａ’とが接続されるとともに、インバータ部４１のゲ
ート電極１４ｂ’とトランスミッションゲート部４２の
Ｓｉ層１３ｂ’とが絶縁膜（ゲート絶縁膜に相当）を介
して接続され、２層の前記基本構成からなるピラー
（柱）を２本併設することでトランスミッションゲート
機能を有するＣＭＯＳトランスミッション回路が構成さ
れる。
１２とトランスミッションゲート部４２のゲート電極１
４ａ’とが接続されるとともに、インバータ部４１のゲ
ート電極１４ｂ’とトランスミッションゲート部４２の
Ｓｉ層１３ｂ’とが絶縁膜（ゲート絶縁膜に相当）を介
して接続され、２層の前記基本構成からなるピラー
（柱）を２本併設することでトランスミッションゲート
機能を有するＣＭＯＳトランスミッション回路が構成さ
れる。
【００４９】以上説明したように、本例によれば、半金
属層により半導体層を挟み込む半導体−半金属構造をト
ランジスタの基本構成とし、当該構造を２段積層した構
造体を２本併設することにより、極めて小さな占有面積
で、しかも前記基本構成のみの場合とさほど変わらない
程度の占有面積で、優れた高速・高周波特性を備えた３
次元構造のＣＭＯＳトランスミッション回路が実現す
る。
属層により半導体層を挟み込む半導体−半金属構造をト
ランジスタの基本構成とし、当該構造を２段積層した構
造体を２本併設することにより、極めて小さな占有面積
で、しかも前記基本構成のみの場合とさほど変わらない
程度の占有面積で、優れた高速・高周波特性を備えた３
次元構造のＣＭＯＳトランスミッション回路が実現す
る。
【００５０】なお本発明は、本実施形態及びその諸変形
例で例示した半導体回路に限定されることはなく、前記
基本構成を積層した構造体の組合せによって、ＮＯＲや
ＮＡＮＤ等の全ての論理回路を構成することが可能であ
る。
例で例示した半導体回路に限定されることはなく、前記
基本構成を積層した構造体の組合せによって、ＮＯＲや
ＮＡＮＤ等の全ての論理回路を構成することが可能であ
る。
【００５１】（第２の実施形態）本実施形態では、複数
の半導体集積構造が層間絶縁膜を介して積層されてなる
半導体集積回路について例示する。なお、第１の実施形
態と共通する構成部材等については同符号を付して説明
を省略する。
の半導体集積構造が層間絶縁膜を介して積層されてなる
半導体集積回路について例示する。なお、第１の実施形
態と共通する構成部材等については同符号を付して説明
を省略する。
【００５２】図９は、本実施形態の半導体集積回路を示
す概略斜視図である。この半導体集積回路は、半導体集
積構造とされたＬＳＩチップ６１が層間絶縁膜６２を介
して多数積層されてなり、隣接する各ＬＳＩチップ６１
間が層間絶縁膜６２に埋め込まれたビア６３で接続され
て構成されている。
す概略斜視図である。この半導体集積回路は、半導体集
積構造とされたＬＳＩチップ６１が層間絶縁膜６２を介
して多数積層されてなり、隣接する各ＬＳＩチップ６１
間が層間絶縁膜６２に埋め込まれたビア６３で接続され
て構成されている。
【００５３】本実施形態では、ビア６３が第１の実施形
態で述べた基本構成を備えてなり、スイッチング素子と
して機能するＭＯＳトランジスタ（アクティブビア）と
して構成されている。
態で述べた基本構成を備えてなり、スイッチング素子と
して機能するＭＯＳトランジスタ（アクティブビア）と
して構成されている。
【００５４】即ちビア６３は、図１０に示すように、半
金属層であるＳｉＧｅＣ層１１，１２にソース，ドレイ
ンが形成され、これらＳｉＧｅＣ層１１，１２により半
導体層であるシリコン（Ｓｉ）層１３を挟み込んで円柱
型の半導体／半金属積層チャネルが構成され、当該チャ
ネルを薄いＳｉＯ2からなるゲート絶縁膜１５を介して
囲むようにアクティブビアゲート７１が設けられ、Ｓｉ
ＧｅＣ層１１に外部へ引き出される下層配線７２が形成
されて構成される。
金属層であるＳｉＧｅＣ層１１，１２にソース，ドレイ
ンが形成され、これらＳｉＧｅＣ層１１，１２により半
導体層であるシリコン（Ｓｉ）層１３を挟み込んで円柱
型の半導体／半金属積層チャネルが構成され、当該チャ
ネルを薄いＳｉＯ2からなるゲート絶縁膜１５を介して
囲むようにアクティブビアゲート７１が設けられ、Ｓｉ
ＧｅＣ層１１に外部へ引き出される下層配線７２が形成
されて構成される。
【００５５】ビア６３をスイッチング素子として用いる
場合、上下のＬＳＩチップ６１への情報伝達が他のＬＳ
Ｉチップ等のプログラムによって制御できる。即ち、上
下に存するＬＳＩチップ６１等との関係でオン／オフの
制御信号の様々な供給形態が考えられる。当該供給形態
のいくつかの好適な具体例を図１１を用いて以下で説明
する。
場合、上下のＬＳＩチップ６１への情報伝達が他のＬＳ
Ｉチップ等のプログラムによって制御できる。即ち、上
下に存するＬＳＩチップ６１等との関係でオン／オフの
制御信号の様々な供給形態が考えられる。当該供給形態
のいくつかの好適な具体例を図１１を用いて以下で説明
する。
【００５６】先ず、図１１（ａ）に示すように、隣接す
る所定のＬＳＩチップ６１間に、スイッチング回路とし
て機能するビア６３のオン／オフのみを制御する中間層
６４を設け、一対のビア６３により中間層６４を挟み込
むように、各ビア６３の下層配線７２を中間層６４に接
続する。この中間層６４には、ビア６３を制御するため
の各種半導体素子が形成されることになる。
る所定のＬＳＩチップ６１間に、スイッチング回路とし
て機能するビア６３のオン／オフのみを制御する中間層
６４を設け、一対のビア６３により中間層６４を挟み込
むように、各ビア６３の下層配線７２を中間層６４に接
続する。この中間層６４には、ビア６３を制御するため
の各種半導体素子が形成されることになる。
【００５７】次に、図１１（ｂ）に示すように、下部に
存するＬＳＩチップ６１を制御信号の供給源として利用
する。即ち、このＬＳＩチップ６１の上面にビア６３を
設け、ビア６３の下層配線７２を当該ＬＳＩチップ６１
に接続することにより、このＬＳＩチップ６１からビア
６３の制御信号を供給する。
存するＬＳＩチップ６１を制御信号の供給源として利用
する。即ち、このＬＳＩチップ６１の上面にビア６３を
設け、ビア６３の下層配線７２を当該ＬＳＩチップ６１
に接続することにより、このＬＳＩチップ６１からビア
６３の制御信号を供給する。
【００５８】次に、図１１（ｃ）に示すように、上部に
存するＬＳＩチップ６１を制御信号の供給源として利用
する。即ち、このＬＳＩチップ６１の下面にビア６３を
設け、ビア６３の下層配線７２を当該ＬＳＩチップ６１
に接続することにより、このＬＳＩチップ６１からビア
６３の制御信号を供給する。
存するＬＳＩチップ６１を制御信号の供給源として利用
する。即ち、このＬＳＩチップ６１の下面にビア６３を
設け、ビア６３の下層配線７２を当該ＬＳＩチップ６１
に接続することにより、このＬＳＩチップ６１からビア
６３の制御信号を供給する。
【００５９】次に、図１１（ｄ）に示すように、設計自
由度の更なる向上を考慮して、所定のビア６３につい
て、当該ビア６３の上下で隣接するＬＳＩチップ６１以
外のＬＳＩチップ６１、即ち１層以上のＬＳＩチップ６
１を介して離間するＬＳＩチップ６１から制御信号を供
給するようにしても良い。
由度の更なる向上を考慮して、所定のビア６３につい
て、当該ビア６３の上下で隣接するＬＳＩチップ６１以
外のＬＳＩチップ６１、即ち１層以上のＬＳＩチップ６
１を介して離間するＬＳＩチップ６１から制御信号を供
給するようにしても良い。
【００６０】これらの制御信号の供給形態は、半導体集
積回路のアーキテクチャの違いによって使い分けられ、
より高機能な回路動作が可能となる。
積回路のアーキテクチャの違いによって使い分けられ、
より高機能な回路動作が可能となる。
【００６１】以上説明したように、本実施形態によれ
ば、ＬＳＩチップ６１間を電気的に接続するビア６３に
トランジスタの前記基本構成を適用することにより、ビ
ア６３を単なる接続手段としてではなく、接続機能に加
えて各種の能動的機能、ここではスイッチング機能を実
現する素子として用いることができる。これにより、小
さな占有面積で極めて効率良く各ＬＳＩチップ６１間の
有機的な連関を確保し、設計自由度を飛躍的に増加させ
ることが可能となる。
ば、ＬＳＩチップ６１間を電気的に接続するビア６３に
トランジスタの前記基本構成を適用することにより、ビ
ア６３を単なる接続手段としてではなく、接続機能に加
えて各種の能動的機能、ここではスイッチング機能を実
現する素子として用いることができる。これにより、小
さな占有面積で極めて効率良く各ＬＳＩチップ６１間の
有機的な連関を確保し、設計自由度を飛躍的に増加させ
ることが可能となる。
【００６２】更に本実施形態では、「ＬＳＩチップ」を
そのまま「配線層」に置き換えれば、即、多層配線構造
と見なせることからも、ビア６３をチップ間インターコ
ネクション用としてだけでなく、多層配線用のものとし
ても同様に適用可能である。
そのまま「配線層」に置き換えれば、即、多層配線構造
と見なせることからも、ビア６３をチップ間インターコ
ネクション用としてだけでなく、多層配線用のものとし
ても同様に適用可能である。
【００６３】なお、本実施形態では、ビアとして前記基
本構成からなるアクティブビアを例示したが、本発明は
これに限定されず、例えば第１の実施形態で示したよう
な前記基本構成を積層した各種半導体素子をビアとして
適用しても好適である。
本構成からなるアクティブビアを例示したが、本発明は
これに限定されず、例えば第１の実施形態で示したよう
な前記基本構成を積層した各種半導体素子をビアとして
適用しても好適である。
【００６４】
【発明の効果】本発明によれば、異なる複数のトランジ
スタが結線されてなる複雑な構成の各種素子を対象と
し、優れた高速・高周波特性を保ちつつ、プレーナ型素
子構造に比して占有面積を大幅に縮小して高密度集積化
を図ることが可能となる。
スタが結線されてなる複雑な構成の各種素子を対象と
し、優れた高速・高周波特性を保ちつつ、プレーナ型素
子構造に比して占有面積を大幅に縮小して高密度集積化
を図ることが可能となる。
【００６５】また、本発明によれば、複数の半導体集積
構造が層間絶縁膜を介して積層されてなる複雑な多層配
線構成の集積回路を対象とし、積層された半導体集積構
造間を接続するビアを利用し、当該ビアに所定機能を付
加することにより、小さな占有面積で極めて効率良く各
半導体集積構造間の有機的な連関を確保し、設計自由度
を飛躍的に増加させることが可能となる。
構造が層間絶縁膜を介して積層されてなる複雑な多層配
線構成の集積回路を対象とし、積層された半導体集積構
造間を接続するビアを利用し、当該ビアに所定機能を付
加することにより、小さな占有面積で極めて効率良く各
半導体集積構造間の有機的な連関を確保し、設計自由度
を飛躍的に増加させることが可能となる。
【図１】本発明の基本構成となる半金属／半導体ヘテロ
ソース／ドレイン構造の３次元ＭＯＳトランジスタを示
す概略断面図である。
ソース／ドレイン構造の３次元ＭＯＳトランジスタを示
す概略断面図である。
【図２】第１の実施形態の前記基本構成のＭＯＳトラン
ジスタを用いた３次元構造の相補型インバータ回路を示
す模式図である。
ジスタを用いた３次元構造の相補型インバータ回路を示
す模式図である。
【図３】第１の実施形態の相補型インバータ回路におけ
る３次元構造の形状的効用について説明するための模式
図である。
る３次元構造の形状的効用について説明するための模式
図である。
【図４】第１の実施形態の相補型インバータ回路の製造
方法を工程順に示す概略断面図である。
方法を工程順に示す概略断面図である。
【図５】図４に引き続き、第１の実施形態の相補型イン
バータ回路の製造方法を工程順に示す概略断面図であ
る。
バータ回路の製造方法を工程順に示す概略断面図であ
る。
【図６】図５に引き続き、第１の実施形態の相補型イン
バータ回路の製造方法を工程に示す概略断面図である。
バータ回路の製造方法を工程に示す概略断面図である。
【図７】第１の実施形態の変形例１におけるＥ／ＤＭＯ
Ｓインバータ回路を示す模式図である。
Ｓインバータ回路を示す模式図である。
【図８】第１の実施形態の変形例２におけるＣＭＯＳト
ランスミッション回路を示す模式図である。
ランスミッション回路を示す模式図である。
【図９】第２の実施形態の半導体集積回路を示す概略斜
視図である。
視図である。
【図１０】第２の実施形態の半導体集積回路の構成要素
であるアクティブビアを示す概略断面図である。
であるアクティブビアを示す概略断面図である。
【図１１】上下に存するＬＳＩチップ等との関係でアク
ティブビアのオン／オフの制御信号の様々な供給形態を
示す概略斜視図である。
ティブビアのオン／オフの制御信号の様々な供給形態を
示す概略斜視図である。
【図１２】従来の半導体集積回路を示す概略斜視図であ
る。
る。
１ ＳＯＩ基板 １１，１２，１１ａ，１１ｂ，１１ａ’，１１ｂ’ ，
１２’ 半金属（ＳｉＧｅＣ）層 １３，１３ａ，１３ｂ，１３ａ’，１３ｂ’，３３ａ，
３３ｂ シリコン（Ｓｉ）層 １４，１４ａ，１４ｂ，１４ａ’，１４ｂ’ ゲート電
極 １５ １５ａ，１５ｂ，１５ａ’，１５ｂ’ ゲート絶
縁膜 ２１，３１，３２，５２，５４ ｐＭＯＳトランジスタ ２２，５１，５３ ｎＭＯＳトランジスタ ４１ インバータ部 ４２ トランスミッションゲート部 ６１ ＬＳＩチップ ６２ 層間絶縁膜 ６３ ビア ６４ 中間層 ７１ アクティブビアゲート ７２ 下層配線
１２’ 半金属（ＳｉＧｅＣ）層 １３，１３ａ，１３ｂ，１３ａ’，１３ｂ’，３３ａ，
３３ｂ シリコン（Ｓｉ）層 １４，１４ａ，１４ｂ，１４ａ’，１４ｂ’ ゲート電
極 １５ １５ａ，１５ｂ，１５ａ’，１５ｂ’ ゲート絶
縁膜 ２１，３１，３２，５２，５４ ｐＭＯＳトランジスタ ２２，５１，５３ ｎＭＯＳトランジスタ ４１ インバータ部 ４２ トランスミッションゲート部 ６１ ＬＳＩチップ ６２ 層間絶縁膜 ６３ ビア ６４ 中間層 ７１ アクティブビアゲート ７２ 下層配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/78 ３０１Ｂ ６５２ ６２６Ａ ６５３ Ｆターム(参考） 5F038 DF01 DF17 EZ01 EZ06 EZ20 5F040 DA00 DB02 DB03 DC01 DC04 EB12 EC07 EE02 EF09 EH03 FC28 5F048 AA01 AB03 AB04 AC03 AC04 BA16 BB05 BB20 BC03 BC15 BD01 BD07 BE08 BG11 5F110 AA04 BB03 BB04 BB11 CC09 DD05 DD13 EE09 EE45 FF02 FF23 GG01 GG02 GG44 HK08 HK09 HK21 HK34 QQ14
Claims (10)
- 【請求項１】 格子定数が一致するか、或いは不一致で
あっても結晶欠陥が発生しない程度に薄い膜厚の半導体
層、第１の半金属層及び第２の半金属層を有し、前記第
１及び第２の半金属層により前記半導体層を挟み込む構
成とされた半導体−半金属構造を備え、 前記半導体層にゲート電極が付加されるとともに、前記
第１及び第２の半金属層にオーム性電極の機能が付加さ
れており、 少なくとも２つ以上の前記半導体−半金属構造が積層さ
れてなることを特徴とする半導体装置。 - 【請求項２】 前記半導体層がシリコンからなり、前記
第１及び第２の半金属層が６％原子濃度以上のカーボン
を含有するシリコンゲルマニウムカーボンの混晶からな
ることを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 積層された前記半導体層のうち、少なく
とも１層が第１導電型のものであり、他の前記半導体層
のうち、少なくとも１層が第２導電型のものであること
を特徴とする請求項１に記載の半導体装置。 - 【請求項４】 前記第１及び第２導電型の前記半導体層
の各々に少なくとも１個以上のゲート電極が付加されて
おり、前記各半導体層の前記ゲート電極同士が電気的に
接続されて縦型の相補型インバータ構造とされてなるこ
とを特徴とする請求項３に記載の半導体装置。 - 【請求項５】 前記半導体−半金属構造が積層されてな
る構造体が少なくとも２つ以上併設され、 前記各構造体は、前記第１導電型の前記半導体層と前記
第２導電型の前記半導体層とが両者間に挟持する前記第
２の半金属層により電気的に接続されており、 前記各構造体間が電気的に接続されて縦型のトランスミ
ッションゲート構造とされてなることを特徴とする請求
項３に記載の半導体装置。 - 【請求項６】 積層された前記半導体層の少なくとも２
層が同一導電型であり、これらをチャネル層とするトラ
ンジスタのうち、少なくとも１つはデプリション（Ｄ）
型トランジスタになるようにチャネル不純物が導入さ
れ、かつ少なくとも１つはエンハンスメント（Ｅ）型ト
ランジスタになるようにチャネル不純物が導入されてＥ
／Ｄ型論理ゲート構造とされてなることを特徴とする請
求項１に記載の半導体装置。 - 【請求項７】 複数の半導体集積構造が層間絶縁膜を介
して積層されてなる半導体集積回路であって、 前記層間絶縁膜内に埋め込まれ、異なる前記半導体集積
構造間を電気的に接続するビアを備えており、 前記ビアは、格子定数が一致するか、或いは不一致であ
っても結晶欠陥が発生しない程度に薄い膜厚の半導体
層、第１の半金属層及び第２の半金属層を有し、前記第
１及び第２の半金属層により前記半導体層を挟み込む構
成とされた半導体−半金属構造とされるとともに、前記
半導体層にゲート電極が、前記第１及び第２の半金属層
にオーム性電極の機能がそれぞれ付加されたものである
ことを特徴とする半導体集積回路。 - 【請求項８】 前記ビアはスイッチング回路として機能
し、そのオン／オフの制御信号が下方又は上方に存する
前記半導体集積構造から供給されることを特徴とする請
求項７に記載の半導体集積回路。 - 【請求項９】 前記ビアは、当該ビアから１層以上の前
記半導体集積構造を介して離間する前記半導体集積構造
から前記オン／オフの制御信号が供給されることを特徴
とする請求項８に記載の半導体集積回路。 - 【請求項１０】 前記ビアはスイッチング回路として機
能し、隣接する前記各半導体集積構造間に前記ビアのオ
ン／オフのみを制御する中間層を有することを特徴とす
る請求項７に記載の半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000133536A JP2001320052A (ja) | 2000-05-02 | 2000-05-02 | 半導体装置及び半導体集積回路 |
| US09/794,012 US6509586B2 (en) | 2000-03-31 | 2001-02-28 | Semiconductor device, method for fabricating the semiconductor device and semiconductor integrated circuit |
| US10/307,470 US6885041B2 (en) | 2000-03-31 | 2002-12-02 | Semiconductor device, method for fabricating the semiconductor device and semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000133536A JP2001320052A (ja) | 2000-05-02 | 2000-05-02 | 半導体装置及び半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001320052A true JP2001320052A (ja) | 2001-11-16 |
Family
ID=18642011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000133536A Withdrawn JP2001320052A (ja) | 2000-03-31 | 2000-05-02 | 半導体装置及び半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001320052A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100713682B1 (ko) | 2005-03-08 | 2007-05-02 | 세이코 엡슨 가부시키가이샤 | 반도체 장치 및 반도체 장치의 제조 방법 |
| JP2007525816A (ja) * | 2003-03-10 | 2007-09-06 | エナージー コンバーション デバイセス インコーポレイテッド | 多端子カルコゲニドスイッチングデバイス |
| JP2007527623A (ja) * | 2004-02-12 | 2007-09-27 | インターナショナル レクティファイアー コーポレイション | 相補的窒化膜トランジスタの垂直およびコモンドレイン |
| JP2008010566A (ja) * | 2006-06-28 | 2008-01-17 | Ricoh Co Ltd | 半導体デバイス |
| JP2008010565A (ja) * | 2006-06-28 | 2008-01-17 | Ricoh Co Ltd | 半導体デバイス |
| JP2016157974A (ja) * | 2016-04-28 | 2016-09-01 | ルネサスエレクトロニクス株式会社 | 半導体装置、および半導体装置の製造方法 |
| WO2019215808A1 (ja) * | 2018-05-08 | 2019-11-14 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 柱状半導体装置の製造方法 |
| JP2021501463A (ja) * | 2017-10-30 | 2021-01-14 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | 縦型輸送フィン電界効果トランジスタを形成する方法および縦型輸送フィン電界効果トランジスタ |
-
2000
- 2000-05-02 JP JP2000133536A patent/JP2001320052A/ja not_active Withdrawn
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2007525816A (ja) * | 2003-03-10 | 2007-09-06 | エナージー コンバーション デバイセス インコーポレイテッド | 多端子カルコゲニドスイッチングデバイス |
| JP2007527623A (ja) * | 2004-02-12 | 2007-09-27 | インターナショナル レクティファイアー コーポレイション | 相補的窒化膜トランジスタの垂直およびコモンドレイン |
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