KR20200089735A - 주상 반도체 장치의 제조 방법 - Google Patents

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KR20200089735A
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후지오 마스오카
노조무 하라다
요시아키 기쿠치
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유니산티스 일렉트로닉스 싱가포르 프라이빗 리미티드
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Abstract

Si 기둥 (3) 의 바닥부와 i 층 기판 (2) 상에 SiO2 층 (5) 을 형성한다. 그리고, Si 기둥 (3) 의 측면을 둘러싸서 게이트 HfO2 층 (11b) 을 형성하고, HfO2 층 (11b) 을 둘러싸서 게이트 TiN 층 (12b) 을 형성한다. 그리고, 노출된 Si 기둥 (3) 의 바닥부 측면과 정상부에, 동시 또는 따로 선택 에피택셜 결정 성장법에 의해 소스, 드레인이 되는 억셉터 불순물을 고농도로 함유한 P+ 층 (18, 32) 을 형성한다. 이로써, i 층 기판 (2) 상에 SGT 를 형성한다.

Description

주상 반도체 장치의 제조 방법
본 발명은, 주상 반도체 장치의 제조 방법에 관한 것이다.
최근, LSI (Large Scale Integration) 에 3 차원 구조 트랜지스터가 사용되고 있다. 그 중에서, 주상 반도체 장치인 SGT (Surrounding Gate Transistor) 는, 고집적의 반도체 장치를 제공하는 반도체 소자로서 주목받고 있다. 또, SGT 를 갖는 반도체 장치의 가일층의 고집적화, 고성능화가 요구되고 있다.
통상적인 플레이너형 MOS 트랜지스터에서는, 채널이 반도체 기판의 상표면을 따르는 수평 방향으로 연장된다. 이에 반해, SGT 의 채널은, 반도체 기판의 상표면에 대해 수직인 방향으로 연장된다 (예를 들어, 특허문헌 1, 비특허문헌 1 을 참조). 이 때문에, SGT 는 플레이너형 MOS 트랜지스터와 비교하여 반도체 장치의 고밀도화가 가능하다.
도 5 에 N 채널 SGT 의 모식 구조도를 나타낸다. P 형 또는 i 형 (진성형) 의 도전형을 갖는 Si 기둥 (100) (이하, 실리콘 반도체 기둥을「Si 기둥」이라고 칭한다) 내의 상하의 위치에, 일방이 소스가 되는 경우에, 타방이 드레인이 되는 N+ 층 (101a, 101b) (이하, 도너 불순물을 고농도로 함유하는 반도체 영역을「N+ 층」이라고 칭한다) 이 형성되어 있다. 이 소스, 드레인이 되는 N+ 층 (101a, 101b) 사이의 Si 기둥 (100) 의 부분이 채널 영역 (102) 이 된다. 이 채널 영역 (102) 을 둘러싸도록 게이트 절연층 (103) 이 형성되어 있다. 이 게이트 절연층 (103) 을 둘러싸도록 게이트 도체층 (104) 이 형성되어 있다. SGT 에서는, 소스, 드레인이 되는 N+ 층 (101a, 101b), 채널 영역 (102), 게이트 절연층 (103), 게이트 도체층 (104) 이, 전체적으로 주상으로 형성된다. 이 때문에, 평면에서 보았을 때에 있어서, SGT 의 점유 면적은, 플레이너형 MOS 트랜지스터의 단일의 소스 또는 드레인 N+ 층의 점유 면적에 상당한다. 그 때문에, SGT 를 갖는 회로 칩은, 플레이너형 MOS 트랜지스터를 갖는 회로 칩과 비교하여, 가일층의 칩 사이즈의 축소화를 실현할 수 있다.
도 5 에 나타낸 SGT 에 있어서, 소스, 드레인이 되는 N+ 층 (100a, 100b) 의 저저항화가 요구되고 있다. N+ 층 (100a, 100b) 의 저저항화에 의해, SGT 를 사용한 회로의 저소비 전력화, 고속화를 도모할 수 있다. 그리고, SGT 를 사용한 회로의 고집적화가 요구되고 있다.
일본 공개특허공보 평2-188966호
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka : IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) C.Y.Ting, V.J.Vivalda, and H.G.Schaefer : "Study of planarized sputter-deposited SiO2", J.Vac.Sci.Technol.15(3), p.p.1105-1112, May/June (1978)
주상 반도체 장치의 고밀도화, 저소비 전력화, 고속화의 실현이 요구되고 있다.
본 발명의 관점에 관련된, 주상 반도체 장치의 제조 방법은,
기판 상에, 수직 방향으로 서는 반도체 기둥을 형성하는 공정과,
상기 반도체 기둥을 둘러싸서 게이트 절연층을 형성하는 공정과,
상기 게이트 절연층을 둘러싸서 게이트 도체층을 형성하는 공정과,
수직 방향에 있어서, 상기 게이트 절연층보다 아래에 위치하여, 상기 반도체 기둥의 하부, 또는 측면에 접하여, 도너 또는 억셉터 불순물을 함유한 제 1 불순물 영역을 형성하는 공정과,
수직 방향에 있어서, 상기 게이트 절연층보다 위에 위치하여, 상기 반도체 기둥의 정상부에, 도너 또는 억셉터 불순물을 함유한 제 2 불순물 영역을 형성하는 공정을 갖고,
상기 제 2 불순물 영역을 형성하는 공정이, 상기 반도체 기둥의 상기 정상부의 외주를 제 1 절연층으로 둘러싸는 공정과, 상기 제 1 절연층을 마스크로 하여, 상기 반도체 기둥의 상기 정상부를 에칭하는 공정과, 상기 에칭에 의해 형성된, 상기 반도체 기둥 상의 오목부에, 선택 에피택셜 결정 성장법에 의해, 도너 또는 억셉터 불순물을 함유하여 상기 제 2 불순물 영역을 형성하는 공정을 포함하는 것을 특징으로 한다.
수직 방향에 있어서, 상기 게이트 절연층보다 아래에 위치하여, 상기 반도체 기둥의 측면에 접하여, 도너 또는 억셉터 불순물을 함유한 상기 제 1 불순물 영역을 선택 에피택셜 성장법에 의해 형성하는 공정을 갖는 것이 더욱 바람직하다.
상기 반도체 기둥을, 상기 기판 상의 반도체층 상에 형성한 마스크 재료층을 마스크로 하여 에칭함으로써 형성하는 공정과,
상기 반도체 기둥의 측면에 제 4 재료층을 형성하는 공정과,
상기 마스크 재료층과, 상기 제 4 재료층을 내산화 마스크로 하여 산화를 실시하여, 상기 반도체 기둥의 바닥부와, 상기 반도체 기둥의 외주부의 상기 반도체층의 표층에 산화층을 형성하는 공정을 갖는 것이 더욱 바람직하다.
수직 방향에 있어서, 상기 제 1 불순물 영역의 하단이, 상기 반도체 기둥의 바닥부의 상기 산화층의 상단보다 멀어지도록 형성되는 것이 더욱 바람직하다.
상기 반도체 기둥 상의 상기 오목부와, 상기 반도체 기둥의 하부 측면의 상기 개구부를 형성한 후에, 동시에 상기 제 1 불순물 영역과, 상기 제 2 불순물 영역을, 상기 선택 에피택셜 결정 성장법에 의해 형성하는 것이 더욱 바람직하다.
상기 제 2 불순물 영역의 상단이, 상기 오목부보다 상방에 위치하고, 평면에서 보았을 때에 있어서, 상기 오목부보다 상방의 상기 제 2 불순물 영역의 외주가, 상기 오목부의 외주보다 외측이 되도록 형성되는 것이 더욱 바람직하다.
평면에서 보았을 때에 있어서, 상기 반도체 기둥의 바닥부의 측면을 둘러싸는 제 2 재료층을 형성하는 공정과,
상기 제 2 재료층 상에 있고, 또한, 평면에서 보았을 때에 있어서, 상기 반도체 기둥을 등폭 (等幅) 으로 둘러싸고, 또한 수직 방향에 있어서, 단층 또는 복수층으로 이루어지는 제 3 재료층을 형성하는 공정과,
상기 제 3 재료층을 마스크로 하여, 수직 방향으로, 상기 제 2 재료층을 에칭하는 공정과,
상기 제 3 재료층을 마스크로 하여, 수평 방향으로, 상기 제 2 재료층을 에칭하여, 상기 반도체 기둥의 하부 측면을 노출시켜 개구부를 형성하는 공정과,
평면에서 보았을 때에 있어서, 상기 개구부의 상기 반도체 기둥의 측면으로부터 외측으로 연장된, 도너 또는 억셉터 불순물을 함유한 상기 제 1 불순물 영역을, 선택 에피택셜 결정 성장법에 의해 형성하는 공정을 갖는 것이 더욱 바람직하다.
상기 제 1 불순물 영역의 형성을, 상기 게이트 절연층을 형성하기 전에 실시하는 것이 더욱 바람직하다.
상기 제 1 불순물 영역을 형성한 후, 수직 방향에 있어서, 상기 제 1 불순물 영역의 상단 위치보다 상방의 상기 반도체 기둥의 외주부를, 등폭으로 제거하는 공정과,
상기 제거하는 공정 후에, 상기 게이트 절연층을 형성하는 공정을 갖는 것이 더욱 바람직하다.
상기 제 1 불순물 영역을 형성한 후, 열처리에 의해, 상기 제 1 불순물 영역에 함유되어 있는 도너, 또는 억셉터 불순물을 상기 반도체 기둥 내에 확산시켜 제 3 불순물 영역을 형성하는 공정과,
상기 열처리에 의해, 수직 방향에 있어서의 상기 제 3 불순물 영역의 상단 위치를, 상기 등폭으로 제거한 상기 반도체 기둥의 상기 외주부의 하단이 되도록, 상기 도너 또는 억셉터 불순물을 확산시키는 공정을 갖는 것이 더욱 바람직하다.
본 발명에 의하면, 고밀도화, 저소비 전력화, 고속화된 주상 반도체 장치가 실현된다.
도 1a 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1b 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1c 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1d 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1e 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1f 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1g 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1h 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1i 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1j 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1k 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1l 은, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1m 은, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1n 은, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1o 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1p 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 2a 는, 본 발명의 제 2 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 2b 는, 제 2 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 2c 는, 제 2 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 3a 는, 본 발명의 제 3 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 3b 는, 본 발명의 제 3 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 3c 는, 본 발명의 제 3 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 3d 는, 본 발명의 제 3 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 3e 는, 본 발명의 제 3 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 3f 는, 본 발명의 제 3 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 3g 는, 본 발명의 제 3 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 3h 는, 본 발명의 제 3 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 3i 는, 본 발명의 제 3 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 4a 는, 본 발명의 제 4 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 4b 는, 본 발명의 제 4 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 4c 는, 본 발명의 제 4 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 4d 는, 본 발명의 제 4 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 4e 는, 본 발명의 제 4 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 5 는, 종래예의 SGT 를 나타내는 모식 구조도이다.
이하, 본 발명의 실시형태에 관련된, 주상 반도체 장치의 제조 방법에 대해, 도면을 참조하면서 설명한다.
(제 1 실시형태)
이하, 도 1a ∼ 도 1p 를 참조하면서, 본 발명의 제 1 실시형태에 관련된, SGT 를 갖는 주상 반도체 장치의 제조 방법에 대해 설명한다. (a) 는 평면도, (b) 는 (a) 의 X-X' 선을 따르는 단면 구조도, (c) 는 (a) 의 Y-Y' 선을 따르는 단면 구조도를 나타낸다.
도 1a 에 나타내는 바와 같이, i 층 (진성형 Si 층) 기판 (도시 생략) 상에 형성한, 평면에서 보았을 때에 있어서 원형의 SiO2 층, 산화알루미늄 (Al2O3) 층, SiO2 층으로 이루어지는 마스크 재료층 (1) 을 마스크로 하여, i 층 기판을 에칭하여, i 층 기판 (2) 상에 Si 기둥 (3) 을 형성한다. 또한, i 층 기판 (2) 과, Si 기둥 (3) 은, 도너 또는 억셉터 불순물을 소량으로 함유하는 N 형, 또는 P 형의 Si 로 형성되어도 된다.
다음으로, 도 1b 에 나타내는 바와 같이, ALD (Atomic Layer Deposition) 법에 의해, 전체적으로 하층에 SiO2 층 (도시 생략) 과, 상층에 SiN 층 (도시 생략) 을 피복한다. 그리고, RIE (Reactive Ion Etching) 법에 의해, i 층 기판 (2) 과 마스크 재료층 (1) 의 위에 있는 SiO2 층과 SiN 층을 에칭한다. 이로써, Si 기둥 (3) 과 마스크 재료층 (1) 의 측면에 SiO2 층/SiN 층 (4) 을 잔존시킨다.
다음으로, 도 1c 에 나타내는 바와 같이, 열산화법에 의해, i 층 기판 (2) 의 상면과, Si 기둥 (3) 의 바닥부에, SiO2 층 (5) 을 형성한다.
다음으로, 도 1d 에 나타내는 바와 같이, Si 기둥 (3) 의 외주의 SiO2 층 (5) 상에, SiN 층 (7), SiO2 층 (8), SiN 층 (9) 을 형성한다.
다음으로, 도 1e 에 나타내는 바와 같이, ALD 법에 의해 전체를 덮어 게이트 절연층인 산화하프늄 (HfO2) 층 (11) 과, 게이트 도체층인 질화티탄 (TiN) 층 (12) 을 형성한다. 그리고, 전체적으로 하층에 SiN 층 (도시 생략), 상층에 SiO2 층 (도시 생략) 을 피복한다. 그리고, RIE 법에 의해, Si 기둥 (3) 의 정상부와, 외주부의 SiN/SiO2 층을 에칭하여, Si 기둥 (3) 의 측면을 둘러싸서 SiN/SiO2 층 (13) 을 형성한다.
다음으로, 도 1f 에 나타내는 바와 같이, 마스크 재료층 (1), SiN/SiO2 층 (13) 을 마스크로 하여, TiN 층 (12), HfO2 층 (11), SiN 층 (9), SiO2 층 (8) 을 에칭하여, TiN 층 (11a), HfO2 층 (12a), SiN 층 (9a), SiO2 층 (8a) 을 형성한다.
다음으로, 도 1g 에 나타내는 바와 같이, 노출되어 있는 TiN 층 (12a) 을 산화시켜, 산화 TiN 층 (15a, 15b) 을 형성한다. 그리고, SiO2 층 (8a) 을 에칭하여, Si 기둥 (3) 의 바닥부 측면이 노출된 개구부 (16) 를 형성한다.
다음으로, 도 1h 에 나타내는 바와 같이, 개구부 (16) 의 노출된 Si 기둥 (3) 측면에 접하여, 억셉터 불순물을 고농도로 함유한 P+ 층 (18) 을, 선택 에피택셜 결정 성장법에 의해 형성시킨다. Si 기둥 (3) 은, 평면에서 보았을 때에 있어서 원형상의 형상으로 되어 있으므로, Si 기둥 (3) 측면에서의 면 방위의 편향이 저감된다. 이로써, 평면에서 보았을 때에 있어서, Si 기둥 (3) 을 둘러싸는 P+ 층은, 대략 등폭으로 형성된다.
다음으로, 도 1i 에 나타내는 바와 같이, P+ 층 (18) 에 접하여, SiN 층 (7) 상에, P+ 층 (18) 과의 접속 저항을 낮추는 얇은 버퍼 금속층 (도시 생략) 을 하지에 형성한 W 층 (20) 을 형성한다. 그리고, 전체를 덮어 SiO2 층 (도시 생략) 을 형성하고, 그 후에, CMP (Chemical Mechanical Polishing) 법을 사용하여, SiO2 층을, 상표면 위치가 마스크 재료층 (1) 의 상표면 위치가 될 때까지 연마하여, SiO2 층 (21) 을 형성한다. 그리고, SiO2 층 (21) 상에, 평면에서 보았을 때에 있어서 Si 기둥 (3) 의 일부와 겹치는 레지스트층 (22) 을 형성한다.
다음으로, 도 1j 에 나타내는 바와 같이, 마스크 재료층 (1), SiN/SiO2 층 (13), 레지스트층 (22) 을 마스크로 하여, SiO2 층 (21) 과, W 층 (20) 을 에칭한다. 이로써, 평면에서 보았을 때에 있어서, Si 기둥 (3) 의 측면을 원띠상으로 둘러싼 P+ 층 (18) 과, 레지스트층 (22) 아래의 W 층 (20a) 을 형성한다.
다음으로, 도 1k 에 나타내는 바와 같이, 전체적으로 SiN 층 (도시 생략) 을 피복하여, CMP 법에 의해 상표면 위치가, 마스크 재료층 (1) 의 상표면 위치가 되도록 연마한다. 그리고, SiN 층을 에치백 (Etch Back) 법에 의해, 수직 방향에 있어서, TiN 층 (12a) 의 중간의 높이까지 에칭하여, SiN 층 (23) 을 형성한다. 그리고, 수직 방향에 있어서, SiN 층 (23) 보다 상부의 SiN/SiO2 층 (13) 을 에칭하여, SiN/SiO2 층 (13a) 을 형성한다. 그리고, 평면에서 보았을 때에 있어서, TiN 층 (12a) 에 접한 W 층 (24) 을, SiN 층 (23) 상에 형성한다. 그리고, 도 1e 에 나타낸 SiN/SiO2 층 (13) 을 형성한 것과 동일한 방법을 사용하여, SiN/SiO2 층 (25) 을 형성한다. 그리고, 평면에서 보았을 때에 있어서, SiN/SiO2 층 (25) 의 외주부에 SiN 층 (26) 을 형성한다. 그리고, SiN 층 (26) 상에, 평면에서 보았을 때에 있어서, Si 기둥 (3) 의 일부와 겹친 레지스트층 (27) 을 형성한다. 레지스트층 (27) 은, 평면에서 보았을 때에 있어서, W 층 (20a) 과는 수평 방향으로 반대 방향으로 신연시킨다.
다음으로, 도 1l 에 나타내는 바와 같이, 마스크 재료층 (1), SiN/SiO2 층 (25), 레지스트층 (27) 을 마스크로 하여, SiN 층 (26), W 층 (24) 을 에칭하여, W 층 (24a), SiN 층 (26a) 을 형성한다. 그리고, 레지스트층 (27) 을 제거한다.
다음으로, 도 1m 에 나타내는 바와 같이, 전체적으로 SiN 층 (도시 생략) 을 덮고, 그 후에 CMP 법에 의해, SiN 층의 상표면 위치가, 마스크 재료층 (1) 의 상표면 위치가 되도록 연마한다. 그리고, 마스크 재료층 (1) 을 Al2O3 층까지 에칭한다. Al2O3 층의 에칭은, 예를 들어, 삼염화붕소 (BCl3, Boron Trichloride) 가스에 의한, 실온 RIE 법으로 실시한다. 그리고, 백에치법에 의해, SiN 층을 에칭하여, SiN 층 (29) 을 형성한다. 그리고, 수직 방향에 있어서, SiN 층 (29) 보다 상부의 SiN/SiO2 층 (25), TiN 층 (12a), HfO2 층 (11a) 을 에칭하여, SiN/SiO2 층 (25a), TiN 층 (12b), HfO2 층 (11b) 을 형성한다. 그리고, TiN 층 (12b) 의 정상부를 에칭한다. 그리고, Si 기둥 (3) 의 정상부에 잔존하고 있는 SiO2 층을 제거한다. 이로써, 수직 방향에 있어서, Si 기둥 (3) 의 상부를 노출시킨다.
다음으로, 도 1n 에 나타내는 바와 같이, 전체적으로 SiO2 층 (도시 생략) 을 덮고, 그 후에 CMP 법에 의해, SiO2 층의 상표면 위치가, Si 기둥 (3) 의 상표면 위치가 되도록 연마하여, SiO2 층 (30) 을 형성한다. 그리고, SiO2 층 (30) 을 마스크로 하여, Si 기둥 (3) 의 정상부를 에칭하여, 오목부 (31) 를 형성한다. 이 에칭은, 오목부 (31) 의 바닥부의, 수직 방향에서의 위치가, TiN 층 (12b) 의 상단이 되도록 실시한다.
다음으로, 도 1o 에 나타내는 바와 같이, Si 기둥 (3) 상의 오목부 (31) 에, 억셉터 불순물을 고농도로 함유한 P+ 층 (32) 을 선택 에피택셜 결정 성장법에 의해 형성한다. 이 경우, P+ 층 (32) 의 정상부 위치는, 수직 방향에 있어서, SiO2 층 (30) 보다 위가 되도록 선택 에피택셜 결정 성장시킨다.
다음으로, 도 1p 에 나타내는 바와 같이, 전체적으로 SiO2 층 (도시 생략) 을 덮고, 그리고 CMP 법에 의해 표면을 평탄하게 하여, SiO2 층 (33) 을 형성한다. 그리고, W 층 (20a) 상의 SiO2 층 (33, 30), SiN 층 (29, 23) 을 에칭하여, 컨택트홀 (C1) 을 형성한다. 그리고, P+ 층 (32) 상의 SiO2 층 (33) 을 에칭하여 컨택트홀 (C2) 을 형성한다. 그리고, W 층 (24a) 상의 SiO2 층 (33, 30), SiN 층 (29) 을 에칭하여, 컨택트홀 (C3) 을 형성한다. 그리고, 컨택트홀 (C1) 을 통하여 W 층 (20a) 에 연결된 금속 배선층 (M1) 과, 컨택트홀 (C2) 을 통하여 P+ 층 (32) 에 연결된 금속 배선층 (M2) 과, 컨택트홀 (C3) 을 통하여 W 층 (24a) 에 연결된 금속 배선층 (M3) 을 형성한다. 이로써, P+ 층 (18) 과 P+ 층 (32) 의 일방을 소스로 하면, 타방을 드레인으로 하고, TiN 층 (12b) 을 게이트 도체층으로 하고, HfO2 층 (11b) 을 게이트 절연층으로 하고, P+ 층 (18, 32) 사이의 Si 기둥 (3) 을 채널로 한 SGT 가 형성된다.
제 1 실시형태의 제조 방법에 의하면, 다음과 같은 특징이 얻어진다.
1. P+ 층 (18, 32) 은, 선택 에피택셜 결정 성장법에 의해, 모두 억셉터 불순물을 고농도로 함유하여 형성된다. 이로써, 억셉터 불순물 농도가 P+ 층 (18, 32) 과 Si 기둥 (3) 의 접합면에서 급준하게 변화한 PN 접합을 형성할 수 있다. 이것은, SGT 의 소스, 드레인의 저저항화로 이어진다. 이 소스, 드레인의 저저항화는, P+ 층 (18) 또는 P+ 층 (32) 의 일방을, 또는 양방을 억셉터 불순물을 고농도로 함유하여, 선택 에피택셜 결정 성장에 의해 형성해도, 소스 또는 드레인의 저저항화로 이어진다.
2. 회로의 고밀도화에 수반하여, Si 기둥 (3) 직경이 작아진다. 이 경우, 종래와 같이 Si 기둥 (3) 내에만 PN 접합 형성을 위한 불순물 영역을 형성시키려고 하면, 불순물 영역이 가는 Si 기둥 (3) 내에 한정됨으로써, 필연적으로 소스 또는 드레인이 되는 PN 접합 저항의 증대가 발생한다. 이에 대해, 본 발명에서는, Si 기둥 (3) 의 바닥부 측면을 둘러싸도록 Si 기둥 (3) 직경의 제한 없이, 저저항 소스·드레인으로서의 필요한 체적을 갖고, 또한 넓은 에피택셜 결정 성장면이 얻어짐으로써 양질의 결정성을 갖는 P+ 층 (18, 32) 을 형성할 수 있다. 이로써, 소스, 드레인의 저저항화를 도모할 수 있다.
3. P+ 층 (18, 32) 은, Si 층을 대신하여, 예를 들어, 실리콘·게르마늄 (SiGe) 으로 형성함으로써, Si 기둥 (3) 내에 홀 이동도를 높이는 응력을 발생시킬 수 있다. 이로써, SGT 회로의 고속화를 도모할 수 있다. 또, SiGe 를 대신하여, 억셉터, 또는 도너 불순물을 고농도로 함유하여, 선택 에피택셜 결정 성장을 할 수 있는 다른 반도체 재료층을 선택함으로써, P 채널형, 또는 N 채널형의 SGT 를 형성할 수 있다. SGT 의 채널을 구성하는 반도체 모체와, 소스 또는 드레인을 구성하는 반도체 모체를 바꿈으로써 고성능 SGT 회로를 실현할 수 있다.
4. Si 기둥 (3) 의 바닥부에 형성된 SiO2 층 (5) 과, SiGe 로 형성된 P+ 층 (18, 32) 에 의해, Si 기둥 (3) 내에 홀 이동도를 더욱 높이는 응력을 발생시키는 것이 가능해진다. 이로써, SGT 회로의 가일층의 고속화를 도모할 수 있다.
5. SiO2 층 (5) 은 Si 기둥 (3) 을 덮은 마스크 재료층 (1) 과, SiO2 층/SiN 층 (4) 을 마스크로 하여, 열산화법에 의해, Si 기둥 (3) 의 바닥부와, i 층 기판 (2) 의 상표면에 형성하였다. 그리고, Si 기둥 (3) 의 바닥부 측면에 SiO2 층/SiN 층 (4) 을 남기고, 수직 방향에 있어서, SiO2 층 (5) 의 상단보다 상방으로 멀어져 P+ 층 (18) 을 형성하였다. 이로써, 수직 방향에 있어서, SiO2 층 (5) 과 P+ 층 (18) 이 겹치는 것을 방지할 수 있다. 이로써, SiO2 층 (5) 과 P+ 층 (18) 이 겹침으로써, P+ 층 (18) 과 Si 기둥 (3) 층 측면의 Si 면의 접촉 면적의 감소에 의한 소스 또는 드레인의 저항의 증대를 방지할 수 있다. 또, P+ 층 (18) 을 선택 에피택셜 결정 성장시키는 Si 기둥 (3) 바닥부 측면을, 응력 집중을 발생시키고 있는 Si 기둥 (3) 과 SiO2 층 (5) 의 계면으로부터 떼어 놓을 수 있다. 이로써, 결정성이 양호한 P+ 층 (18) 을 Si 기둥 (3) 바닥부 측면에 형성할 수 있다.
6. P+ 층 (32) 이, Si 기둥 (3) 의 상면에 연결되고, 또한, Si 기둥 (3) 의 상면의 평면에서 보았을 때에 있어서, Si 기둥 (3) 의 정상부 형상을 유지하여, 그곳으로부터 수직 방향 상방으로 연장된 P+ 층 (32) 의 하부 영역과, 그리고, 이 하부 영역의 상면에 연결되고, 또한, 이 하부 영역의 상면의 평면에서 보았을 때에 있어서, P+ 층 (32) 의 하부 영역의 외주단보다 외측에 외주단이 있는 P+ 층 (32) 의 상부 영역을 갖도록 형성하였다. 이와 같이, 상부 P+ 층 (32) 을, 평면에서 보았을 때에 있어서, Si 기둥 (3) 보다 큰 면적으로 형성할 수 있다. 이로써, 금속 배선층 (M2) 과 P+ 층 (32) 을 연결하는 컨택트홀 (C2) 을, 여유가 있는 마스크 맞춤 정밀도로 형성할 수 있다.
(제 2 실시형태)
이하, 도 2a ∼ 도 2c 를 참조하면서, 본 발명의 제 2 실시형태에 관련된, SGT 를 갖는 주상 반도체 장치의 제조 방법에 대해 설명한다. (a) 는 평면도, (b) 는 (a) 의 X-X' 선을 따르는 단면 구조도, (c) 는 (a) 의 Y-Y' 선을 따르는 단면 구조도이다. 본 제 2 실시형태의 제조 방법은, 이하에 설명하는 상이점을 제외하고, 제 1 실시형태에서 나타낸 공정과 동일하다.
도 2a 에 나타내는 공정 전까지는, 도 1a 에서 도 1g 까지와 동일한 공정을 실시한다. 그리고, Si 기둥 (3) 의 바닥부에서 노출된 측면에 접하여, 억셉터 불순물을 고농도로 함유한 P+ 층 (35) 을 선택 에피택셜 결정 성장법에 의해 형성한다. 이 경우, 평면에서 보았을 때에 있어서, P+ 층 (35) 의 외주는, SiN/SiO2 층 (13) 의 외주보다 내측이 되도록 형성한다. 그리고, 전체적으로, ALD 법과 CVD (Chemical Vapor Deposition) 법에 의해, W 층 (도시 생략) 을 덮는다. 그리고, CMP 법에 의해, 그 상표면 위치가, 마스크 재료층 (1) 의 상표면이 되도록 연마한다. 그리고, W 층을 에치백법에 의해 에칭하여, P+ 층 (35) 에 연결된 W 층 (36) 을 형성한다. 또한, W 층 (36) 을 형성하기 전에, P+ 층 (35) 과 W 층 (36) 사이에, P+ 층 (35) 과 W 층 (36) 사이의 저항을 낮추기 위한 배리어 금속층인, 예를 들어 Ta 층을 형성해도 된다. 이 경우, 평면에서 보았을 때에 있어서 Ta 층은 P+ 층 (35) 을 등폭으로 둘러싸서 형성된다.
다음으로, 도 2b 에 나타내는 바와 같이, 전체적으로 SiO2 층 (도시 생략) 을 덮고, CMP 법에 의해, 그 상표면 위치가, 마스크 재료층 (1) 의 상표면이 되도록 연마한다. 그리고, 평면에서 보았을 때에 있어서, Si 기둥 (3) 과 일부가 겹친 레지스트층 (22) 을 형성한다. 그리고, SiN/SiO2 층 (13), 마스크 재료층 (1), 레지스트층 (22) 을 마스크로 하여, SiO2 층과 W 층 (36) 을 에칭하여, SiO2 층 (37), W 층 (36a) 을 형성한다. 그리고, 레지스트층 (22) 을 제거한다. 이 경우, 평면에서 보았을 때에 있어서, P+ 층 (35) 의 전체 둘레를 둘러싸서 W 층 (36a) 이 형성된다.
다음으로, 도 1k 에서 도 1p 까지와 동일한 공정을 실시함으로써, 도 2c 에 나타내는 바와 같이, SGT 가 형성된다.
본 실시형태의 SGT 를 갖는 주상 반도체 장치의 제조 방법에 의하면, 다음과 같은 특징이 얻어진다.
1. 제 1 실시형태에서는, 평면에서 보았을 때에 있어서, W 층 (20a) 은 P+ 층 (18) 의 외주의 일부와 접하고 있다. W 층 (20a) 은 P+ 층 (18) 의 전체 둘레를 둘러싸고 있지 않다. 이에 반해, 본 실시형태에서는, 평면에서 보았을 때에 있어서, P+ 층 (35) 의 전체 둘레를 등폭으로 둘러싸서 W 층 (36a) 이 형성되어 있다. 이와 같이 W 층 (36a) 이, P+ 층 (35) 의 전체 둘레를 등폭으로 둘러쌈으로써, P+ 층 (35) 과 W 층 (36a) 의 접속 저항의 저감화를 도모할 수 있다. 이로써, SGT 회로의 가일층의 고속화를 도모할 수 있다.
2. 본 실시형태에서는, 평면에서 보았을 때에 있어서, Si 기둥 (3) 을 둘러싼 부분의 W 층 (36) 은, SiN/SiO2 층 (13) 을 마스크로 하여 에칭되고 있다. SiN/SiO2 층 (13) 은, Si 기둥 (3) 에 대해, 리소그래피법에 있어서의 마스크 맞춤 어긋남이 발생하지 않는 자기 정합에 의해 형성되어 있다. 이 때문에, 평면에서 보았을 때에 있어서, P+ 층 (35) 의 전체 둘레를 둘러싼 W 층 (36a) 을 고정밀도로, 또한 작은 면적으로 형성되어 있다. 이로써, 고밀도의 SGT 회로를 실현할 수 있다.
(제 3 실시형태)
이하, 도 3a ∼ 도 3i 를 참조하면서, 본 발명의 제 3 실시형태에 관련된, SGT 를 갖는 주상 반도체 장치의 제조 방법에 대해 설명한다. (a) 는 평면도, (b) 는 (a) 의 X-X' 선을 따르는 단면 구조도, (c) 는 (a) 의 Y-Y' 선을 따르는 단면 구조도이다.
도 3a 에 나타내는 공정 전까지는, 도 1a ∼ 도 1e 의 SiN/SiO2 층 (13) 형성 전까지의 공정을 실시한다. 그리고, 전체적으로 SiO2 층 (도시 생략) 을 덮고, CMP 법에 의해 SiO2 층의 상표면 위치가 마스크 재료층 (1) 의 상표면 위치가 되도록 연마한다. 그리고, 에치백법에 의해 SiO2 층을 에칭하여, SiO2 층 (38) 을 형성한다. 이 SiO2 층 (38) 의 상표면 위치는, 수직 방향에 있어서, 마스크 재료층 (1) 의 하단이 되는 것이 바람직하다. 그리고, Si 기둥 (3) 의 정상부 측면을 둘러싸고, 또한 SiO2 층 (38) 상에, SiN/SiO2 층 (13) 을 형성한 것과 동일한 방법을 사용하여, SiN/SiO2 층 (39) 을 형성한다.
다음으로, 도 3b 에 나타내는 바와 같이, SiN/SiO2 층 (39) 을 마스크로 하여, SiO2 층 (38), TiN 층 (12), HfO2 층 (11) 을 에칭하여, Si 기둥 (3) 을 둘러싼 SiO2 층 (38a), TiN 층 (12c), HfO2 층 (11c) 을 형성한다.
다음으로, 도 3c 에 나타내는 바와 같이, SiN/SiO2 층 (39) 을 마스크로 하여, 추가로 SiN 층 (9), SiO2 층 (8) 을 에칭하여, Si 기둥 (3) 을 둘러싼 SiN 층 (9b), SiO2 층 (8b) 을 형성한다.
다음으로, 도 3d 에 나타내는 바와 같이, TiN 층 (12C) 의 상부 및 하부에서 노출되어 있는 부분을 산화시켜 TiNO 층 (45a, 45b) 을 형성한다. 그리고, 마스크 재료층 (1) 을 제거한다. 그리고, Si 기둥 (3) 의 정상부를 에칭하여, 오목부 (42) 를 형성한다. 그리고, Si 기둥 (3) 의 바닥부의 측면에 있는 SiO2 층 (8a), SiO2 층/SiN 층 (4a) 을 에칭하여, Si 기둥 (3) 의 바닥부 측면을 노출시켜, 개구부 (41) 를 형성한다.
다음으로, 도 3e 에 나타내는 바와 같이, 선택 에피택셜 결정 성장법에 의해, Si 기둥 (3) 의 바닥부 개구부 (41) 와, 정상부 안쪽부 (42) 에, Si 기둥 (3) 에 접하여, 억셉터 불순물을 고농도로 함유한 P+ 층 (43, 44) 을 형성한다.
다음으로, 도 3f 에 나타내는 바와 같이, 탄탈 (Ta) 의 스퍼터 증착법에 의해, P+ 층 (44) 상의 Ta 층 (47) 과, P+ 층 (43) 에 접하고, 또한 Si 기둥 외주부의 SiN 층 (7) 상에 Ta 층 (46) 을 형성한다. 이 Ta 의 스퍼터 증착은, 증착 가속 전압을 조정하여, 측면이 수직인 SiO2 층 (38a) 측면에 증착되지 않도록 실시한다 (비특허문헌 2 를 참조). 그리고, 전체적으로 가벼운 Ta 에칭을 실시하여, SiN/SiO2 층 (39) 측면에 부착된 Ta 를 제거한다.
다음으로, 도 3g 에 나타내는 바와 같이, 전체적으로 SiO2 층 (도시 생략) 을 덮고, CMP 법에 의해, SiO2 층과, Ta 층 (47) 의 상표면 위치가, TiNO 층 (45b) 의 상표면 위치가 되도록 연마하여, SiO2 층 (48) 과, 상표면이 평탄한 Ta 층 (47a) 을 형성한다. 그리고, 평면에서 보았을 때에 있어서, Si 기둥을 덮은 레지스트층 (49) 을 형성한다.
다음으로, 도 3h 에 나타내는 바와 같이, 레지스트층 (49) 과, SiN/SiO2 층 (39) 을 마스크로 하여, SiO2 층 (48) 을 에칭하여, SiO2 층 (48a) 을 형성한다.
다음으로, 도 3i 에 나타내는 바와 같이, 레지스트층 (49) 과, SiN/SiO2 층 (39) 을 마스크로 하여, 추가로 Ta 층 (46) 을 에칭하여, 배선 도체층인 Ta 층 (46a) 을 형성한다. 그리고, 레지스트층 (49) 을 제거한다. 그리고, 도 1k ∼ 도 1p 와 동일한 공정을 실시함으로써, i 층 기판 (2) 상에 SGT 가 형성된다. 여기서, Ta 층 (47a) 은, 상부 배선 도체층과의 접속 도체층이 된다.
본 실시형태의 SGT 를 갖는 주상 반도체 장치의 제조 방법에 의하면, 다음과 같은 특징이 얻어진다.
1. 본 실시형태에서는, 도 3e 에 나타내는 바와 같이, P+ 층 (43, 44) 을 동시에 선택 에피택셜 결정 성장법에 의해 형성하고 있다. 이로써, SGT 제작의 공정이 간략화되는 방법에 의해서도, 제 1 실시형태와 동일한 특징을 갖는 SGT 가 실현된다.
2. 본 실시형태에서는, 평면에서 보았을 때에 있어서, Si 기둥 (3) 정상부 상에 있는 P+ 층 (44) 과 접속 도체층인 Ta 층 (47a) 의 외주가, Si 기둥 (3) 의 외주와 동일하고, 상방으로 연신되어 형성되어 있다. Ta 층 (47a) 은 저저항이므로, 이 Ta 층 (47) 과, 상부 배선 도체층의 접속 영역은, 평면에서 보았을 때에 있어서, Ta 층 (47) 의 일부와 연결되는 것뿐이어도 된다. 이로써, 고밀도의 SGT 회로가 실현된다.
(제 4 실시형태)
이하, 도 4a ∼ 도 4d 를 참조하면서, 본 발명의 제 4 실시형태에 관련된, SGT 를 갖는 주상 반도체 장치의 제조 방법에 대해 설명한다. (a) 는 평면도, (b) 는 (a) 의 X-X' 선을 따르는 단면 구조도, (c) 는 (a) 의 Y-Y' 선을 따르는 단면 구조도이다.
도 4a 에 나타내는 바와 같이, 도 3a, 3b 에 나타낸 공정에 있어서의, 게이트 HfO2 층 (11), 게이트 TiN 층 (12) 을 형성하지 않고, SiO2 층/SiN 층 (4) 의 외주부에, 도 3a 와 마찬가지로 SiO2 층 (38) 을 형성하고, 마찬가지로 마스크 재료층 (1) 의 측면에 SiO2 층/SiN 층 (39a) 을 형성한다. 그리고, SiO2 층/SiN 층 (39a), 마스크 재료층 (1) 을 마스크로 하여, SiO2 층 (38) 을 에칭하여, SiO2 층 (38b) 을 SiO2 층/SiN 층 (4) 의 측면을 둘러싸고, 또한 SiN 층 (9) 상에 형성한다.
다음으로, 도 4b 에 나타내는 바와 같이, SiO2 층/SiN 층 (39a), 마스크 재료층 (1) 을 마스크로 하여, SiN 층 (9) 과, SiO2 층 (8) 을 에칭하여, SiN 층 (9c) 과, SiO2 층 (8c) 을 형성한다.
다음으로, 도 4c 에 나타내는 바와 같이, SiO2 층 (8c) 을 에칭하여, Si 기둥 (3) 의 바닥부 측면을 노출시킨다. 그리고, 선택 에피택셜 결정 성장법에 의해, 억셉터 불순물을 고농도로 함유한 P+ 층 (50) 을 형성한다. 그리고, P+ 층에 접하여, 그 외주부에 W 층 (51) 을 형성한다. 그리고, W 층 (51) 상에 있고, 또한 SiO2 층 (38b) 의 외주부에 SiN 층 (52) 을 형성한다.
다음으로, 도 4d 에 나타내는 바와 같이, SiO2 층/SiN 층 (39a), SiO2 층 (38b), SiN 층 (4d) 을 에칭한다. 이 에칭에서는, SiN 층 (4d) 의 바닥부에 위치하여, SiN 층 (4e) 을 잔존시킨다. 그리고, Si 기둥 (3) 의 측면을 산화시켜 SiO2 층 (54) 을 형성한다. 그리고, SiO2 층 (54) 을 제거한다. 이로써, 수직 방향에 있어서, SiN 층 (52) 보다 상부에, Si 기둥 (3) 직경보다 작은 직경을 갖는 Si 기둥 (3a) 이 형성된다.
다음으로, 도 4e 에 나타내는 바와 같이, 전체적으로 게이트 HfO2 층 (11d) 과, 게이트 TiN 층 (12d) 을 ALD 법에 의해 형성한다. 그리고, 게이트 HfO2 층 (11d) 과, 게이트 TiN 층 (12d) 의 패터닝은, 도 1e, 도 1f 에서 설명한 것과 동일한 방법을 사용하여 실시한다. 그리고, W 층 (51) 의 패터닝은, 도 1i, 도 1j 에서 설명한 것과 동일한 방법을 사용하여 실시한다. 그리고, 그 후, 도 1k 로부터 도 1p 의 공정을 실시함으로써, i 층 기판 (2) 상에 SGT 가 형성된다.
실시형태의 SGT 를 갖는 주상 반도체 장치의 제조 방법에 의하면, 다음과 같은 특징이 얻어진다.
1. 본 실시형태에 의하면, P+ 층 (50) 은, 평면에서 보았을 때에 있어서, Si 기둥 (3a) 보다 긴 외주를 갖는 Si 기둥 (3) 의 측면에 접하여 형성된다. 이로써, P+ 층 (50) 을 통하여 흐르는 전류의 Si 기둥 (3) 측면 면적을 크게 할 수 있다. 이로써, 소스·드레인 저항의 저감화를 도모할 수 있다. 또한, 가일층의 소스·드레인 저항의 저감에는, 최종 공정까지의 열 공정에 의해, P+ 층 (50) 으로부터의 억셉터 불순물이, 상부 Si 기둥 (3a) 과 바닥부 Si 기둥 (3) 의 경계 근처까지 확산되어 있는 것이 보다 바람직하다.
2. 본 실시형태에 의하면, P+ 층 (50) 의 형성은, 게이트 HfO2 층 (11d) 과, 게이트 TiN 층 (12d) 의 형성 전에 실시된다. 이로써, P+ 층 (50) 의 선택 에피택셜 결정 성장은, 제 1 실시형태에 있어서 과제가 되는 게이트 HfO2 층 (11d) 과, 게이트 TiN 층 (12) 과 게이트 HfO2 층 (11d) 에 대한 열 데미지를 고려할 필요가 없다. 이로써, P+ 층 (50) 의 선택 에피택셜 결정 성장 프로세스에 있어서의, 예를 들어 결정성을 높이기 위한 에피택셜 성장 온도의 고온화 등의 프로세스 마진을 확대할 수 있다.
또한, 본 발명에 관련된 실시형태에서는, SGT 단체 트랜지스터를 예로서 설명하였지만, 복수의 SGT 를 사용한 회로 형성에 있어서도 본 발명을 적용할 수 있다.
또, 본 발명에 관련된 실시형태에서는, 1 개의 반도체 기둥 (3) 에 1 개의 SGT 를 형성하였지만, 2 개 이상을 형성하는 회로 형성에 있어서도, 본 발명을 적용할 수 있다.
또, 제 1 실시형태에서는, 도 1a 에 나타낸 바와 같이, SiO2 층/Al2O3 층/SiO2 층으로 이루어지는 마스크 재료층 (1) 을 에칭 마스크로서 사용하였다. 그 목적이 얻어지는 것이면, 단층 또는 복수층으로 이루어지는 다른 조합의 재료층이어도 된다. 이것은, 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 제 1 실시형태에서는, 도 1a 에 나타낸 바와 같이, SiO2 층/Al2O3 층/SiO2 층으로 이루어지는 마스크 재료층 (1) 은, 그 일부 또는 전체를, 도 1l 에서 나타낸 공정까지, Si 기둥 (3) 의 정상부를, 그 때까지의 에칭에 대한 마스크로서 잔존시켰다. 그 목적이 얻어지는 것이면, 단층 또는 복수층의 다른 조합의 재료층이어도 된다. 이것은, 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 제 1 실시형태에서는, 도 1f 에 나타내는 바와 같이, 마스크 재료층 (1), SiN/SiO2 층 (13) 을 마스크로 하여, TiN 층 (12), HfO2 층 (11), SiN 층 (9), SiO2 층 (8) 을 에칭하여, TiN 층 (12a), HfO2 층 (11a), SiN 층 (9a), SiO2 층 (8a) 을 형성하였다. SiN/SiO2 층 (13) 은, TiN 층 (12), HfO2 층 (12), SiN 층 (9), SiO2 층 (8) 을 에칭하기 위한 마스크로서의 역할을 하는 것이면, 단층 또는 복수층으로 이루어지는 다른 조합의 재료층이어도 된다. 이것은, 도 1k 에 나타낸 SiN/SiO2 층 (25), 그리고, 제 3 실시형태에서의, 도 3a 에 나타낸 SiN/SiO2 층 (39) 에 있어서도 동일하다. 이것은, 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 제 1 실시형태에서는, i 층 기판 (2) 상에 Si 기둥 (3) 을 형성하여 SGT 를 형성하였지만, i 층 기판 (2) 대신에 SOI (Silicon On Insulator) 기판을 사용해도 된다. 또, i 층 기판 (2) 에 웰 구조를 형성해도 된다. 이것은, 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 제 1 실시형태에서는, 도 1c 에 나타내는 바와 같이, Si 기둥 (3) 정상부를 마스크 재료층 (1) 으로 덮고, 측면을 SiO2/SiN 층 (4) 으로 덮은 상태에서, 열산화법에 의해 Si 기둥 (3) 의 바닥부와, i 층 기판 (2) 상면에 SiO2 층 (5) 을 형성하였다. 이 SiO2 층 (5) 은, 예를 들어 FCVD 법과 CMP 법에 의해 전체적으로 FCVD-SiO2 층을, 그 상표면 위치가, 마스크 재료층의 상표면 위치가 되도록 한 후에, 열산화시켜도 된다. 이 경우, 산소 (O) 는 FCVD-SiO2 층을 통과하여, Si 기둥 (3) 의 바닥부와, i 층 기판 (2) 상면이 산화됨으로써, SiO2 층 (5) 이 형성된다. 또, 다른 방법에 의해, SiO2 층 (5) 을 형성해도 된다. 이것은, 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 제 1 실시형태에서는, 도 1g 에 나타내는 바와 같이, TiN 층 (12a) 의 정상부, 및 바닥부에서 노출되어 있는 TiN 층 (12a) 을 산화시켜 절연층인 TiNO 층 (15a, 15b) 을 형성하였다. 이에 대해, 예를 들어, 도 1f 에 있어서, SiO2 층 (8a) 을 잔존시킨 상태에서, 노출된 TiN 층 (12a) 을 에칭하여 오목부를 형성하고, 그 후에 ALD 법에 의해 오목부를 메우고, 또한 전체적으로 SiN 층을 덮는다. 그리고, 오목부에 SiN 층을 남기고, 다른 전체를 덮은 SiN 층을 에칭하여 제거한다. 이로써, TiN 층 (12a) 의 정상부, 및 바닥부에 SiN 층에 의한 절연층을 형성할 수 있다. 이와 같이 하여, 산화 이외 방법을 사용하여, TiN 층 (12a) 의 정상부, 및 바닥부에 절연층을 형성해도 된다. 이것은, 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 제 1 실시형태에서는, 도 1d 에 나타내는 바와 같이, Si 기둥 (3) 의 외주의 SiO2 층 (5) 상에, SiN 층 (7), SiO2 층 (8), SiN 층 (9) 을 형성하였다. 그리고, 도 1f, 도 1g 에 나타내는 바와 같이, 마스크 재료층 (1), SiN/SiO2 층 (13) 을 마스크로 하여, TiN 층 (12), HfO2 층 (12), SiN 층 (9), SiO2 층 (8) 을 에칭하여, TiN 층 (12a), HfO2 층 (12a), SiN 층 (9a), SiO2 층 (8a) 을 형성하였다. 그리고, 노출되어 있는 TiN 층 (12a) 을 산화시켜, TiNO 층 (15a, 15b) 을 형성한다. 그리고, SiO2 층 (8a) 을 에칭하여, Si 기둥 (3) 의 바닥부 측면이 노출된 공간 (16) 을 형성하였다. 이 경우, 마스크 재료층 (1), SiN/SiO2 층 (13), TiN 층 (12a), HfO2 층 (12a), SiN 층 (9), SiO2 층 (8) 의 재료의 선택, 및 이들 에칭 방법은, Si 기둥 (3) 의 바닥부 측면을 노출시키는 목적이 얻어지는 것이면 임의이다. 이것은, 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 제 1 실시형태에서는, 도 1h 에 나타내는 바와 같이, P+ 층 (18) 의 형성을 선택 에피택셜 결정 성장법을 사용하여 실시하였다. 이 P+ 층 (18) 형성은, CVD 법에 한정되지 않고, 예를 들어 분자선 퇴적 (Molecular beam deposition), ALD 법, 액상 에피택셜법 등, 선택 에피택셜 결정 성장할 수 있는 다른 방법을 사용해도 된다. 이것은 P+ 층 (32) 의 형성에 대해서도 동일하다. 이것은, 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 제 1 실시형태에서는, 도 1j 에 나타내는 바와 같이, 마스크 재료층 (1), SiN/SiO2 층 (13), 레지스트층 (22) 을 마스크로 하여, SiO2 층 (21) 과, W 층 (20) 을 에칭하였다. 이로써, 평면에서 보았을 때에 있어서, Si 기둥 (3) 의 측면을 원띠상으로 둘러싼 P+ 층 (18) 에 접하여, 레지스트층 (22) 아래에 W 층 (20a) 을 형성하였다. 이 레지스트층 (22) 은, 본 에칭의 목적이 얻어지는 것이면, 레지스트 재료층, 유기층 또는 무기층으로 이루어지는 단층, 또는 복수층으로 구성된 것이어도 된다. 또, 레지스트층 (22) 은, SiO2 층 (21) 과, W 층 (20) 의 에칭 도중에 있어서, 상층 부분이 에칭되어도, 에칭의 최종에 있어서, 마스크층으로서의 기능이 있는 것이면 된다. 또, SiO2 층 (21a) 이 W 층 (20a) 의 형성에 있어서의 마스크로서 기능할 수 있으면, 레지스트층 (22) 은 에칭의 최종 단계에서 제거되어 있어도 된다. 또, 상기의 것은, 레지스트층 (27) 에 대해서도 동일하다. 그리고, 이것은, 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 제 1 실시형태에 있어서의, 도 1p 에 나타내는 바와 같이, P+ 층 (32) 의 하단의 수직 방향에 있어서의 위치는, 게이트 도체층인 TiN 층 (12b) 의 상단이 되도록 형성하였다. 이 P+ 층 (32) 의 바닥부의 위치는, 게이트 TiN 층 (12b) 의 상단 위치에 있는 것이 바람직하다. 이 P+ 층 (32) 의 바닥부의 위치는, 게이트 TiN 층 (12b) 의 상단 위치와는, SGT 의 동작에 문제를 발생시키지만 않으면, 게이트 TiN 층 (12b) 의 상단보다 조금 위에 있는 경우나, 조금 아래에 있는 경우를 포함하는 것이다. 또, P+ 층 (32) 의 하단의 수직 방향에 있어서의 위치는, 게이트 절연층 (11b) 의 상단 위치보다 위에 있어도 되고, 아래에 있어도 된다. 이것은, 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 제 1 실시형태에서는, P+ 층 (18) 에 연결된 배선 도체층 부분을, W 층 (20a) 으로 형성하였지만, 다른 금속 또는 합금층 등의 단층 또는 복수층으로 구성되는 재료층으로 형성해도 된다. 또, 제 3 실시형태에 있어서의 P+ 층 (43) 에 접속한 Ta 층 (46) 에 대해서도 동일하다. 이것은, 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 본 발명의 실시형태에서는, Si 기둥 (3) 의 평면에서 보았을 때에 있어서의 형상은 원형상이었다. 이에 대해, 본 발명은, 평면에서 보았을 때에 있어서의 Si 기둥 (3) 의 형상은 사각형상, 타원상이어도 동일하게 적용할 수 있다.
또, 제 1 실시형태에서는, 도 1p 에 나타낸, P+ 층 (18, 32) 은 Si 기둥 (3) 의 바닥부 측면과 정상부 상에 형성되었다. P+ 층 (18, 32) 과 Si 기둥 (3) 의 경계에 있어서, 확대해 보면, P+ 층 (18, 32) 의 억셉터 불순물이, 형성 후의 열 공정에 의해, Si 기둥 (3) 내에 확산되어 있다. 이 경우, 이온 주입, 또는 고상 확산법과 비교하여, P+ 층 (18, 32) 과 Si 기둥 (3) 의 경계에 있어서의, 급준한 억셉터 불순물 분포가 유지되므로, 접합 저항의 저감화를 도모할 수 있다. 또, Si 기둥 (3) 직경이, 평면에서 보았을 때에 있어서, 더욱 작아지기 시작하면, 평면에서 보았을 때에 있어서, 선택 에피택셜 결정 성장법에 의해 형성된 P+ 층 (18, 32) 으로부터의 억셉터 불순물이, Si 기둥 (3) 내부 전체에 확산된다. 이 경우에도, Si 기둥 (3) 내의 수직 방향에 있어서의 불순물 분포는, 이온 주입, 또는 고상 확산법과 비교하여, 급준하게 되어 있다. 이것은, 필요한 P+ 층 (18) 이, 처음에 Si 기둥 (3) 의 외주부에 형성되는 반면, 이온 주입에서는 고온에서의 불순물 이온의 활성화 처리, 고상 확산에서는 P+ 영역을 Si 기둥 (3) 내부에 형성하기 위한 불순물 열확산을 위한 열처리를 필요로 하는 것에 의한다. 또한, 이 불순물 분포의 급준성을 위해서는, P+ 층 (18, 32) 형성 후의 열 공정의 저온화와 단시간화가 이루어지는 것이 바람직하다. 이것은, 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 마찬가지로, 제 1 실시형태에 있어서, Si 기둥 (3) 직경이, 평면에서 보았을 때에 있어서, 더욱 작아지기 시작하면, 평면에서 보았을 때에 있어서, 선택 에피택셜 결정 성장법에 의해 형성된 P+ 층 (18) 으로부터의 억셉터 불순물이, Si 기둥 (3) 내부 전체에 확산된다. 이 경우, P+ 층 (18) 의 Si 기둥 (3) 내에서의, 수직 방향에 있어서의 상단 위치는, SiN 층 (9a) 의 하단 위치보다 상방이 된다. 이 P+ 층 (18) 의 Si 기둥 (3) 내에서의 상단 위치는, 게이트 TiN 층 (12b) 의 하단 위치에 있는 것이 바람직하지만, SGT 의 동작에 문제를 발생시키지만 않으면, 게이트 TiN 층 (12b) 의 하단 위치보다 위에 있어도 되고, 아래에 있어도 된다. P+ 층 (32) 에 대해서도 동일하다. 이것은, 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 제 4 실시형태에서는, 최종 공정까지의 열 공정에 의해, P+ 층 (50) 으로부터의 억셉터 불순물이, 상부 Si 기둥 (3a) 과 바닥부 Si 기둥 (3) 의 경계 근처까지 확산되어 있는 것이 보다 바람직하다고 서술하였다. 이 경우에 있어서도, SGT 의 동작에 문제를 발생시키지만 않으면, P+ 층 (50) 으로부터 연결되는 억셉터 불순물 확산 영역은, 그 상단 위치가 바닥부 Si 기둥 (3) 의 상단 위치에 있어도 된다. 여기서, 바닥부 Si 기둥 (3) 의 상단 위치란, 상부 Si 기둥 (3a) 과 바닥부 Si 기둥 (3) 의 경계보다 조금 위에 있는 경우나, 조금 아래에 있는 경우도 포함하는 것이다.
또, 제 1 실시형태에서는, Si 기둥 (3) 의 바닥부 측면, 및 정상부 상에, 고농도의 억셉터 불순물을 함유한 P+ 층 (18, 32) 을 형성하였다. P+ 층 (18, 32) 을 대신하여, N+ 층을 형성해도 된다. 또, 기판 상에 복수의 반도체 기둥을 형성하고, 각각을 상이한 반도체 모체로 이루어지는 P+ 층 (18, 32), 또는 N+ 층을 형성해도 된다. 또, Si 기둥 (3) 은 다른 반도체 재료로 형성되어도 된다. 이것은, 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 제 1 실시형태에서는, P+ 층 (18, 32) 을, 선택 에피택셜 결정 성장법에 의해, 모두 억셉터 불순물을 고농도로 함유하여 형성하였다. 이로써, 억셉터 불순물 농도가 P+ 층 (18, 32) 과 Si 기둥 (3) 의 접합면에서 급준하게 변화한 PN 접합을 형성할 수 있다. 이것은, SGT 의 소스, 드레인의 저저항화로 이어진다. 이 소스, 드레인의 저저항화는, P+ 층 (18) 또는 P+ 층 (32) 의 일방을, 억셉터 불순물을 고농도로 함유하여, 선택 에피택셜 결정 성장에 의해 형성해도, 선택 에피택셜 결정 성장을 실시한 소스 또는 드레인의 저저항화로 이어진다.
또, 제 1 실시형태에서는, 게이트 전극으로서 TiN 층 (12b) 을 사용하여 설명하였지만, 게이트 전극 재료층은, 단층 또는 복수층의 다른 도체층으로 형성해도 된다. 이것은, 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 제 1 실시형태에서는, Si 기둥 (3) 의 상하에, 동일한 극성의 도전성을 갖는 P+ 층 (18, 32) 으로 소스, 드레인을 구성하는 SGT 에 대해 설명하였지만, 극성이 상이한 소스, 드레인을 갖는 터널형 SGT 에 대해서도, 본 발명을 적용할 수 있다. 이것은, 제 3 실시형태를 제외하고, 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 제 1 실시형태에서는, 수직 방향에 있어서, SiO2 층 (5) 의 상단보다 상방으로 멀어져 P+ 층 (18) 을 형성하였다. 이로써, 수직 방향에 있어서, SiO2 층 (5) 과 P+ 층 (18) 이 겹치는 것을 방지할 수 있다. 그리고, 이로써, SiO2 층 (5) 과 P+ 층 (18) 이 겹침으로써, P+ 층 (18) 과 Si 기둥 (3) 층 측면의 Si 면의 접촉 면적의 감소에 의한 소스 또는 드레인의 저항의 증대를 방지할 수 있다. 또, P+ 층 (18) 을 선택 에피택셜 결정 성장시키는 Si 기둥 (3) 바닥부 측면을, 응력 집중을 발생시키고 있는 Si 기둥 (3) 과 SiO2 층 (5) 의 계면으로부터 떼어 놓을 수 있다. 이로써, 결정성이 양호한 P+ 층 (18) 을 선택 에피택셜 결정 성장시키는 Si 기둥 (3) 바닥부 측면에 형성할 수 있다. 이것은, 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 제 1 실시형태에서는, 도 1n, 도 1o 를 사용하여 설명한 바와 같이, Si 기둥 (3) 의 정상부를 에칭하여 오목부 (31) 를 형성하고, 그 후에, 오목부 (31) 에 P+ 층 (32) 을 선택 에피택셜 결정 성장법에 의해 형성하였다. 이에 대해, 예를 들어, 도 1m 에 있어서 설명한 바와 같이, 전체적으로 SiN 층 (도시 생략) 을 덮고, 그 후에 CMP 법에 의해, SiN 층의 상표면 위치가, 마스크 재료층 (1) 의 상표면 위치가 되도록 연마한다. 그리고, 마스크 재료층 (1) 을 Al2O3 층까지 에칭하였다. 이에 대해, 마스크 재료층 (1) 의 전체를 에칭함으로써, Si 기둥 (3) 상에 오목부 (31) 와 동일한 오목부를 형성할 수 있다. 이것은, 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 제 2 실시형태에서는, W 층 (36) 을 형성하기 전에, P+ 층 (35) 과 W 층 (36) 사이에, P+ 층 (35) 과 W 층 (36) 사이의 저항을 낮추기 위한 배리어 금속층이 되는, 예를 들어 Ta 층을 형성해도 된다고 서술하였다. 이 경우, 평면에서 보았을 때에 있어서 Ta 층은 P+ 층 (35) 을 등폭으로 형성된다. 이 Ta 층은, 평면에서 보았을 때에 있어서, 등폭의 단층, 또는 복수층의 도체층으로 형성되어 있어도 된다. 이것은, 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 제 3 실시형태에서는, 마스크 재료층 (1) 을 제거한 후에, Si 기둥 (3) 의 정상부를 에칭하여, 오목부 (42) 를 형성하였다. 이 오목부 (42) 는, 전술한 제 1 실시형태와 마찬가지로, 마스크 재료층 (1) 을 제거한 것만으로도 형성할 수 있다. 이 경우, Si 기둥 (3) 의 정상부를 얇게 산화시키고, 그 후에 이 형성된 산화막을 제거하는 세정을 실시하는 것이 바람직하다. 이것은, 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 제 3 실시형태에서의, 도 3e 에 나타내는 SiO2 층 (38a) 은, 외측 표층이, P+ 층 (43, 44) 을 형성하는 선택 에피택셜 결정 성장에 있어서, Si 층이 퇴적되지 않는 재료층으로 형성되어 있으면, SiO2 층에 한정하지 않아도 된다. 또, 이 재료층은 단층, 또는 복수층으로 구성되어 있어도 된다. 이것은, 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
제 4 실시형태에 의하면, P+ 층 (50) 의 형성은, 게이트 HfO2 층 (11d) 과 게이트 TiN 층 (12d) 의 형성 전에 실시되었다. 이것은, 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하게 적용할 수 있다.
제 4 실시형태에 의하면, 도 4d 에 나타내는 바와 같이 노출된 Si 기둥 (3) 의 측면을 산화시켜 SiO2 층 (54) 을 형성하였다. 이 SiO2 층 (54) 을 제거하여, 평면에서 보았을 때에 있어서 Si 기둥 (3) 보다 가는 Si 기둥 (3a) 을 형성하였다. 이에 대해, 예를 들어 노출된 Si 기둥 (3) 표면의 Si 층을 에칭하는 등의 다른 방법을 사용하여, Si 기둥 (3a) 을 형성해도 된다. 이것은, 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 상기 각 실시형태에서는, 반도체 기둥에 있어서의 채널, 소스, 드레인 등의 반도체 영역으로서 Si (실리콘) 를 사용한 예에 대해 설명하였다. 그러나 이에 한정되지 않고, 본 발명의 기술 사상은, SiGe 와 같이 Si 를 함유한 반도체 재료, 또는 Si 이외의 반도체 재료를 사용한, SGT 를 갖는 반도체 장치에도 적용 가능하다.
또, 종형 NAND 형 플래시 메모리 회로에서는, 반도체 기둥을 채널로 하여, 이 반도체 기둥을 둘러싼 터널 산화층, 전하 축적층, 층간 절연층, 제어 도체층으로 구성되는 메모리 셀이 복수단, 수직 방향으로 형성된다. 이들 메모리 셀의 양단의 반도체 기둥에는, 소스에 대응하는 소스선 불순물층과, 드레인에 대응하는 비트선 불순물층이 있다. 또, 1 개의 메모리 셀에 대해, 그 양측의 메모리 셀의 일방이 소스라면, 타방이 드레인의 역할을 한다. 이와 같이, 종형 NAND 형 플래시 메모리 회로는 SGT 회로 중 하나이다. 따라서, 본 발명은 NAND 형 플래시 메모리 회로에 대해서도 적용할 수 있다.
본 발명은, 본 발명의 광의의 정신과 범위를 일탈하지 않고, 여러 가지 실시형태 및 변형이 가능하다고 여겨지는 것이다. 또, 상기 서술한 실시형태는, 본 발명의 하나의 실시예를 설명하기 위한 것으로, 본 발명의 범위를 한정하는 것은 아니다. 상기 실시예 및 변형예는 임의로 조합할 수 있다. 또한, 필요에 따라 상기 실시형태의 구성 요건의 일부를 제외해도 본 발명의 기술 사상의 범위 내가 된다.
산업상 이용가능성
본 발명에 관련된, 주상 반도체 장치의 제조 방법에 의하면, 고성능의 주상 반도체 장치가 얻어진다.
1 : 마스크 재료층
2 : i 층 기판
3, 3a : Si 기둥
4, 4a, 4e, 13, 13a, 25, 39, 39a : SiO2 층/SiN 층
5, 8, 8a, 8b, 8c, 21, 21a, 26, 26a, 29, 30, 33, 37, 38, 38a, 38b, 48, 48a, 54 : SiO2 층
7, 9, 9a, 9b, 9c, 23, 52 : SiN 층
11, 11a, 11b, 11c, 11d : HfO2 층
12, 12a, 12b, 12c, 12d : TiN 층
16, 41 : 개구부
15a, 15b, 45a, 45b : TiNO 층
18, 32, 35, 43, 44, 50 : P+ 층
20, 20a, 24, 24a, 36, 36a, 51 : W 층
22, 27, 49 : 레지스트층
31, 42 : 오목부
C1, C2, C3 : 컨택트홀
M1, M2, M3 : 금속 배선층
46, 46a, 47, 47a : Ta 층

Claims (10)

  1. 기판 상에, 수직 방향으로 서는 반도체 기둥을 형성하는 공정과,
    상기 반도체 기둥을 둘러싸서 게이트 절연층을 형성하는 공정과,
    상기 게이트 절연층을 둘러싸서 게이트 도체층을 형성하는 공정과,
    수직 방향에 있어서, 상기 게이트 절연층보다 아래에 위치하여, 상기 반도체 기둥의 하부, 또는 측면에 접하여, 도너 또는 억셉터 불순물을 함유한 제 1 불순물 영역을 형성하는 공정과,
    수직 방향에 있어서, 상기 게이트 절연층보다 위에 위치하여, 상기 반도체 기둥의 정상부에, 도너 또는 억셉터 불순물을 함유한 제 2 불순물 영역을 형성하는 공정을 갖고,
    상기 제 2 불순물 영역을 형성하는 공정이, 상기 반도체 기둥의 상기 정상부의 외주를 제 1 재료층으로 둘러싸는 공정과, 상기 제 1 재료층을 마스크로 하여, 상기 반도체 기둥의 상기 정상부를 에칭하는 공정과, 상기 에칭에 의해 형성된, 상기 반도체 기둥 상의 오목부에, 선택 에피택셜 결정 성장법에 의해, 도너 또는 억셉터 불순물을 함유하여 상기 제 2 불순물 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 주상 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    수직 방향에 있어서, 상기 게이트 절연층보다 아래에 위치하여, 상기 반도체 기둥의 측면에 접하여, 선택 에피택셜 결정 성장법에 의해, 도너 또는 억셉터 불순물을 함유한 상기 제 1 불순물 영역을 형성하는 공정을 갖는 것을 특징으로 하는 주상 반도체 장치의 제조 방법.
  3. 제 2 항에 있어서,
    상기 반도체 기둥을, 상기 기판 상의 반도체층 상에 형성한 마스크 재료층을 마스크로 하여 에칭함으로써 형성하는 공정과,
    상기 제 1 불순물 영역을 형성하기 전 공정에 있어서, 상기 반도체 기둥의 측면 전체에 제 4 재료층을 형성하는 공정과,
    상기 마스크 재료층과, 상기 제 4 재료층을 내산화 마스크로 하여 산화를 실시하여, 상기 반도체 기둥의 바닥부와, 상기 반도체 기둥의 외주부의 상기 반도체층의 표층에 산화층을 형성하는 공정을 갖는 것을 특징으로 하는 주상 반도체 장치의 제조 방법.
  4. 제 3 항에 있어서,
    수직 방향에 있어서, 상기 제 1 불순물 영역의 하단이, 상기 반도체 기둥의 바닥부의 상기 산화층의 상단보다 멀어지도록 형성되는 것을 특징으로 하는 주상 반도체 장치의 제조 방법.
  5. 제 2 항에 있어서,
    상기 반도체 기둥 상의 상기 오목부와, 상기 반도체 기둥의 하부 측면의 상기 개구부를 형성한 후에, 동시에 상기 제 1 불순물 영역과, 상기 제 2 불순물 영역을, 상기 선택 에피택셜 결정 성장법에 의해 형성하는 것을 특징으로 하는 주상 반도체 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 2 불순물 영역의 상단이, 상기 오목부보다 상방에 위치하고,
    평면에서 보았을 때에 있어서, 상기 오목부보다 상방의 상기 제 2 불순물 영역의 외주가, 상기 오목부의 외주보다 외측이 되도록 형성되는 것을 특징으로 하는 주상 반도체 장치의 제조 방법.
  7. 제 2 항에 있어서,
    평면에서 보았을 때에 있어서, 상기 반도체 기둥의 바닥부의 측면을 둘러싸는 제 2 재료층을 형성하는 공정과,
    상기 제 2 재료층 상에 있고, 또한, 평면에서 보았을 때에 있어서, 상기 반도체 기둥을 등폭으로 둘러싸고, 또한 수직 방향에 있어서, 단층 또는 복수층으로 이루어지는 제 3 재료층을 형성하는 공정과,
    상기 제 3 재료층을 마스크로 하여, 수직 방향으로, 상기 제 2 재료층을 에칭하는 공정과,
    상기 제 3 재료층을 마스크로 하여, 수평 방향으로, 상기 제 2 재료층을 에칭하여, 상기 반도체 기둥의 하부 측면을 노출시켜 개구부를 형성하는 공정과,
    평면에서 보았을 때에 있어서, 상기 개구부의 상기 반도체 기둥의 측면으로부터 외측으로 연장된, 도너 또는 억셉터 불순물을 함유한 상기 제 1 불순물 영역을, 선택 에피택셜 결정 성장법에 의해 형성하는 공정을 갖는 것을 특징으로 하는 주상 반도체 장치의 제조 방법.
  8. 제 1 항에 있어서,
    상기 제 1 불순물 영역의 형성을, 상기 게이트 절연층을 형성하기 전에 실시하는 것을 특징으로 하는 주상 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 제 1 불순물 영역을 형성한 후, 수직 방향에 있어서, 상기 제 1 불순물 영역의 상단 위치보다 상방의 상기 반도체 기둥의 외주부를, 등폭으로 제거하는 공정과,
    상기 제거하는 공정 후에, 상기 게이트 절연층을 형성하는 공정을 갖는 것을 특징으로 하는 주상 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 제 1 불순물 영역을 형성한 후, 열처리에 의해, 상기 제 1 불순물 영역에 함유되어 있는 도너, 또는 억셉터 불순물을 상기 반도체 기둥 내에 확산시켜 제 3 불순물 영역을 형성하는 공정과,
    상기 열처리에 의해, 수직 방향에 있어서의 상기 제 3 불순물 영역의 상단 위치를, 상기 등폭으로 제거한 상기 반도체 기둥의 상기 외주부의 하단이 되도록, 상기 도너 또는 억셉터 불순물을 확산시키는 공정을 갖는 것을 특징으로 하는 주상 반도체 장치의 제조 방법.
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