TW569451B - Process for fabricating a vertical bipolar junction transistor, process for fabricating an integrated circuit structure, and integrated circuit structure - Google Patents

Process for fabricating a vertical bipolar junction transistor, process for fabricating an integrated circuit structure, and integrated circuit structure Download PDF

Info

Publication number
TW569451B
TW569451B TW091119025A TW91119025A TW569451B TW 569451 B TW569451 B TW 569451B TW 091119025 A TW091119025 A TW 091119025A TW 91119025 A TW91119025 A TW 91119025A TW 569451 B TW569451 B TW 569451B
Authority
TW
Taiwan
Prior art keywords
doped
region
layer
doped region
item
Prior art date
Application number
TW091119025A
Other languages
English (en)
Inventor
Samir Chaudhry
Paul Arthur Layman
John Russell Mcmacken
J Ross Thomson
Jack Qingsheng Zhao
Original Assignee
Agere Syst Guardian Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Agere Syst Guardian Corp filed Critical Agere Syst Guardian Corp
Application granted granted Critical
Publication of TW569451B publication Critical patent/TW569451B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8222—Bipolar technology
    • H01L21/8228—Complementary devices, e.g. complementary transistors
    • H01L21/82285—Complementary vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66272—Silicon vertical transistors
    • H01L29/66287—Silicon vertical transistors with a single crystalline emitter, collector or base including extrinsic, link or graft base formed on the silicon substrate, e.g. by epitaxy, recrystallisation, after insulating device isolation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8248—Combination of bipolar and field-effect technology
    • H01L21/8249—Bipolar and MOS technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)
  • Bipolar Integrated Circuits (AREA)

Description

569451 A7 B7 五、發明説明（1) 發明領域 本發明係有關半導體裝置，其包含各種導電型式之接 面，以及製造此等裝置之方法。更明確地，本發明係有關 一種雙極接面電晶體裝置，及用以製造包含此等裝置之積 體電路的方法。 發明背景 提升半導體裝置性能及增加裝置密度（每單位面積之 裝置數目）持續爲半導體工業之重要目標。裝置密度之增 加係藉由使個別裝置變小及更緊密地封裝裝置。但是，隨 著裝置尺寸（亦稱爲特徵尺寸或設計規則）減小，用以形 成裝置及其構件之方法需被調適。例如，製造裝置尺寸目 前爲0.25微米至0.12微米之範圍，以一無可抵擋之趨勢朝 向更小的尺寸。然而，隨著裝置尺寸縮小，某些製造限制 便出現，特別是關於微影製程。事實上，目前的微影製程 正接近一關鍵點，其中這些微影製程無法準確地製造裝置 於當今裝置使用者所要求之必須的最小尺寸。 目前大部分金氧半導體場效電晶體（MOSFETs)被形 成以一橫向架構，以其電流流動平行於基底之主要平面或 主體表面。隨著這些M0SFET裝置之尺寸減小以獲得增加 的裝置密度，製造程序漸漸地變得困難。特別地，用以產 生閘極通道之微影製程是有問題的，因爲其用以描述微影 圖案之影像的輻射波長接近裝置尺寸。因此，對於橫向 MOSFETs,閘極長度正接近一關鍵點，其中閘極長度無法 本紙張尺度適用中國國家標準（CNS )八4規格（210X297公釐） -- (請先閣讀背面之注意事項再填寫本頁) • I ιΐ· · 訂 經濟部智慈財產局員工消費合作社印製 569451 A7 B7 五、發明説明（2) 透過微影技術而被精確地控制。 _封裝密度之近期的進步已導致垂直MOSFET之數種變 異。特別是，Takato，H.，等人之 “Impact of Surrounding Gates Transistor(SGT) for Ultra-High-Density LSI’s”，IEEE Transactions on Electron Devices, Volume 38(3)，pp. 573-577( 199 1)中所述之垂直裝置已被提議爲平面MOSFET裝置 之一替代方案。近來，已描述有以垂直置換閘電晶體爲特 徵之 MOSFET。參見 Hergenrother 等人之 “The Vertical-Replacement Gate(VRG)M〇SFET” A50-nm Vertical MOSFET with Lithography-Independent Gate Length”， Technical Digest of the International Electron Devices Meeting, p.75, 1999 o 通常，積體電路包含多數主動裝置，包含MOSFETs、 JFETs及雙極接面電晶體、以及被動組件，諸如電阻及電容 '。本案申請人所有之美國專利編號6,027,975及6，197,641 ( 其被倂入於此以利參考）教導製造垂直置換閘（VRG ) MOSFETs之某些技術。因此有利地使用與那些用以製造 MOSFETs之類似而相容的處理步驟來製造雙極接面電晶體 (BJTs )以減少積體電路製造成本。 發明槪述 提供一種結構及製造程序，以使用相容與垂直 MOSFETs之製造的製程來製造BJTs。 依據本發明之一實施例，一半導體裝置包含一半導體 材料之第一層及一形成於其中之第一摻雜區。多數半導體 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） --I - -Γ— - —1 I - (請先閲讀背面之注意事項再填寫本頁)
、1T 經濟部智慧財產局員工消費合作社印製 -5- 569451 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明（3) 及絕緣層壓在第一摻雜區之上，而一窗或溝槽被形成於多 數層中。一不同於第一摻雜區之導電型式的第二摻雜區係 壓在第一摻雜區上於窗中。一第三摻雜區（亦位於窗中） 係壓在第二摻雜區上，此第三摻雜區具有不同於第二摻雜 區之導電型式。第一區係BJT之集極而第二區爲基極區。 第三區爲射極。 於一相關之製造方法中，藉由提供一適於裝置形成且 具有一第一表面沿著第一平面而形成的半導體層以製造一 積體電路結構。多數層被形成於其上且一窗被形成於多數 層中。對於一 BJT裝置，第一裝置區被形成於半導體層中 ，其中裝置區爲集極。一基極區被形成於集極之上，而射 極區被形成於基極之上；基極及射極均被形成於窗中。 依據本發明，BJTs及垂直MOSFETs可被製造於相同的 半導體基底上，使用具有最少額外製造步驟之相容的製造 程序。亦即，兩裝置係被形成自多數共用的絕緣及半導體 層，以其每一裝置之主動區形成於多數層中之一窗中。 圖形簡述 本發明可被更輕易地暸解，且其進一步的優點及使用 變得更淸楚明白，當參考較佳實施例之敘述及下列圖形以 閱讀之後，其中： 圖1 A至1 Q係以橫斷面方式顯示依據本發明之一實施 例的一電路結構，於依序製造步驟期間。 圖2係依據本發明另一實施例之一雙極接面電晶體結 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -6- 569451 A7 B7 五、發明説明（4) 構的橫斷面圖。 {請先閱讀背面之注意事項再填寫本頁) 依據一般慣例，各所述之特徵並未依比例描繪，而％ 被描繪以強調與本發明相關之特定特徵。於所有圖形及內 文中參考數字係代表類似的元件。 主要元件對照表 200 矽 基 底 203 主 表 面 205 源 極 區 206 埋 入 之 集極區 210 絕 緣 層 211 蝕 刻 擋 止層 215 犧 牲 層 216 蝕 刻 擋 止層 220 絕 緣 層 225, 227 窗 228 凹 陷 230, 231 結 晶半導 232, 233 頂 部分 234 集 極 區 235 基 極 區 236 氮 化矽 層 237 窗 238, 239 共形層 經濟部智慈財產局員工消費合作社印製 本紙張尺度適用中國國家標隼（CNS ) A4規格（210X 297公釐） 569451 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明（5) 240 共形層 241 射極 242 汲極 245 犧牲層 250 閘極氧化物 255 層 260 通道 本發明之詳細敘述 關於電晶體及積體電路之製造，術語“主表面”係指其多 數電晶體所被製造之半導體層的表面，例如，於一平面製 程中。如此處所使用，術語“垂直”代表實質上正交與主表面 。通常，主表面係沿著其場效電晶體裝置所被製造之一單 晶矽層的<100>平面。對於MOSFET,術語“垂直電晶體”代 表一電晶體，其具有相對於主表面垂直地定向之個別半導 體組件，以使得其電流係垂直地從汲極流至源極。舉例而 言，針對一垂直MOSFET,通道及汲極區被形成以相關於主 表面之相對地垂直校直。關於BJT ,術語“垂直電晶體”代表 其集極、基極及射極區被形成以相關於主表面之相對地垂 直校直。集極代表其半導體層之部分於電晶體動作期間執 行一雙極電晶體裝置之集極功能，包含電流之導通及電荷 之收集。集極不包含類似導電型式之一鄰接區，假如此一 區之缺乏將不會改變電晶體之電特性時。 本發明係有關一種製造雙極接面電晶體（BJTs)之製 (請先閲讀背面之注意事項再填寫本頁) 衣· 訂 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） -8- 569451 A7 B7 五、發明説明（6) 程，其係使用一種與垂直置換閘金氧半導體場效電晶體（ MOSFETs)之製造類似且相容的製程。依據現在所述之一 或更多實施例，B〗Ts及VRG電晶體被形成於單一砂基底上 ，以一種減少成本及製造複雜性（例如相關於VRG形成之 最少數目的額外遮蔽步驟）之方式。本發明揭露一種BJT 裝置及其達成這些目標之製造程序。 圖1A至1Q顯示一積體電路結構200之橫斷面圖，於 製造之各個階段期間，用以形成依據本發明之一示範裝置 。從其敘述，將明白一雙極接面電晶體如何可被製造，無 論是單獨地或者係配合VRG電晶體之製造。 形成VRG M0SFET及BJT之製造程序係參考圖1A至 1Q而被說明。VRG M0SFET及B〗T之形成被顯示以示範單 一製造程序中之兩種裝置型式之製造的相容性。然而，本 發明並不限定於其中垂直M0SFET及BJT被製造以側邊接 側邊之定向或者於相同之製程流程期間的實施例。 此處所述之各種半導體特徵及區最好是根據矽半導體 製程，而本發明之其他實施例亦可根據不同的半導體材料 ，包含化合物或異値接面半導體（單獨地或其組合）。 參考圖1A, —深厚摻雜之源極區205被形成於一矽基 底200中，其最好是具有<1〇〇>結晶定向之基底，沿著一暴 露的主表面203。於垂直M0SFET之此實施例中，裝置之源 極區係形成於矽基底中而汲極區係形成於一後續形成之垂 直通道頂部上，將被進一步討論於下。另一方面，汲極區 可被形成於基底中而其源極區被形成於垂直通道之頂部上 本紙張尺度適用中國國家標準（CNS ) A4規格（210X29*7公釐） (請先閱讀背面之注意事項再填寫本頁) «衣. 、11 經濟部智慧財產局員工消費合作社印製 -9 - 569451 A7 B7 五、發明説明（7) (請先閱讀背面之注意事項再填寫本頁) 。前者之實施例係本說明書之主題。然而，從本說明書可 理解其任何人均可形成一種裝置，其中汲極區係形成於矽 基底中而源極區係形成於一後續形成的垂直通道之上。 在形成MOSFET裝置之深厚摻雜的源極區205之後， 源極區205被遮蔽且一埋入之集極區206被形成於矽基底 200中。假如源極區205係摻雜以η型，則埋入之集極區 206便摻雜ρ型以形成PNP BJT之一區。於其中源極區205 係摻雜Ρ型之實施例中，埋入之集極區206便摻雜η型以 形成一 NPN BJT。於本發明之另一實施例中，源極區205可 被摻雜Ρ型（或η型）而埋入之集極亦摻雜ρ型（或η型 ),假如於相同摻雜型式區之間插入有某種形式之隔離， 諸如一埋入之絕緣物塡充的溝槽或LOCOS區（即，矽之局 部氧化），時。 深厚摻雜之源極區205及埋入之集極區206的深度、 經濟部智慧財產局員工消費合作社印製 其中之摻雜物的濃度及摻雜物之型式（例如，η型或ρ型） 均爲設計選擇之要項。一示範的源極區205 (其中摻雜物爲 磷（Ρ)、砷（As)、銻（Sb)或硼（Β))具有約lxl〇19 原子/公分3至約5xl02()原子/公分3之範圍內的摻雜物濃度 。小於約200nm之基底200中的源極區205之深度是適當 的。埋入之集極區206的示範濃度亦於約U1019原子/公分3 至約5x102()原子/公分3之範圍內。埋入之集極區206的深 度通常係與源極區之深度相同。從以下之說明將理解：埋 入之集極區206具有較相鄰之集極區更高的摻雜濃度（亦 即，其中主要“集極”動作發生之主動集極區），其係後續地 本紙張尺度適用中.國國家標準（CNS ) A4規格（210 X 297公釐） -10- 569451 A7 B7 五、發明説明（8) 形成且由圖1F中之參考數字234所標示。與集極區234之 電接觸因而係經由較高度摻雜的埋入集極區206，其因較高 摻雜濃度所得之集極區具有一較低的電阻。 於圖1B中，多重材料層被形成於源極區205及集極區 206之上。於一實施例中，五個材料層210、211、215、216 及220被形成於基底200中之源極區205及埋入的集極區 206之上。絕緣層210係電地隔離源極區205及埋入集極區 206自其上面的層。因此，絕緣層210係由一種材料所構成 且具有符合此絕緣目標之厚度。適當材料之範例包含摻雜 之氧化矽。摻雜之絕緣層的使用於那些其中絕緣層210亦 作用爲摻雜物源之實施例是有利的，將進一步解釋於下， 以便於透過一種固體相擴散製程來摻雜後續所形成的 MOSFET裝置之源極/汲極延伸。一種二氧化矽摻雜源之範 例爲PSG (磷矽酸鹽玻璃，即，摻雜磷之氧化矽）或BSG (硼矽酸鹽玻璃，即，摻雜硼之氧化矽）。熟悉此項技術 者會瞭解其用以形成一 PSG或BSG之層於基底上的適當方 式，例如，電漿加強化學汽相沈積（PECVD)。絕緣層210 之適當厚度爲約25 nm至約250 nm之範圍內。絕緣層210 含有lxlO21/公分3之等級的高度摻雜物濃度。 一蝕刻擋止層211被形成於絕緣層210之上。蝕刻擋 止，如那些熟悉此項技術者所已知的，被設計以避免蝕刻 進行至在下的或在上的層。蝕刻擋止因此具有針對某一選 定之蝕刻劑較相鄰層顯著地大的抗性。明確地於此例中， 針對選定的蝕刻劑，其蝕刻擋止層211之蝕刻率係遠低於 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） .^^衣-- (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -11 - 569451 A7 B7 五、發明説明（9) 其上層之蝕刻率，此上層（以下將討論）係一犧牲層。依 據本發明，對於二氧化矽之犧牲層（例如，形成自四乙基 氧矽（TEOS)之氧化矽）的移除，係選取一種限制下層上 之蝕刻劑的作用之適當的蝕刻擋止材料。氮化矽（ShN4) 即爲此一適當的蝕刻擋止材料。 鈾刻擋止層211之厚度係根據蝕刻擋止材料對於選定 蝕刻劑之抗性，相對於欲透過蝕刻製程以移除之材料深度 。除了避免蝕刻劑作用於下層之外，蝕刻擋止層211亦作 用爲一補償間隔物及針對其用來（於固體相擴散製程期間 )產生源極/汲極延伸之摻雜物之朝下擴散的擴散障蔽，藉 以界定源極/汲極延伸相對於閘極之間隔及長度。蝕刻擋止 層211具有約5nm與約50 nm之間的範圍內之厚度。 一犧牲層215被形成（例如，藉由一種TEOS製程）於 蝕刻擋止層211之上。於後續之處理步驟期間，犧牲層215 被移除且MOSFET閘被形成於犧牲層215所撤出之空間中 。因此，犧牲層215之絕緣材料被選擇以使得其蝕刻劑具 有一顯著較高的選擇性以移除犧牲層215相對於蝕刻擋止 層211。犧牲層215之厚度被選定以對應於最終MOSFET裝 置之通道長度。二氧化矽爲犧牲層215之一種適當半導體 材料的範例。 於TEOS製程中，用以形成氧化矽膜（稱爲TEOS沈積 氧化物）之汽化液體TEOS (四乙基氧矽先質（Si(〇C2H〇4 ))的分解通常係藉由化學汽相沈積（CVD)以650°C至 7 50°C於一氧氣環境中發生。此等TE〇S沈積係已知用以提 U---I---—1 -I (請先閲讀背面之注意事項再填寫本頁) 、11 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -12 - 569451 A7 B7 五、發明説明（19 供良好的均勻度及短距離覆蓋。通常，沈積膜已被瞭解爲 矽之非化學計量的氧化物，雖然其一般被稱爲二氧化矽。 臭氧（〇3)之含入（例如，多達反應氧之10% )有助於較 低的溫度沈積。一種典型的反應（其包含臭氧）被執行於 400°C及3 00 Torr以每分鐘（slm)氧之4標準公升，其氧 包括6%臭氧、1.5 slm He及300標準立方公分於每分鐘（ seem ) TE0S 〇 一蝕刻擋止層216亦被形成於犧牲層215之上。蝕刻 擋止層216具有類似於層211之功能，而且可（例如）由 氮化矽形成。 一絕緣層220被形成於蝕刻擋止層216之上。因爲有 利的是其絕緣層220具有與絕緣層210相同的蝕刻率（對 於一共同的蝕刻劑），最好是其層係由相同材料所形成， 例如，PSG或BSG，其可因此作用爲M0SFET源極/汲極延 伸之摻雜物源。 所有層210、211、215、216及220均可使用傳統的化 學汽相沈積（CVD)製程或其他眾所周知的沈積技術而被沈 積。有關前述之層順序，應注意其他的實施例可包含明顯 的變異，例如，較少的沈積層。於任何情況下，所得的結 構將被用以形成M0SFET裝置之一垂直通道區及BJT裝置 之另一區。 參考圖1C,開口、窗或溝槽225及227被各向異性地 蝕刻通過絕緣層220、蝕刻擋止層216、犧牲層215、蝕刻 擋止層211及絕緣層210,而至M0SFET之源極區205及 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） --------.---- (請先閲讀背面之注意事項再填寫本頁)
、1T ίφ 經濟部智慧財產局8工消費合作社印製 -13- 569451 A7 B7 五、發明説明（Μ) (請先閲讀背面之注意事項再填寫本頁) BJT之埋入集極區206。窗水平尺寸（其爲圖ID之橫斷面 中的水平尺寸）係由最終裝置之所欲性能特性、於製造時 之裝置的尺寸約束、及用以形成窗225及227之微影製程 的限制所決定。窗225及227之長度（其中該長度係進入 此頁之距離）亦主要爲設計選擇之重要項目。窗225及227 無須具有相同的尺寸。對於一既定的窗水平尺寸，欲於後 來形成在窗中之導體的電流容量係隨著增加窗長度而增加 〇 窗225及227接著接受一化學淸潔程序（例如，RCA 或piranha-clean)以淸潔窗225及227之底部上的矽。由於 此淸潔步驟，絕緣層210及220之一小部分（其形成窗225 及227之邊緣）被移除。所得的凹陷228被顯示於圖1D。 因此犧牲層2 1 5及蝕刻擋止層2 11與2 1 6延伸超過絕緣層 210及220之邊緣。 經濟部智慧財產局員工消費合作社印製 參考圖1E,裝置品質的結晶半導體材料（例如，矽） 230及231被個別地形成於窗225及227中。其可被利用之 結晶半導體材料的其他範例包含矽鍺及矽鍺碳。用形成結 晶半導體材料於窗中之技術係熟悉此項技術者所熟知的。 例如，結晶半導體材料可被磊晶地形成於窗225及227中 (例如，個別地生長自源極區205及埋入的集極區206 )或 者被沈積。於另一實施例中，非晶矽被沈積於整個基底200 上，而除了於窗225及227中所沈積之材料及每一窗頂部 上之頂部分232及233以外的部分均被移除。非晶矽接著 被退火（例如，以一雷射）以重新將其結晶化。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -14- 569451 A7 B7 五、發明説明（ (請先閲讀背面之注意事項再填寫本頁) 窗225中所形成之結晶半導體材料或插塞230需被摻 雜以形成MOSFET通道及相反摻雜的源極及汲極延伸，雖 然後者通常係於後續製程中形成。多種用以摻雜結晶半導 體材料230來形成通道區之常見技術均爲適當的。用以產 生通道區之適當的製程包含：於藉由磊晶生長或沈積之形 成期間的臨場（in-situ)摻雜、或者於其形成後將摻雜物植 入結晶半導體材料230中。臨場摻雜物引入（亦即，作爲 經由化學汽相沈積而形成之一材料層）係眾所周知的而並 未詳細地描述於此。通常，摻雜物係於沈積製程之適當時 點被引入氣體中以產生所欲的濃度。任何這些技術亦可應 用以形成BJT之結晶半導體材料231的兩個相反型式摻雜 的區。 經濟部智慧財產局員工消費合作社印製 結晶半導體材料230及231亦可被生長或沈積於一未 摻雜情況並接著藉由植入而被摻雜。因爲BJT之結晶半導 體材料231包括兩種摻雜物型式，即，頂部區235形成基 極而因此具有與其底下之集極區234相反的摻雜物型式， 所以需要兩個植入步驟。於第一步驟中，區234及235均 藉由離子植入而被摻雜第一摻雜物。基極區235接著藉由 相反摻雜而被形成，其係藉由以一適當能量之植入離子來 將區234中之摻雜物從第一摻雜物型式改變爲第二摻雜物 型式，而底下之基極區234仍保持以第一摻雜物型式摻雜 。示範的最終摻雜物濃度爲：射極之U1019至5xl02()/公分3 、基極之1 xlO17/公分3及集極之1 xlOu/公分3。爲了形成 源極/汲極延伸於MOSFET之通道的底部上，摻雜物可從基 本紙張尺度適用中.國國家標準（CNS ) A4規格（210X 297公釐） -15- 569451 A7 _B7_ 五、發明説明（1夺 底200擴散出而進入結晶半導體材料230之底部。離子植 入亦爲一種適當的方式以產生源極/汲極延伸區於結晶半導 體材料230之頂部上。同時，如以下之詳細解釋，固體相 擴散可被利用以從一相鄰的絕緣層擴散摻雜物進入源極/汲 極延伸之區。 於又另一實施例中，可利用不同的半導體材料於窗227 中之兩個BJT區234及235。因此，生長的磊晶層將不會完 全地塡充窗227,以致其另一種材料可接著被沈積於其中。 如那些熟悉此項技術者所瞭解，爲了達成將不同材料形成 於窗227中，則依據此實施例需要於其他窗上所執行之某 些製造步驟期間交替地遮蔽窗225及227。 在結晶半導體材料230及231被摻雜且其摻雜物係以 理想方式分佈於其中（於某些實施例中，源極及汲極延伸 於製程之此時刻尙未被形成）之後，基底不應遭受其將顯 著地影響摻雜物分佈之情況。最好是（但非必要）於此步 驟之後，基底不被暴露至超過1100°C之溫度。事實上，基 底於製程之此時刻後不被暴露至超過1000°C之溫度是有利 的。於某些實施例中，基底不被暴露至超過900°C之溫度於 一段延長的期間（例如，超過數分鐘）。然而，基底可能 於約1000°C之溫度下接受快速熱退火而不會不利地影響摻 雜物之分佈。另一方面，後續之高溫處理可被設計以產生 理想的摻雜物分佈。
結晶半導體材料230及231之頂部分232及233係藉由 (例如）化學/機械硏磨而被移除。此製程之結果（如圖1F 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） ------*---^^衣-- (請先閱讀背面之注意事項再填寫本頁)
、1T 經濟部智慧財產局員工消費合作社印製 -16- 569451 A7 B7 五、發明説明（Μ (請先閲讀背面之注意事項再填寫本頁) 中所示）使得結晶半導體材料230及231之上表面與絕緣 層220齊平。亦如圖1F中所示，一氮化矽層236被形成於 鄰近基極區235之絕緣層220的區上。氮化物層23 6最好是 將尙未形成之射極隔離自其來自絕緣層220之BSG材料的 固體相擴散。一窗237被蝕刻於氮化矽層236而進入基極 區235。於這些製程步驟期間，MOSFET裝置被遮蔽。 一共形層238被形成於整個結構之上，包含絕緣層220 及氮化矽層236。層238提供MOSFET之自行校直的頂部接 觸（於此實施例爲汲極接觸）。層238之適當材料的一範 例爲摻雜的多晶矽，其中摻雜物之型式係與MOSFET通道 摻雜物相反。層238中的摻雜物之濃度大於約Ιχΐ 〇2。原子/ 公分3。 如圖1G中所進一步顯示，一共形層239被沈積於層 238之上。層239所選用之材料被選爲具有一明顯較犧牲層 2 1 5之蝕刻率更緩慢的蝕刻率。最好是，層239所選用的材 料係與蝕刻擋止層211及216的材料相同。適當材料之一 範例爲氮化矽。層239係使用已知的技術而被形成於層238 之上。 經濟部智慧財產局員工消費合作社印製 使用傳統的微影技術，層238、層239及絕緣層220被 成型並蝕刻（使用一或更多乾式蝕刻步驟）以致其僅剩的 部分爲那些覆蓋或鄰近結晶半導體材料230或基極235者 。參見圖1H, B】T之射極係由參考數字241表示，而 MOSFET之汲極係由參考數字242表示。 於一實施例中，於製程之此刻，源極/汲極延伸係藉由 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -17- 569451 A7 B7
五、發明説明（A (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 從絕緣層210及220之固體相擴散而被形成，其已由PSG 或BSG所形成（如上所討論）。摻雜物係藉由從絕緣層 210及220之固體相擴散而被驅入結晶半導體材料230及 231，以形成MOSFET之源極延伸270與汲極延伸272以及 BJT之區延伸274。於固體相擴散中，一氧化物（例如，二 氧化矽）作用爲摻雜物源。於升高的溫度下，摻雜物係從 摻雜的氧化物被驅入結晶半導體材料230及231之相鄰的 未摻雜（或輕度摻雜）區。此技術係有利的，因爲已摻雜 的區域係由其介於結晶半導體材料230與作用爲摻雜物源 的絕緣層2 1 0及220之間的介面所界定。此技術容許形成 自行校直之源極/汲極延伸（即，源極汲極延伸係與閘極校 直）。固體相擴散技術係描述於Ono, M.，et al，“Sub-50 nm Gate Length N-MOSFETS with 10 nm Phosphorus Source and Drain Junctions,M IEDM 93, pp. 1 19-122(1993) and Saito, M., et al., KAn SPDD D-MOSFET Structure Suitable for 0.1 and Sub 0.1 Micron Channel Length and Its Electrical Characteristics，，，IEDM 92，pp_ 897-900(1992)，其被倂入於此 以利參考。 於其被摻雜自絕緣層210及220之結晶半導體材料230 的該部分中之摻雜物濃度通常至少約爲1X1019/公分3，以其 約5 X1019/公分3爲有利的。以此固體相擴散技術，可獲得 極淺的源極及汲極延伸270/272。源極延伸270及汲極延伸 272被顯示爲穿透進入結晶半導體材料230，最好是小於結 晶半導體材料230之寬度的一半。以此方式限制摻雜物穿 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0、乂297公釐） -18- 569451 A7 B7 五、發明説明（巧 透係避免通道區中重疊自結晶半導體材料230之相反側的 可能性。同時，源極延伸270及汲極延伸272延伸於閘極 電介質250之下的距離最好是被限制爲小於閘極長度的四 分之一。此距離係由蝕刻擋止之厚度所控制，其係作用爲 補償間隔物211及216。如熟悉此項技術者所已知，源極延 伸270及汲極延伸272中的摻雜物與結晶半導體材料230之 通道260中的摻雜物是相反型式的。 如圖II中所示，一共形層240被接著形成。對於一種 既定的蝕刻化學，層240之材料被選爲具有顯著地較犧牲 層215之蝕刻率更慢的蝕刻率。層240之適當材料的一範 例爲氮化矽。層240之厚度被選取以致其汲極242、射極 241、層239及絕緣層220被保護以免接觸與後續的蝕刻劑 〇 層240接著使用一種各向異性蝕刻而被蝕刻，諸如乾 式電漿蝕刻，其亦移除蝕刻擋止層216之一部分。因此， 如圖1J中所示，僅僅其各向異性蝕刻後殘留之層240的部 分爲側壁部，其係側面地鄰接絕緣層220、汲極242、射極 241及層239。由於此蝕刻製程，蝕刻擋止層211之部分已 被移除而如今暴露出犧牲層215。 此裝置接著進行一濕式蝕刻（例如，一種水的氫氟酸 )或者一各向同性乾式蝕刻（例如，一種無水的氫氟酸） ，其移除犧牲層215之暴露的殘留部分。此結果係顯示於 圖1K中，其中絕緣層210仍由鈾刻擋止層211所覆蓋。絕 緣層220及汲極242係由蝕刻擋止層216及層239與240所 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公釐） ------i----- (請先閱讀背面之注意事項再填寫本頁)
、1T 經濟部智慧財產局員工消費合作社印製 -19- 569451 A7 B7 五、發明説明（1乃 (請先閱讀背面之注意事項再填寫本頁) 包覆。因此，絕緣層210及220與汲極242之殘留部分仍保 持不接觸與後續的蝕刻措施。由犧牲層21 5之移除而暴露 的結晶半導體材料230之區係界定MOSFET裝置之實體通 道長度。同時，BJT之區內的射極241及絕緣層220係由層 239與240、及蝕刻擋止層216所保護。 參考圖1L，熱二氧化矽之犧牲層245被生長於結晶半 導體材料230及231 (後者係包含集極區234及基極區23 5 )之暴露表面上，達到小於約1 0 nm之等級的厚度。犧牲 二氧化矽245係使用一傳統的各向同性蝕刻（例如，水的 氫氟酸）而被移除（參見圖1M)。由於犧牲二氧化矽245 之形成及移除，則每一結晶半導體材料230及231之表面 更爲平坦且某些側壁缺陷被移除。蝕刻擋止層211及216 避免其製程接觸到絕緣層210與220及汲極242。此步驟並 非必要的，但是其加入可能是理想的，假如有過多的缺陷 存在於結晶半導體材料230及231中時。 經濟部智慧財產局員工消費合作社印製 接下來，一層閘極電介質或閘極氧化物250被形成於 結晶半導體材料230及231之暴露部分上。參見圖1N。適 當的電介質材料包含，例如，熱生長的二氧化矽、氧氮化 矽、氮化矽或金屬氧化物。閘極電介質250之厚度爲約1 nm至約20 nm。適當厚度之範例爲6 nm。於一實施例中， 二氧化矽層係.藉由於一含氧氣體中加熱基底至約700°C至約 100(TC之範圍內的溫度而形成。其他用以形成閘極電介質 250之方式包含化學汽相沈積、噴射汽相沈積或原子層沈積 ，其均被視爲合宜的。用以形成理想厚度之閘極電介質250 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇Χ：297公釐） -20- 569451 A7 B7 五、發明説明（ 的條件係那些熟悉此項技術者所熟知的。 (請先閲讀背面之注意事項再填寫本頁) 參考圖1〇，一閘極被形成圍繞閘極電介質250,藉由 沈積一足以共形且適當的閘極材料之層（例如，一摻雜非 晶矽之層，其中摻雜物被臨場地引入並接著再結晶化以形 成多晶矽）。最好是，此步驟被完成於其不會顯著地影響 結晶半導體材料230及231中之摻雜物的摻雜物輪廓之條 件下。適當閘極電極之其他範例包含摻雜的多晶矽、摻雜 的矽鍺及摻雜的矽鍺碳。金屬及含有金屬的化合物（其具 有適當的低電阻率且相容與閘極電介質250之材料及其他 的半導體製造步驟）亦被設想爲適當的閘極材料。此等金 屬之範例包含鈦、氮化鈦、鎢、矽化鎢、钽、氮化鉬及鉬 。有利的是假如閘極材料具有一工作功能幾乎接近半導體 插塞材料230之帶隙的中間。用以形成閘極之適當方式包 含化學汽相沈積、電鍍、及其組合。 經濟部智慧財產局員工消費合作社印製 參考圖1P,層25 5被成型以形成MOSFET裝置之閘極 265及BJT裝置之一控制終端266。閘極265之架構爲設計 選擇之一主要項目。閘極265圍繞結晶半導體材料230及 閘極電介質250，其形成MOSFET之一通道260。於BJT之 區中，控制終端266可被成型如所需，且被保持浮動（亦 即，未連接至任何其他導電層）或者被連接至基極區235 ( 藉由此頁之平面以外的第三尺寸中之一互連）。 圖1Q顯示完成的結構。M0SFET汲極242之入口係藉 由蝕刻一窗於絕緣層239中而達成。BJT射極241係藉由飩 刻一窗於層25 5及絕緣層239而被取用。MOSFET源極區 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -21 - 569451 A7 B7 五、發明説明（1弓 205及BJT埋入的集極區206被取用於圖1Q橫斷面圖之平 面以外的第三尺寸。BJT基極區235亦被取用於第三尺寸。 於又另一實施例中，未摻雜之二氧化矽的一薄層（例 如，約25 nm之厚度）被形成於源極區205之上。參考圖 1E,此層（未顯示）係作用爲一針對來自絕緣層210 (摻雜 物源）之不當固體相擴散的障蔽，朝下通過205及接著朝 上進入結晶半導體材料230 (如後來所形成者）。 圖2顯示依據上述製程流程而根據本發明之教導所構 成之一 NPN BJT的橫斷面示圖。圖2中所示之每一層及區 係符合圖A至1 Q之類似編號的層或區。於此範例中，射極 241被摻雜n+,基極235被摻雜p,集極區234被摻雜η而 埋入之集極206被摻雜η+。因此，一種傳統的NPN BJT電 晶體被形成。一種NMOS VRG裝置之製造容許一 PNP BJT 電晶體之形成。因此，於具有PMOS及NM〇S VRG裝置之 CMOS積體電路中，ΝΡΝ及ΡΝΡ電晶體均可依據本發明之 教導而被形成，僅加入製程流程中之少數必要步驟。延伸 274被形成於BJT中，其係同步與M0SFET之源極及汲極延 伸270及272的形成。延伸274對於BJT之操作而言並非 必要的，但亦無任何不利的影響。氧化物250,其係與 M0SFET之氧化物同步地形成，避免經由閘極255而介於集 極234與基極235之間的短路。 有利地，於一實施例中，BJT之控制終端形成一分離的 導電區以利電壓之供給，而當其配合氧化物250時，則因 而可控制或更改雙極接面電晶體之某些性能特徵，透過場 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） I ^----- (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -22- 569451 A 7 B7 五、發明説明（2C) 效作用，亦即，場效區內之可移動電荷載子的耗盡、反向 或累積。例如，施加一適當電壓至層控制終端266可形成 一耗盡區於集極區234及基極區235中。因此施加的電壓 係控制流經集極234及基極235之電流。施加電壓亦可被 使用以控制BJT之崩潰電壓或增益（亦即，BJT之輸入功率 相對於輸出功率之比率）。如同MOSFET閘極，控制終端 代表一高的輸入阻抗。 上述實施例被提供以說明其利用本發明之製程的特定 範例。熟悉此項技術者將理解其有許多製程順序、材料及 措施均可用以實施本發明。本發明不應被視爲限定於所示 之範例，除了符合後附申請專利範圍之內容外。 (請先閱讀背面之注意事項再填寫本頁j 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -23-

Claims (1)

  1. 569451 A8 B8 C8 D8 六、申請專利範圍 1 1 · 一種垂直雙極接面電晶體之製造方法，包括： 形成一摻雜有第.一導電型式之集極區於一半導體基底 (請先閱讀背面之注意事項再填寫本頁) 中； 形成包括至少三材料層之多層堆疊於半導體基底中之 集極區上，其中第二層被插入第一與第三層之間，且其中 第一層係鄰接集極區； 形成一窗於至少三材料層中，其中窗係終止於集極區 形成一摻雜的半導體插塞於窗中，其中摻雜的半導體 插塞包括一接觸與集極區且摻雜有第一導電型式之下區及 一摻雜有第二導電型式之上區；及 形成一壓在上區上且摻雜第一導電型式之射極區。 2. —種積體電路結構之製造方法，包括·· 形成一摻雜有第一導電型式之第一摻雜區於一半導體 基底中； 經濟部智慧財產局員工消費合作社印製 形成至少三材料層於半導體基底中之第一摻雜區上， 其中第二層被插入第一與第三層之間，且其中第一層係鄰. 接第一摻雜區； 形成一窗於至少三材料層中； 形成一摻雜的半導體插塞於窗中，其中半導體插塞包 括一接觸與第一摻雜區且摻雜有第一導電型式之下區、及 一摻雜有第二導電型式之上區； 移除第二層以暴露摻雜的半導體插塞之一部分； 形成電介質材料於插塞之暴露部分上； 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -24 _ 569451 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 々、申請專利範圍 2 以一絕緣體塡充其因移除第二層所產生的空隙；及 形成一壓在半導體之上區上且摻雜有第一導電型式的 第二摻雜區。 3.如申請專利範圍第2項之製造方法，其中第二層係藉 由蝕刻於一蝕刻劑中而被移除，其係以第一層蝕刻率、第 二層蝕刻率、及第三層蝕刻率爲特徵，且其中蝕刻劑中的 第二層鈾刻率至少10倍快於第一層鈾刻率及第三層蝕刻率 〇 4·如申請專利範圍第3項之製造方法，其中蝕刻劑係選 自包含各向同性濕式鈾刻劑及各向同性乾式蝕刻劑之族群 〇 5·如申請專利範圍第2項之製造方法，進一步包括形成 一触刻擋止層於第一材料層、第二材料層之上、或者於第 一及第二材料層之上，其中第二層之移除係藉由一蝕刻劑 而執行，且其中蝕刻擋止層避免蝕刻劑接觸到第一材料層 、第三材料層或者第一及第三材料層。 6·如申請專利範圍第2項之製造方法，其中第一層及第 三層之材料包括選自其由氮化矽、二氧化矽、及摻雜二氧 化矽所組成之族群的電絕緣材料。 7.如申請專利範圍第2項之製造方法，其中第一層及第 三層之材料包括摻雜之二氧化矽，且其中該製造方法進一 步包括加熱基底以擴散其來自第一及第三層之摻雜物，以 進一步摻雜其已摻雜之半導體插塞之相鄰區，而其中第一 及第三層之摻雜二氧化矽的導電型式與摻雜之半導體插塞 本紙張尺度適用中國國家揉準（CNS ) A4規格（210X297公釐） "—?25^ 一 (請先閱讀背面之注意事項再填寫本頁)
    569451 Α8 Β8 C8 D8 六、申請專利範圍 3 的導電型式相反。 (請先閲讀背面之注意事項再填寫本頁) 8·如申請專利範圍第7項之製造方法，進一步包括形成 一擴散障蔽層於第一裝置區之上，在至少三材料層被形成 於其上之前，其中擴散障蔽層避免摻雜物從第一層之摻雜 的二氧化矽擴散入第一摻雜區。 9 ·如申請專利範圍第2項之製造方法，其中摻雜的半導 體插塞係藉由一選自臨場摻雜及植入間之方法而被摻雜。 I 〇.如申請專利範圍第2項之製造方法，其中摻雜的半 導體插塞被形成自一多晶半導體材料，其係選自包含砂、 矽鍺、及矽鍺碳之族群。 II ·如申請專利範圍第2項之製造方法，其中基底係選 自包含矽基底及絕緣器上之矽的基底之族群。 1 2.如申請專利範圍第2項之製造方法，其中電介質材 料係藉由選自下列之一方法而被形成於半導體插塞上：於 一含氧氣體中加熱基底至約700°C至1100 °C之範圍內的溫 度、化學汽相沈積、原子層沈積及噴射汽相沈積。 經濟部智慧財產局員工消費合作社印製 13·如申請專利範圍第2項之製造方法，其中形成於摻 雜之半導體插塞上的電介質材料層係選自包含二氧化矽、 氮化矽、氧氮化矽及金屬氧化物之族群。 14·如申請專利範圍第2項之製造方法，其中形成於半 導體插塞上之電介質材料層的厚度約1 nm至約20 nm。 15.如申請專利範圍第2項之製造方法，其中第一摻雜 區包括一埋入的集極區，下區包括一集極區，上區包括一 基極區而第二摻雜區包括一雙極接面電晶體之射極區。 本紙張从適财關家鮮（CNS ) A4· ( 210X297公釐) ： " 569451 A8 B8 C8 ___ D8 六、申請專利範圍 4 16·如申請專利範圍第15項之製造方法，其中埋入之集 極區具有較集極區更高的摻雜濃度。 17. 如申請專利範圍第2項之製造方法，其中用以塡充 其由於移除第二層而產生之空間的材料包括一形成控制終 端之導電材料，而其中施加一電壓至控制終端則產生一場 效於接近電介質材料之半導體插塞的下及上區之部分中。 18. 如申請專利範圍第2項之製造方法，其中用以塡充 其由於移除第二層而產生之空間的材料包括一形成控制終 端之導電材料，而其中該控制終端被連接至摻雜之半導體 插塞的上區。 19·一種積體電路結構之製造方法，包括： 形成一第一摻雜區於一半導體基底之主表面的第一區 中，其中第一摻雜區係選自包含第一半導體裝置之源極區 及汲極區之族群； 形成第二半導體裝置之第一集極區於半導體基底之主 表面的第二區中； 形成一多層堆疊，其包括至少三材料層於第一摻雜區. 及第一集極區之上，其中多層堆疊之第二層被插入於其第 一與第三層之間，及其中第一層係鄰近第一摻雜區及第一 集極區； · · 形成一第一及一第二窗於至少三材料層中，其中第一 窗係終結於第一裝置區上，及其中第二窗終結於第一集極 區 i . 形成一第一摻雜之半導體插塞於第一窗中； 本&張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) 7~27 - ： I----1!#! (請先閲讀背面之注意事項再填寫本頁) 、1Τ f · 經濟部智慧財產局員工消費合作社印製 569451 A8 B8 C8 D8 六、申請專利範圍 5 (請先閱讀背面之注意事項再填寫本I) 形成一第二摻雜之半導體插塞於第一窗中，其中第二 摻雜之半導體插塞包括一下區及一上區，而其中下區係接 觸與第一集極區； 形成一接觸與第一摻雜半導體插塞之上表面的第二摻 雜區，其係選自包含源極區及汲極區之族群，其中第一與 第一慘雑區之一爲源極區而另一*爲汲極區； 形成一接觸與第二摻雜半導體插塞之上區的射極區； 移除第二層，藉以暴露第一及第二摻雜半導體插塞之 一部分； 形成電介質材料於第一摻雜半導體插塞之暴露部分上 ;及 形成一接觸與電介質材料之閘極。 20.如申請專利範圍第19項之製造方法，其中第二層係 藉由蝕刻於一蝕刻劑中而被移除，其係以第一層蝕刻率、 第二層蝕刻率、及第三層蝕刻率爲特徵，且其中第二層蝕 刻率至少10倍快於第一層蝕刻率及第三層蝕刻率。 經濟部智慧財產局員工消費合作社印製 2 1 ·如申請專利範圍第2 0項之製造方法，其中餓刻劑係 選自包含各向同性濕式鈾刻劑及各向同性乾式鈾刻劑之族 群。 22·如申請專利範圍第19項之製造方法，準一步包括形 成一蝕刻擋止層於第一材料層、第二材料層之上、或者於 第一及第二材料層之上，其中第二層之移除係藉由一蝕刻 劑而執行，且其中蝕刻擋止層避免蝕刻劑接觸到第一材料 層、第三材料層或者第一及第三材料層。 569451 A8 B8 C8 D8 ττ、申請專利範圍 6 23·如申請專利範圍第19項之製造方法，其中第—層及 第三層之材料包括選自氮化矽、二氧化矽、及慘_ I ^ {匕 矽之中的電絕緣材料。 24·如申請專利範圍第19項之製造方法，其中第—及第 三層之材料包括摻雜之二氧化矽，且其中該製造方法進_ 步包括加熱基底以擴散其來自第一及第三層之摻雜物，& 摻雜第一摻雜半導體插塞之相鄰區，而其中第—及第三胃 之摻雜二氧化矽的導電型式與第一摻雜之半導體插塞的導 電型式相反。 25.如申請專利範圍第19項之製造方法，進一步包括形 成一擴散障蔽層於第一裝置區之上，在多層堆疊被形成於 其上之前，其中擴散障蔽層避免摻雜物從第一層之摻雜的 二氧化矽擴散入第一摻雜區。 26·如申請專利範圍第19項之製造方法，其中第一及第· 二摻雜的半導體插塞被臨場地摻雜或藉由植入而被摻雜。 27.如申請專利範圍第19項之製造方法，其中第一及第 二摻雜的半導體插塞係由一多晶半導體材料所形成，此多 晶半導體材料係選自包含矽、矽鍺、及矽鍺碳之族群。 28·如申請專利範圍第19項之製造方法，其中基底係選 自包含矽基底及絕緣器上之矽的基底之族群。‘ 29.如申請專利範圍第19項之製造方法，其中.電介質材 料係藉由選自下列之一方法而被形成於第一及第二摻雜的 半導體插塞上··於一含氧氣體中加熱基底至約7〇〇°C至 1100°C之範圍內的溫度、化學汽相沈積、原子層沈積及噴 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂
    經濟部智慧財產局員工消費合作社印製 569451 A8 B8 C8 D8 六、申請專利範圍 7 射汽相沈積。 3 0 ·如申請專利範圍第19項之製造方法，其中形成於第 一及第二摻雜之半導體插塞上的電介質材料係選自包含二 氧化矽、氮化矽、氧氮化矽及金屬氧化物之族群。 3 1 ·如申請專利範圍第19項之製造方法，其中形成於第 一及第二摻雜的半導體插塞上之電介質材料的厚度約1 至約20 nm。 3 2 ·如申請專利範圍第19項之製造方法，其中第一集極 區包括一埋入的集極區，第二摻雜半導體插塞之下區包括 一集極區，而第二摻雜半導體插塞之上區包括一基極區， 以致其埋入的集極區、集極區、基極區及射極區形成一雙 極接面電晶體。 33·如申請專利範圍第19項之製造方法，其中第一摻雜 區被摻雜第一導電型式，第一摻雜的半導體插塞被摻雜第· 二導電型式，及第二摻雜區被摻雜第一導電型式，而其中 第一摻雜區係選自MOSFET的一源極區及一汲極區中之一 ，且其中第二摻雜區爲MOSFET的源極及汲極區之另一， 且其中第一摻雜的半導體插塞係MOSFET之一通道區，及 其中第一集極區被摻雜第二導電型式，第二摻雜的半導體 插塞之上區被摻雜第一導電型式，而射極區被摻雜第一導 電型式。 34.如申請專利範圍第19項之製造方法，其中第一摻雜 區被摻雜第一導電型式，第一摻雜的半導體插塞被摻雜第 二導電型式，及第二摻雜區被摻雜第一導電型式，而其中 本紙張尺度適用中國國家標準（CNS > A4規格（210X297公釐） 「3〇 . (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 569451 A8 B8 C8 D8 六、申請專利範圍 8 第一摻雜區係選自MOSFET的一源極區與一汲極區中之一 ，且其中第二摻雜區爲MOSFET的源極與汲極區之另一， 且其中第一摻雜的半導體插塞係MOSFET之一通道區，及 其中集極區被摻雜第一導電型式，第二摻雜的半導體插塞 之下區被摻雜第一導電型式，第二摻雜的半導體插塞之上 區被摻雜第二導電型式，而射極區被摻雜第一導電型式， 及其中此製造方法進一步包括形成絕緣材料於第一摻雜區 與集極區之間。 35·如申請專利範圍第19項之製造方法，進一步包·括形 成一電接觸與第二摻雜半導體插塞之電介質材料的控制終 端。 36·如申請專利範圍第35項之製造方法，其中一電壓被 施加至控制終端以控制第二摻雜半導體插塞中之電流。 37. 如申請專利範圍第19項之製造方法，進一步包括形. 成一'絕緣層於弟—►慘雜半導體插塞之上區上，而其中射極 區係位於絕緣層之上。 38. 如申請專利範圍第19項之製造方法，進一步包括以 多層堆疊之第三層將第一及第二摻雜半導體插塞平坦化， 在形成第二摻雜區及射極區之前。 39. —種積體電路結構，包括： 一半導體層，其具有沿著一平面之主表面； 一第一導電型式之第一摻雜區，其係鄰近該主表面； 形成於該第一摻雜區上之至少三材料層，其中第二層 係置於第一與第三層之間，且其中該第一層係鄰近該第一 本紙張尺度適用中國國家標準（CNS > A4規格（210X297公釐） -31 - ---------— (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 569451 A8 B8 C8 D8 六、申請專利範圍 9 摻雜區； (請先閲讀背面之注意事項再填寫本頁) 一第二摻雜區，其係位於該至少三材料層中所形成之 一溝槽的下部分內，其中第二摻雜區係第一導電型式； 一第三摻雜區，其係位於該溝槽之上部分內，其中該 第三摻雜區係第二導電型式； 一第一導電型式之第四摻雜區，其係置於該第三摻雜 區之上。 40·如申請專利範圍第39項之積體電路結構，其中第一 摻雜區形成一埋入之集極，第二摻雜區形成一集極，第三 摻雜區形成一基極而第四摻雜區形成一雙極接面電晶體之 射極。 41. 如申請專利範圍第39項之積體電路結構，進一步包 括一絕緣層，其係置於第三摻雜區與第四摻雜區之間，其 中絕緣層包含一窗於其中以容許第三及第四摻雜區透過該 窗而接觸。 42. 如申請專利範圍第39項之積體電路結構，其中第一 及第三層包括絕緣層，且其中第二層係一犧牲層。 經濟部智慧財產局員工消費合作社印製 43·如申請專利範圍第39項之積體電路結構，進一步包 括一氧化物材料，其係鄰近第一與第三摻雜區所接觸之區 域中的溝槽之外壁，且進一步包括一電通連與氧化物材料 之導電材料，其中該導電材料形成積體電路結構之一控制 終端。 44.如申請專利範圍第43項之積體電路結構，其中控制 終端係電連接至第三摻雜區。 -32- 本紙張尺度適用中國國家標準（CNS〉A4規格（210乂297公着） 569451 8 88 8 ABCD Κ、申請專利範圍 1〇 45.如申請專利範圍第43項之積體電路結構，其中一電 壓被施加至控制終端以產生一場效於其中第二與第三摻雜 (請先閲讀背面之注意事項再填寫本頁) 區所接觸之區域中，以致其電壓得以控制積體電路結構之 操作參數。 46·—種積體電路結構，包括： 一半導體層，其具有沿著一平面之主表面； 一第一導電型式之第一摻雜的源極/汲極區，其係形成 於該主表面之第一區上； 至少三材料層，其係形成於該第一摻雜的源極/汲極區 之上； 一通道區，其係形成於該至少三材料層中所形成之第 一溝槽內且壓在該第一源極/汲極區之上； 一第二摻雜的源極/汲極區，其係垂直地校直與該通道 區 ； 一電介質層，其係鄰近該通道區； 一導電元件，其係鄰近該電介質層，用以藉由施加一 電壓至該導電元件而控制該通道區之導電性； 經濟部智慧財產局員工消費合作社印製 一第三摻雜區，其係形成於該主表面之一第二區上； 至少三材料層，其係形成於該第三摻雜區之上； 一第四摻雜區，其係形成於該至少三材料層中所形成 之第二溝槽的下部分內且壓在該第三摻雜區之上； 一第五摻雜區，其具有與該第四摻雜區相反的導電型 式且係壓在該溝槽之上部分中的該第四摻雜區之上； 一第六摻雜區，其係壓在該第五摻雜區之上。 本紙張尺度適用中國國家標準（CNS ) Α4規格（2i〇x^7公釐） -33 _ 569451 A8 B8 C8 D8 六、申請專利範圍 11 (請先閱讀背面之注意事項再填寫本頁) 47. 如申請專利範圍第46項之積體電路結構，其中第一 摻雜的源極/汲極區被摻雜第一導電型式，通道區被摻雜第 二導電型式，第二摻雜的源極/汲極區被摻雜第一導電型式 ，第三摻雜區被摻雜第二導電型式，第四摻雜區被摻雜第 二導電型式，第五摻雜區被摻雜第一導電型式而第六摻雜 區被摻雜第二導電型式。 48. 如申請專利範圍第47項之積體電路結構，其中第一 摻雜的源極/汲極區、通道區及第二摻雜的源極/汲極區構成 一 MOSFET，及其中第三摻雜區構成一第一集極區，第四摻 雜區構成一第二集極區，第五'摻雜區構成一基極區而第六 摻雜區構成一 B〗T之射極區。 49. 如申請專利範圍第46項之積體電路結構，其中第一 摻雜的源極/汲極區被摻雜第二導電型式，通道區被摻雜第 一導電型式，第二摻雜的源極/汲極區被摻雜第二導電型式· ，第三摻雜區被摻雜第二導電型式，第四摻雜區被摻雜第 二導電型式，第五摻雜區被摻雜第一導電型式而第六摻雜 區被摻雜第二導電型式。 經濟部智慧財產局員工消費合作社印製 50. 如申請專利範圍第49項之積體電路結構，其中第一 摻雜的源極/汲極區、通道區及第二摻雜的源極/汲極區構成 一 MOSFET,及其中第三摻雜區構成一第一集極區，第四摻 雜區構成一第二集極區，第五摻雜區構成一基極區而第六 摻雜區構成一 BJT之一射極區，及其中積體電路結構進一 步包括一絕緣材料，其係插入於第一摻雜的源極/汲極區與 第三摻雜區之間。。 本i張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) -34 - 569451 A8 B8 C8 D8 六、申請專利範圍 12 51·—種積體電路結構，包括： 一半導體區，其具有沿著一平面之主表面； 一第一導電型式之第一摻雜區，其係鄰近該主表面； 一第一導電型式之第二摻雜區，其係壓在該第一摻雜 區之上； 一第二導電型式之第三摻雜區，其係壓在該第二摻雜 區之上； 一第一導電型式之第四摻雜區，其係壓在該第三摻雜 區之上； 其中操作時，介於該第二摻雜區與該第三摻雜區之間 的接面被反向偏壓，而介於該第三摻雜區與該第四摻雜區 之間的該接面被正向偏壓； 一氧化物層，其係鄰近該第二摻雜區、該第三摻雜區 或者該第二以及第三摻雜區，其中該氧化物層實質上垂直 於該第二與該第三摻雜區之間的接面；及 一鄰近該氧化物層之導電層，用以控制該第二摻雜區 、第三摻雜區、或者該第二及該第三摻雜區中之半導體材 料的導電性以回應一施加至導電層之電壓。 52.如申請專利範圍第51項之積體電路結構，其中施加 一選定的電壓至導電層可形成第二摻雜區、第三摻雜區、 或者第二及第三摻雜區中之耗盡、累積或反向區。 53·如申請專利範圍第51項之積體電路結構，其中施加 一電壓至導電層係控制第二摻雜區、第三摻雜區、或者第 二及第三摻雜區中之電流。 (請先閱讀背面之注意事項再填寫本頁) 、1T 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） _ 35 - 569451 A8 B8 C8 D8 六、申請專利範圍 13 54. 如申請專利範圍第51項之積體電路結構，其中導電 層形成積體電路結構之一高阻抗的輸入終端。 (請先閱讀背面之注意事項再填寫本頁) 55. 如申請專利範圍第51項之積體電路結構，其中第一 摻雜區形成一埋入的集極，及其中第二摻雜區形成一集極 ，及其中第三摻雜區形成一基極，及其中第四摻雜區形成 一雙極接面電晶體裝置之一射極，及其中施加至導電層之 電壓係控制雙極接面電晶體裝置之增益。 56. 如申請專利範圍第51項之積體電路結構，其中第一 摻雜區形成一埋入的集極，及其中第二摻雜區形成一集極 ，及其中第三摻雜區形成一基極，及其中第四摻雜區形成 一雙極接面電晶體裝置之一射極。 57. 如申請專利範圍第51項之積體電路結構，其中第二 摻雜區、第三摻雜區、或者第二及第三摻雜區之崩潰電壓 被控制以回應施加一電壓至導電層。 58. 如申請專利範圍第51項之積體電路結構，其中積體 電路結構之增益被控制以回應施加一電壓至導電層。 經濟部智慧財產局員工消費合作社印製 59. 如申請專利範圍第51項之積體電路結構，其中一電 壓控制的電容被形成鄰近於第二摻雜區、第三摻雜區、或 者第二及第三摻雜區以回應施加一電壓至導電層。 -36- 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐）
TW091119025A 2001-09-18 2002-08-22 Process for fabricating a vertical bipolar junction transistor, process for fabricating an integrated circuit structure, and integrated circuit structure TW569451B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US09/956,382 US6759730B2 (en) 2001-09-18 2001-09-18 Bipolar junction transistor compatible with vertical replacement gate transistor

Publications (1)

Publication Number Publication Date
TW569451B true TW569451B (en) 2004-01-01

Family

ID=25498168

Family Applications (1)

Application Number Title Priority Date Filing Date
TW091119025A TW569451B (en) 2001-09-18 2002-08-22 Process for fabricating a vertical bipolar junction transistor, process for fabricating an integrated circuit structure, and integrated circuit structure

Country Status (5)

Country Link
US (1) US6759730B2 (zh)
JP (1) JP4797185B2 (zh)
KR (1) KR100918779B1 (zh)
GB (1) GB2383190B (zh)
TW (1) TW569451B (zh)

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6706603B2 (en) * 2001-02-23 2004-03-16 Agere Systems Inc. Method of forming a semiconductor device
US6929983B2 (en) * 2003-09-30 2005-08-16 Cabot Microelectronics Corporation Method of forming a current controlling device
DE102004055213B4 (de) * 2004-11-16 2009-04-09 Atmel Germany Gmbh Verfahren zur Herstellung einer integrierten Schaltung auf einem Halbleiterplättchen
US7365016B2 (en) * 2004-12-27 2008-04-29 Dalsa Semiconductor Inc. Anhydrous HF release of process for MEMS devices
JP2006310651A (ja) * 2005-04-28 2006-11-09 Toshiba Corp 半導体装置の製造方法
US7714355B1 (en) * 2005-12-20 2010-05-11 National Semiconductor Corp Method of controlling the breakdown voltage of BSCRs and BJT clamps
TWI305669B (en) * 2006-07-14 2009-01-21 Nanya Technology Corp Method for making a raised vertical channel transistor device
DE102008047127B4 (de) * 2008-05-30 2010-07-08 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung integral ausgebildeter Drain- und Source-Gebiete in einem Silizium/Germanium enthaltenden Transistorbauelement und Halbleiterbauelement
US7820532B2 (en) * 2008-12-29 2010-10-26 Honeywell International Inc. Methods for simultaneously forming doped regions having different conductivity-determining type element profiles
KR20110016325A (ko) * 2009-08-11 2011-02-17 삼성전자주식회사 반도체 소자 및 그 제조방법
GB201105953D0 (en) * 2011-04-07 2011-05-18 Metryx Ltd Measurement apparatus and method
US9349902B2 (en) 2012-06-01 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for reducing irregularities on the surface of a backside illuminated photodiode
KR20140026156A (ko) * 2012-08-24 2014-03-05 에스케이하이닉스 주식회사 액세스 소자 및 제조 방법, 이를 포함하는 반도체 메모리 소자
US9209095B2 (en) 2014-04-04 2015-12-08 International Business Machines Corporation III-V, Ge, or SiGe fin base lateral bipolar transistor structure and method
US9406793B2 (en) * 2014-07-03 2016-08-02 Broadcom Corporation Semiconductor device with a vertical channel formed through a plurality of semiconductor layers
US9847233B2 (en) 2014-07-29 2017-12-19 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and formation thereof
US9716155B2 (en) 2015-12-09 2017-07-25 International Business Machines Corporation Vertical field-effect-transistors having multiple threshold voltages
US10217817B2 (en) 2016-01-27 2019-02-26 International Business Machines Corporation Sacrificial layer for channel surface retention and inner spacer formation in stacked-channel FETs
US10096673B2 (en) 2016-02-17 2018-10-09 International Business Machines Corporation Nanowire with sacrificial top wire
US9530866B1 (en) 2016-04-13 2016-12-27 Globalfoundries Inc. Methods of forming vertical transistor devices with self-aligned top source/drain conductive contacts
US9799751B1 (en) 2016-04-19 2017-10-24 Globalfoundries Inc. Methods of forming a gate structure on a vertical transistor device
US9640636B1 (en) 2016-06-02 2017-05-02 Globalfoundries Inc. Methods of forming replacement gate structures and bottom and top source/drain regions on a vertical transistor device
US10170616B2 (en) 2016-09-19 2019-01-01 Globalfoundries Inc. Methods of forming a vertical transistor device
US10347745B2 (en) 2016-09-19 2019-07-09 Globalfoundries Inc. Methods of forming bottom and top source/drain regions on a vertical transistor device
US9859172B1 (en) * 2016-09-29 2018-01-02 International Business Machines Corporation Bipolar transistor compatible with vertical FET fabrication
US9882025B1 (en) 2016-09-30 2018-01-30 Globalfoundries Inc. Methods of simultaneously forming bottom and top spacers on a vertical transistor device
US9966456B1 (en) 2016-11-08 2018-05-08 Globalfoundries Inc. Methods of forming gate electrodes on a vertical transistor device
KR20180066708A (ko) * 2016-12-09 2018-06-19 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9935018B1 (en) 2017-02-17 2018-04-03 Globalfoundries Inc. Methods of forming vertical transistor devices with different effective gate lengths
US10229999B2 (en) 2017-02-28 2019-03-12 Globalfoundries Inc. Methods of forming upper source/drain regions on a vertical transistor device
US10014370B1 (en) 2017-04-19 2018-07-03 Globalfoundries Inc. Air gap adjacent a bottom source/drain region of vertical transistor device
US10269800B2 (en) * 2017-05-26 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Vertical gate semiconductor device with steep subthreshold slope
US9991359B1 (en) 2017-06-15 2018-06-05 International Business Machines Corporation Vertical transistor gated diode
JP7056994B2 (ja) * 2018-05-08 2022-04-19 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体装置の製造方法
US10900952B2 (en) * 2019-05-16 2021-01-26 International Business Machines Corporation Dual surface charge sensing biosensor
US11404540B2 (en) 2019-10-01 2022-08-02 Analog Devices International Unlimited Company Bipolar junction transistor, and a method of forming a collector for a bipolar junction transistor
US11563084B2 (en) 2019-10-01 2023-01-24 Analog Devices International Unlimited Company Bipolar junction transistor, and a method of forming an emitter for a bipolar junction transistor
US11355585B2 (en) 2019-10-01 2022-06-07 Analog Devices International Unlimited Company Bipolar junction transistor, and a method of forming a charge control structure for a bipolar junction transistor
US11189701B1 (en) * 2020-12-11 2021-11-30 International Business Machines Corporation Bipolar junction transistor with vertically integrated resistor

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4366495A (en) 1979-08-06 1982-12-28 Rca Corporation Vertical MOSFET with reduced turn-on resistance
US4455565A (en) 1980-02-22 1984-06-19 Rca Corporation Vertical MOSFET with an aligned gate electrode and aligned drain shield electrode
US4837606A (en) 1984-02-22 1989-06-06 General Electric Company Vertical MOSFET with reduced bipolar effects
US4587713A (en) 1984-02-22 1986-05-13 Rca Corporation Method for making vertical MOSFET with reduced bipolar effects
US4786953A (en) 1984-07-16 1988-11-22 Nippon Telegraph & Telephone Vertical MOSFET and method of manufacturing the same
JPS6126261A (ja) 1984-07-16 1986-02-05 Nippon Telegr & Teleph Corp <Ntt> 縦形ｍｏｓ電界効果トランジスタの製造方法
JPS61269377A (ja) * 1985-05-24 1986-11-28 Hitachi Ltd 半導体装置
US4764801A (en) * 1985-10-08 1988-08-16 Motorola Inc. Poly-sidewall contact transistors
US4851362A (en) 1987-08-25 1989-07-25 Oki Electric Industry Co., Ltd. Method for manufacturing a semiconductor device
IT1217323B (it) * 1987-12-22 1990-03-22 Sgs Microelettronica Spa Struttura integrata di transistor bipolare di potenza di alta tensione e di transistor mos di potenza di bassa tensione nella configurazione"emitter switching"e relativo processo di fabbricazione
JPH01238166A (ja) * 1988-03-18 1989-09-22 Fujitsu Ltd 半導体装置
US5342797A (en) 1988-10-03 1994-08-30 National Semiconductor Corporation Method for forming a vertical power MOSFET having doped oxide side wall spacers
US5001533A (en) 1988-12-22 1991-03-19 Kabushiki Kaisha Toshiba Bipolar transistor with side wall base contacts
US5252849A (en) * 1992-03-02 1993-10-12 Motorola, Inc. Transistor useful for further vertical integration and method of formation
US5208172A (en) 1992-03-02 1993-05-04 Motorola, Inc. Method for forming a raised vertical transistor
US5324673A (en) * 1992-11-19 1994-06-28 Motorola, Inc. Method of formation of vertical transistor
JPH07161726A (ja) * 1993-12-08 1995-06-23 Canon Inc バイポーラトランジスタ
US5484737A (en) * 1994-12-13 1996-01-16 Electronics & Telecommunications Research Institute Method for fabricating bipolar transistor
JP2613029B2 (ja) * 1994-12-16 1997-05-21 財団法人韓国電子通信研究所 超自己整合垂直構造バイポーラトランジスターの製造方法
US5538908A (en) * 1995-04-27 1996-07-23 Lg Semicon Co., Ltd. Method for manufacturing a BiCMOS semiconductor device
US5576238A (en) 1995-06-15 1996-11-19 United Microelectronics Corporation Process for fabricating static random access memory having stacked transistors
US5668391A (en) 1995-08-02 1997-09-16 Lg Semicon Co., Ltd. Vertical thin film transistor
US5683930A (en) 1995-12-06 1997-11-04 Micron Technology Inc. SRAM cell employing substantially vertically elongated pull-up resistors and methods of making, and resistor constructions and methods of making
FR2756104B1 (fr) * 1996-11-19 1999-01-29 Sgs Thomson Microelectronics Fabrication de circuits integres bipolaires/cmos
JP3087674B2 (ja) 1997-02-04 2000-09-11 日本電気株式会社 縦型ｍｏｓｆｅｔの製造方法
US6297531B2 (en) 1998-01-05 2001-10-02 International Business Machines Corporation High performance, low power vertical integrated CMOS devices
US6242775B1 (en) * 1998-02-24 2001-06-05 Micron Technology, Inc. Circuits and methods using vertical complementary transistors
US6072216A (en) 1998-05-01 2000-06-06 Siliconix Incorporated Vertical DMOS field effect transistor with conformal buried layer for reduced on-resistance
US6197641B1 (en) 1998-08-28 2001-03-06 Lucent Technologies Inc. Process for fabricating vertical transistors
US6027975A (en) * 1998-08-28 2000-02-22 Lucent Technologies Inc. Process for fabricating vertical transistors

Also Published As

Publication number Publication date
JP2003179067A (ja) 2003-06-27
US20030052721A1 (en) 2003-03-20
GB0220210D0 (en) 2002-10-09
US6759730B2 (en) 2004-07-06
GB2383190A (en) 2003-06-18
KR20030024626A (ko) 2003-03-26
GB2383190B (en) 2006-05-24
KR100918779B1 (ko) 2009-09-23
JP4797185B2 (ja) 2011-10-19

Similar Documents

Publication Publication Date Title
TW569451B (en) Process for fabricating a vertical bipolar junction transistor, process for fabricating an integrated circuit structure, and integrated circuit structure
JP5579280B2 (ja) Ｃｍｏｓ垂直置換ゲート（ｖｒｇ）トランジスタ
TW556289B (en) A vertical replacement-gate junction field effect transistor
TW434901B (en) Metal gate sub-micron MOS transistor and method of making same
KR101201489B1 (ko) Ｓｏｉ 디바이스 제조 방법
JP5274490B2 (ja) 垂直置換ゲートトランジスタと集積可能な容量の構造及び作製法
US6518155B1 (en) Device structure and method for reducing silicide encroachment
US6780694B2 (en) MOS transistor
EP1376675B1 (en) Method of fabricating a trench MOSFET
US8551872B2 (en) Low series resistance transistor structure on silicon on insulator layer
US8835232B2 (en) Low external resistance ETSOI transistors
US7247569B2 (en) Ultra-thin Si MOSFET device structure and method of manufacture
TW200425519A (en) Self-aligned isolation double-gate FET
US6812105B1 (en) Ultra-thin channel device with raised source and drain and solid source extension doping
TW200537651A (en) Ultra-thin SOI vertical bipolar transistors with an inversion collector on thin-buried oxide (BOX) for low substrate-bias operation and methods thereof
TW200414374A (en) Drain/source extension structure of a field effect transistor including doped high-k sidewall spacers
US9190418B2 (en) Junction butting in SOI transistor with embedded source/drain
US6548362B1 (en) Method of forming MOSFET with buried contact and air-gap gate structure
JP2006128427A (ja) 半導体装置の製造方法及び半導体装置
US6376293B1 (en) Shallow drain extenders for CMOS transistors using replacement gate design
US20040175907A1 (en) Method of fabricating a salicided device using a dummy dielectric layer between the source/drain and the gate electrode
CN103489778B (zh) 一种半导体器件的制造方法
JPH06177377A (ja) 絶縁ゲート電界効果トランジスタ
TW200845390A (en) Semiconductor structure including stepped source/drain region
JP2007519217A (ja) 半導体デバイスおよびその製造方法

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees