KR20010102310A - 매립된 절연층상에 위치한 실리콘 웨이퍼의 상부층에형성된 반도체 소자를 포함하는 반도체 장치의 제조방법 - Google Patents

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마스헨리쿠스지알
티머링코르넬리스이
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롤페스 요하네스 게라투스 알베르투스
코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

매립된 절연층(2)상에 위치된 실리콘 웨이퍼(1)의 상부층(4)에 형성된 반도체 구역(17,18,24,44,45)을 갖는 반도체 소자를 포함하는 반도체 장치의 제조방법을 제공한다. 이 방법에서, 프론트엔드 공정으로 지칭되는 일련의 제 1 공정 단계가 통상적으로 실행된다. 실리콘 웨이퍼는 700℃이상의 온도로 가열된다. 후속적으로, 트렌치(25)는 상부층에 형성되고, 매립된 절연층만큼 멀리 연장하고, pn-접합부를 교차하지 않는다. 상기 트렌치가 절연 재료(26,29)로 채워진후, 반도체 장치는 통상적으로 백엔드 지칭되는 일련의 제 2 공정 단계에서 완성된다. 이들 제 2 공정 단계에서, 웨이퍼의 온도는 400℃를 초과하지 않는다. 트렌치는 웨이퍼가 500℃를 초과하지 않는 온도로 가열되는 증착 공정으로 충진된다. 이러한 방식으로, 매우 작고, 좁은 반도체 구역을 갖는 반도체 소자를 포함하는 반도체 장치를 제조할 수 있다.

Description

매립된 절연층상에 위치한 실리콘 웨이퍼의 상부층에 형성된 반도체 소자를 포함하는 반도체 장치의 제조방법{METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE COMPRISING SEMICONDUCTOR ELEMENTS FORMED IN A TOP LAYER OF A SILICON WAFER SITUATED ON A BURIED INSULATING LAYER}
미국 특허 제 5,872,044 호는 명세서 도입부에서, 상부층의 트렌치가 두 개의 공정 단계로 채워지는 타입의 방법을 개시하고 있다. 제 1 단계에서, 트렌치의벽에 열 산화에 의한 실리콘 옥사이드층이 제공된다. 제 2 단계에서, 트렌치는 추가로 다결정 실리콘 또는 실리콘 옥사이드로 채워진다.
상기 "프론트엔드" 공정 단계가 완전히 수행된 후까지 트렌치가 형성되지 않고 또한 후속적으로 채워지지 않기 때문에, 채워진 트렌치는 이들 공정 단계가 종종 실행되는 고온에 다시 노출되지 않는다. "프론트엔드" 공정 단계를 실행하기 이전에 트렌치가 형성되고 채워진다면, 그러한 채워진 트렌치의 가열때문에 트렌치에 의해 둘러싸인 상부층의 일부에서 상부층에 의도하지 않은 결정 오류를 초래할 수 있는 기계적 응력이 발생한다. "프론트엔드" 공정 단계가 완전히 수행된 후까지 트렌치가 형성되지 않고 후속적으로 채워지지 않기 때문에 결정 오류의 형성은 제거된다.
반도체 소자가 SOI 웨이퍼에 형성될 때 반도체 소자의 양호한 수직 절연이 얻어진다. 그 결과, 상기 기술되어 있는 공지된 방법은 고주파 신호를 처리하기 위해 적합하게 사용될 수 있는 반도체 소자를 포함하는 반도체 장치의 제조에 매우 적합한 것으로 여겨진다. 그러나, 10GHz 이상의 주파수를 갖는 신호를 처리하기 위해 사용되는 반도체 장치의 제조에서, 상기 공지된 방법은 불충분한 것으로 밝혀졌다. 이러한 고주파수를 갖는 신호를 처리하기 위해 적합하게 사용될 수 있는 반도체 소자의 경우에, 반도체 구역은 작고 폭이 좁아야 하며, 또한 반도체 구역사이의 간격도 작아야 한다. 트랜지스터사이의 상호 차이를 제거하기 위해, 이들 작고 좁은 반도체 구역은 또한 웨이퍼위에서 관측할 때 모든 위치에서 동등하게 크고 동등하게 깊어야 한다. 이러한 신호를 처리하기 위해 적합하게 사용될 수 있는 바이폴라 트랜지스터는 예컨대 약 400nm의 측방향 치수 및 약 50nm의 깊이를 갖는 n-타입 에미터 구역을 가져야 하고, 이 에미터 구역은 200nm의 깊이와 150nm의 두께를 갖는 p-타입 기저 구역 내에 형성된다. 이들 구역은 예컨대 약 800nm의 두께를 갖는 n-타입 상부층에 형성된다. 이 공지된 방법의 사용시, 작은 에미터 및 기저 구역을 갖는 트랜지스터를 실질적으로 제조할 수 없다. 특히, 이러한 작은 깊이를 갖는 에미터 구역을 실질적으로 제조할 수 없다는 것을 알게되었다.
발명의 개요
본 발명의 목적은 상기 공지된 방법에 비해 보다 쉽게 수행할 수 있고, 더욱이 10GHz 이상의 주파수를 갖는 신호를 처리하기에 적합한 반도체 소자를 제조할 수 있는 방법을 제공하는 것이다. 특히, 본 발명의 목적은 예컨대 50nm 미만의 매우 작은 깊이를 갖는 반도체 구역을 제조하는데 적합하게 사용할 수 있는 방법을 제공하는 것이다.
이를 수행하기 위해, 본 발명의 방법은 웨이퍼가 500℃이상의 온도로 가열되지 않는 증착 공정에 의해 트렌치를 절연 재료로 채우는 것을 특징으로 한다.
상기 공지된 방법에서, 트렌치의 벽에는 이에 인접하는 상부층의 실리콘의 열 산화에 의해 약 50nm 두께의 실리콘 옥사이드층이 제공된다. 이를 위해, 웨이퍼는 예컨대 30분동안 900℃의 온도로 가열되어야 한다. 후속하여, 트렌치는 다결정 실리콘 또는 실리콘 옥사이드로 채워진다. 이러한 목적으로, 웨이퍼는 약 700℃의 온도로 수시간동안 가열되어야 한다. 이러한 온도 처리는 원하는 얕은 반도체 구역의 형성을 방해하는 것으로 밝혀졌다.
상기 공지된 방법에서, 트렌치의 벽에는 트렌치의 벽상에 존재하는 "댕글링 결합(dangling bonds)"을 매우 양호하게 패시베이션하는 열적으로 형성된 실리콘 옥사이드의 극조밀층이 제공된다. 본 발명은 이를 필요로 하지 않는 것을 기본으로 한다. 트렌치가 pn-접합부를 교차하지 않기 때문에, 트렌치는 먼저 그의 벽에 열산화층을 제공하지 않고서 바로 절연 재료로 채울 수 있다. 트렌치가 열적으로 형성된 실리콘 옥사이드보다 작은 밀도를 갖는 절연 재료로 채워지면 반도체 소자의 양호한 상호 절연을 얻을 수 있는 것으로 밝혀졌다. 이러한 보다 낮은 품질의 절연 재료는 400℃ 미만의 온도에서 쉽게 증착될 수 있다.
제 1 실시예에서, 트렌치 내에, 그리고 트렌치옆에 웨이퍼상의 합성 수지(a synthetic lesin)층을 증착시킴으로서 트렌치가 채워지고, 그 다음, 이 층아래에 위치하는 반도체 소자와 컨택트하는 기능을 수행하는 윈도우가 이 층내에 형성된다. 바람직하게, 상기 합성 수지층은 벤조시클로부텐(BCB)층이다. 이러한 층은 통상적인 스핀-코팅 방법에 의해 제공될 수 있다. 이 방법에서, 트렌치는 간단하고 저렴한 방법으로 채워진다.
제 2 실시예에서, 트렌치 내에, 그리고 트렌치옆에 실리콘 및 산소 함유 성분의 증기에서 발생한 플라즈마로부터 웨이퍼상의 실리콘 옥사이드 층을 증착시킴으로써 트렌치가 채워진다. 상기 실리콘 옥사이드 층은 바람직하게 실란 및 아질산(laughing gas)의 증기에서 발생하는 플라즈마로부터 증착된다. 이러한 층의 증착중에 웨이퍼는 400℃ 이상의 온도에 도달하지 않는다. 이 방법은 반도체 소자와는 별개로, 캐패시터 및 코일과 같은 수동 소자를 층상에 제공할 수 있는 추가의 잇점을 갖는다. 이들 수동 소자는 상기 기술한 바와 같은 증착된 실리콘 옥사이드층에 의해 하부 실리콘 웨이퍼로부터 절연된다.
바람직하게, 실리콘 옥사이드의 증착층은 화학-기계적 연마 공정에 의해 평탄화된다. 이러한 공정에서, 웨이퍼는 가열되지 않고 실온에서 수행된다. 반도체 소자와 더불어, 금속 배선 및 상기 수동 소자는 즉시 층상에서 형성되어 평탄화될 수 있다. 바람직하게, 수동 소자의 위치에서, 매립 절연층은 실리콘 옥사이드층의 증착 위치 이전에, 트렌치가 형성되는 공정 단계에서 노출된다. 따라서 수동 소자의 위치에서, 직접적으로 매립 절연층상에 제공되는 평탄화된 실리콘 옥사이드층상에 수동 소자가 제공된다. 도핑된 상부층이 존재하지 않는 결과, 이들 수동 소자는 상부층이 제거되지 않는 위치에서 형성된 수동 소자에 비해 더 양호한 고주파수 특성을 나타낼 것이다. 예컨대, 코일은 보다 높은 양호도(quality factor)를 나타낼 것이다.
본 발명의 이들 및 다른 특징은 후술하는 실시예를 참조하여 명확해질 것이고 명백해질 것이다.
본 발명은 매립된 절연층상에 위치한 실리콘 웨이퍼의 단결정 상부층내에 형성된 반도체 구역을 갖는 반도체 소자를 포함하는 반도체 장치의 제조방법에 관한 것으로, 상기 제조 방법은 웨이퍼를 700℃이상의 온도로 가열하고, 다음에 매립된 절연층 만큼 멀리 연장되고 pn-접합부를 분할하지 않는 트렌치들이 상부층에 형성한 다음, 트렌치를 절연 재료로 채우는 단계를 수행하는 일련의 제 1 공정 단계와 웨이퍼가 400℃의 온도를 초과하지 않도록 하여 반도체 장치를 완성하는 최종적인 일련의 제 2 공정 단계를 포함한다.
본 발명의 제조방법에서, 출발 물질로 사용되는 것은 웨이퍼에 매립된 절연층상에 위치한 단결정 상부층을 갖는 실리콘 웨이퍼이며, 상기 절연층은 일반적으로 실리콘 옥사이드층이다. 웨이퍼는 바이폴라 트랜지스터 또는 MOS 트랜지스터와 같은 반도체 소자를 구비한다. 일련의 제 1 공정 단계에서, 반도체 구역은 SOI(절연 재료상의 실리콘)의 상부층에 형성되고, 이 반도체 구역은 상기 상부층에 대하여 반대의 전도성 타입이어서 상기 상부층과 pn-접합부를 형성한다. 실리콘 옥사이드의 절연 영역은 또한 종종 상기 상부층의 국소 열 산화에 의해 상부층내에 형성된다. 또한, 상기 상부층상에 다결정 실리콘, 실리콘 옥사이드 또는 실리콘 니트라이드의 층들을 형성할 수 있다. 이는 상기 상부층의 표면의 증착 또는 다르게는 화학적 변환에 의해 얻어질 수 있다. 제조 공정의 "프론트엔드(front-end)"를 형성하는 일련의 1 공정 단계에서, 웨이퍼는 종종 700℃이상의 온도로 가열되어, 예컨대 주입된 이온을 활성화시키고, 열 산화에 의한 실리콘 옥사이드를 형성하고 층을 증착하게 된다. 이러한 일련의 제 1 공정 단계후에, 상기 상부층내에 트렌치가 형성되고, 이 트렌치는 후속하여 절연 재료로 채워진다. 이들 트렌치는 예컨대 반도체 소자를 서로에 대해 전기적으로 절연시키는 데 사용될 수 있다. 반도체 장치가 완성되고 제조공정의 "백엔드(back-end)"를 형성하는 일련의 제 2 공정 단계에서, 하나이상의 금속 패턴층 및 절연층을 포함할 수 있는 금속 배선(metallization)이 웨이퍼상에 형성된다. 이러한 금속 배선의 결과로서, 이들 반도체 소자가 서로 접속된다. 결국, 실제로 몇 개의 절연층 및 엔벨로프(envelope)가 제공된다. 이러한 일련의 제 2 공정 단계중에, 웨이퍼는 400℃를 초과하지 않도록 단지 가열될 뿐이다.
도 1 내지 도 10은 본 발명에 따르는 방법을 사용하여 바이폴라 트랜지스터를 포함하는 반도체 장치의 제 1 실시예의 제조에서 몇 개의 단계의 도식적인 단면도,
도 11 내지 도 13은 본 발명에 따르는 방법을 사용하여 바이폴라 트랜지스터를 포함하는 반도체 장치의 제 2 실시예의 제조에서 몇 개의 단계의 도식적인 단면도,
도 14 내지 도 20은 본 발명에 따르는 방법을 사용하여 MOS 트랜지스터를 포함하는 반도체 장치의 제조에서 몇 개의 단계의 도식적인 단면도.
도 1 내지 도 10은 바이폴라 트랜지스터의 제 1 실시예의 제조에서 몇 개의 단계의 도식적인 단면도이다. 이들 도면은 한가지 트랜지스터의 제조를 도시하지만, 반도체 장치가 실제로 이러한 트랜지스터를 다수 포함할 수 있음은 분명하다. 본 발명의 방법에 사용되는 출발 물질은 약 1020atom/cc로 n-타입 도핑된 약 100nm 두께층(3)의 단결정 실리콘이 위치하는 웨이퍼에 매립된 절연층(2), 이 경우 매립된 실리콘 옥사이드층을 포함하는 실리콘 웨이퍼(1)이다. 약 800nm 두께의 상부층(4)은 층(3)상에 애피텍셜 형성되고, 상기 상부층(4)은 이 실시예에서 약 5x1015atom/cc로 약하게 n-타입 도핑된다. 이 도핑은 형성되는 트랜지스터의 콜렉터의 도핑으로서 기능한다.
먼저, 약 600nm 두께의 산화물 영역(5)은 통상적인 방법에서 상부층의 국소 산화에 의해 상부층에 형성된다. 이들 산화물 영역(5)은 트랜지스터의 콜렉터가 형성될 활성영역(6) 및 접속영역(7)을 둘러싼다. 산화물 영역(5)의 형성에서, 웨이퍼(1)는 산화물 마스크(도시되지 않음)가 통상적인 방법으로 상부층상에 형성된 후에, 약 100분동안 1000℃의 온도로 스팀 노출시켜 가열된다.
산화물 영역(5)의 형성후에, 윈도우(9)를 포함하는 포토레지스트 마스크(8)가 콜렉터의 접속영역이 형성될 위치에 제공된다. 윈도우(9)를 통해, 이온은 상부층에 주입된다. 후속적으로, 강하게 n-타입 도핑된 층(3)에 접속된 접속구역(10)은 900℃에서 30분동안 열 처리에 의해 형성된다.
후속적으로, 포토레지스트 마스크(8)의 제거후에, 약 300nm 두께의 p-타입 도핑된 다결정 실리콘층(11) 및 절연층(12), 이 경우에 약 300nm 두께의 실리콘 옥사이드층이 증착된다. 두 개의 층은 통상적인 CVD 공정에 의해 증착되는데, 여기서 웨이퍼(1)는 통상적인 CVD 반응기 챔버에서 약 2시간동안 700℃의 온도로 가열된다. 다결정 실리콘층(11)의 도핑은 이온 주입에 의해 증착중에 또는 증착후에 수행될 수 있다. 포토레지스트 마스크(13)는 실리콘 옥사이드층(12)상에 형성되고, 이어서 다결정 실리콘층(11) 및 실리콘 옥사이드층(12)은 포토레지스트 마스크(13)에 대응하는 패턴에 따라서 에칭된다. 장방형 윈도우(15)를 갖고 도면에 횡방향으로 연장하는 스트립(14)은 층(11,12)내에 에칭되고, 도면에 대해 횡방향인 스트립의 길이는 수 ㎛이고, 폭은 약 800nm 이다.
포토레지스트 마스크(13)의 제거후에, 점선(16)으로 나타낸 이온은 상부층(4)에 주입되어 트랜지스터의 기저구역을 형성한다. 후속적으로, 웨이퍼를 약 30분 동안 약 900℃의 온도로 불활성 대기내에 가열하는 열처리가 수행된다. 이 공정에서, 기저구역(17)이 형성되고, 또한, 기저구역(17)에 대한 접속구역(18)은 다결정 실리콘층(11)으로부터 이온의 확산에 의해 형성되고, 접속구역(18)은 층(11,12)에서 형성된 윈도우(15)에 접한다. 이와 같이 형성된 기저구역(17)은 약 200nm의 깊이를 갖고, 5x1017atom/cc의 도핑 농도를 갖는 n-타입 도핑으로 도핑된다.
후속적으로, 도 6에 도시된 바와 같이, 약 50nm 두께의 실리콘 니트라이드층(19) 및 약 200nm 두께의 비정질 실리콘(amorphous silicon)층(20)을 후속하여 증착시킨다. 실리콘 니트라이드층(19)이 노출될때까지 비정질 실리콘층(20)을 이방성으로 에칭한다. 따라서 비정질 실리콘의 에지가 윈도우(15)의 벽 및 스트립(14)의 벽상에 남게된다. 다음으로, 비정질 실리콘의 에지를 마스킹 부재로 사용하여, 실리콘 니트라이드층(19)을 에칭한다. 이들 에지의 제거후에, 도 7에 도시된 바와 같이, 실리콘 니트라이드의 L-형태상의 에지(21)가 윈도우(15)의 벽 및 스트립(14)의 벽상에 남게된다. 그 결과, 윈도우(15)내에서 약 400nm의 폭을 갖는 상부층(4)의 표면이 피복되지 않은채 남게된다.
후속적으로, 다결정 실리콘의 n-타입으로 도핑된 층은 상기 패턴상에 증착되는데, 상기 패턴에서 다결정 실리콘의 p-타입으로 도핑된 층(11) 및 이 위에 위치한 절연층(12)은 에칭되고, 윈도우(15)에서 그 벽에 절연 에지(21)가 제공된 이후에 그 내부에 형성된다. 이 실시예에서, 증착중에 층은 약 1021atoms/cc의 도핑 농도를 갖는 비소로 도핑된다. 이 층에서, 도전체 트랙(22)이 에칭된다. 도전체 트랙(22)은 형성된 에미터 구역과 컨택트하는 기능을 갖는다.
후속적으로, 트랜지스터의 에미터 구역(23)은 도전체 트랙(22)으로부터 도펀트의 확산에 의해 형성된다. 웨이퍼를 약 10초동안 900℃의 온도로 가열한다. 이와 같이 형성된 에미터 구역은 약 50nm의 깊이를 갖는다. 트랜지스터의 콜렉터는 기저구역(17)의 하부에 위치한 상부층(4)의 일부(24)에 의해 형성된다. 콜렉터 구역(24)은 콜렉터 구역의 하부에 위치한 층(3)을 통해 접속구역(10)에 의해 컨택트될 수 있다.
반도체 장치의 제조의 "프론트엔드"를 구성하는 상기 기술된 일련의 제 1 공정 단계에서, 웨이퍼는 700℃이상의 온도에서 수회 가열된다. 제조공정의 "프론트엔드"를 구성하는 이러한 일련의 공정 단계후에, 트렌치(25)를 매립층(2)만큼 가능한한 멀리 연장하는 트렌치(25)가 상부층(4)에 형성되고, 이 트렌치(25)는 pn-접합부를 교차하지 않고, 후속하여 절연 재료(26)로 채워진다. 후속적으로, 제조 공정의 "백엔드"를 구성하는 일련의 제 2 공정 단계를 수행하여 반도체 장치를 완성하는데, 이러한 일련의 제 2 공정 단계에서, 웨이퍼는 500℃의 온도를 초과하지 않는다.
제 1 실시예에서, 트렌치 내에, 그리고 트렌치(25)옆에 웨이퍼상의 합성 수지층(26)을 증착시킴으로써 트렌치가 채워진다. 바람직하게, 벤조시클로부텐(BCB)층이 증착된다. 이 물질은 낮은 유전상수를 나타내고, 통상적인 스핀-코팅 공정에 의해 제공될 수 있다. 따라서 트렌치는 간단하고 저렴한 방법으로 채워진다.
트렌치(25)가 채워진후에, 컨택트 윈도우(27)가 층에 형성되고, 후속적으로 도전체 트랙(28)을 갖는 금속 배선이 통상적인 방법으로 층(26)상에 형성되어 반도체 소자를 접속시킨다. 이러한 금속 배선은 예컨대 알루미늄층에서 형성된다. 실제로 이 금속 배선을 마련한 후에, 추가로 몇개의 절연층이 더 제공되고, 그 후에 반도체 장치에 엔벨로프(envelope)가 제공된다. 트렌치(25)가 형성된후에 실행된 공정 단계에서, 웨이퍼를 500℃이상의 온도로 가열하지 않는다.
본 실시예 뿐만 아니라 후술하는 실시예에서, 트렌치는 500℃ 미만의 온도에서 증착될 수 있는 물질로 채워진다. 이러한 물질은 일반적으로 트렌치의 벽을 커버하는 데 종종 사용되고, 트렌치의 벽의 열 산화에 의해 얻어지는 실리콘 옥사이드보다 품질이 낮다. 열적 실리콘 옥사이드층은 트렌치의 벽에서 존재하는 댕글링 결합을 패시베이션하는 기능을 갖는다. 적당한 두께의 열적 실리콘 옥사이드층을 갖는 트렌치의 벽을 커버하기 위해 웨이퍼는 30분동안 900℃로 가열되어야 한다. 그러나, 트렌치(25)가 pn-접합부를 교차하지 않기 때문에 이러한 고품질의 커버는 필요하지 않다. 다른 실시예를 참조하면서 이하에 기술되는 상술한 트렌치의 충진은 반도체 소자의 충분한 상호 절연을 위해 제공하는 것으로 밝혀졌다.
트렌치가 저온, 즉 400℃ 미만에서 채워지기 때문에, 이미 형성된 기저 구역(17) 및 에미터 구역(23)으로부터 도펀트의 추가 확산이 발생하지 않는다. 상기 언급한 기저 구역(17) 및 에미터 구역(23)의 치수는 이들 구역의 형성후에 실행된 공정 단계중에 증가하지 않는다. 결국, 10GHz이상의 주파수를 갖는 신호를 처리할 수 있도록 그의 치수가 충분히 작은 바이폴라 트랜지스터가 형성될 수 있다. 전술한 바와 같이, 열적 실리콘 옥사이드층이 트렌치의 벽상에 먼저 제공된 경우에는 이것이 가능하지 않다. 30분동안 900℃에서 가열함으로써 도펀트 원자는 강하게 확산되어, 기저 구역 및 에미터 구역의 치수는 5GHz의 주파수를 갖는 신호조차도 더 이상 처리할 수 없을 정도로 상당히 증가하게 된다.
제 1 실시예와 동일하고, 도 8에 도시된 상황을 포함하는 제 2 실시예에서, 도 11 및 도 12에 도시된 바와 같은 트렌치(25)는 실리콘 및 산소를 함유하는 성분의 증기에서 발생된 플라즈마로부터 웨이퍼상에 실리콘 옥사이드층(29)을 증착시킴으로써 채워진다. 이러한 플라즈마의 예는 실란 및 아질산의 증기에서 발생된 플라즈마이다. 이러한 층이 증착될 때, 웨이퍼는 400℃의 온도로 가열된다. 이 방법은 반도체 소자와는 별개로, 이러한 층에 또한 캐패시터 및 코일과 같은 수동 소자(도시되지 않음)가 제공될 수 있는 추가의 이점을 갖는다. 이들 수동 소자는 상기 증착된 실리콘 옥사이드에 의해 하부 실리콘 웨이퍼로부터 절연된다.
증착된 실리콘 옥사이드층(29)은 화학-기계적 연마 공정에 의해 평탄화된다. 실온에서 수행되는 이러한 공정에서, 웨이퍼는 가열되지 않는다. 컨택트 윈도우(31)의 형성후에, 금속 배선(28) 및 수동 소자는 상기 평탄화된 층(30)상에 쉽게 형성되어 평탄화될 수 있다.
바람직하게, 도 13에 도시된 바와 같이, 트렌치(250가 형성되는 단계와 동일한 공정 단계에서, 실리콘 옥사이드층(29)의 증착 이전에, 수동 소자, 본 실시예에서는 코일(32)의 위치에서 매립된 절연층(2)이 노출되고, 하부층(3) 뿐만 아니라 상부층(4)도 절연 매립층(2)으로부터 제거된다. 이들 수동 소자의 위치에서, 절연 매립층(2)상에 직접적으로 제공되는 평탄화된 실리콘 옥사이드층(30)상에 수동 소자가 제공된다. 도핑된 실리콘층, 즉 상부층(4) 및 층(3)이 존재하지 않음으로 인하여, 이들 수동 소자는 상부층(4) 및 층(3)이 제거되지 않는 위치에서 형성된 수동 소자와 비교하여 개선된 고주파수 특성을 나타낼 것이다. 예를 들면, 코일은 보다 나은 양호도를 나타낼 것이다. 본원에서 나타낸 코일(32)은 도전체 트랙(28)의 금속층에 형성된 권선(32)을 갖는다.
도 14 내지 도 20은 MOS 트랜지스터의 제조에서 몇 개의 단계의 도식적인 단면도이다. 상기 도면에서, 대응하는 부분은 도 1 내지 도 13에서 가능한한 동일한 도면번호를 형성한다. 도 14 내지 도 20에서, 단일 트랜지스터의 제조를 도시하고 있지만, 실질적으로 반도체 장치는 다수의 트랜지스터를 포함할 수 있는 것이 자명할 것이다. 이 방법에서, 사용된 출발물질은 약 500nm 두께의 단결정 상부층(4)이 위치하는 웨이퍼에 매립된 절연 재료층(3), 이 경우 매립된 실리콘 옥사이드층을 포함하는 실리콘(1)의 웨이퍼이다. 이 실시예에서, 상부층(4)은 약 5x1017atoms/cc로 n-타입으로 도핑되고, 상기 도핑은 형성될 트랜지스터의 게이트 구역의 도핑으로서 기능한다.
또한 이 실시예에서, 우선 약 500nm 두께의 옥사이드 영역(5)이 상부층의 국소 산화에 의해 통상적인 방법으로 형성된다. 이 옥사이드 영역(5)은 트랜지스터가 형성될 활성영역(34)을 둘러싼다. 옥사이드 영역(5)의 형성시, 웨이퍼(1)는 옥사이드 마스크가 상부층상에 통상적인 방법으로 형성된후(도시되지 않음) 1시간동안 1000℃의 온도에서 증기로 가열된다.
후속적으로, 약 20nm 두께의 게이트 옥사이드층(35)이 상부층(2)의 열 산화에 의해 활성영역(34)상에 형성된다. 다음으로, 도 14에서 점선(36)으로 도시한 바와 같이, 약 1012붕소이온/cm2이 약 50nm의 매우 작은 깊이에서 주입된다. 이러한 주입은 원하는 임계전압을 갖는 MOS 트랜지스터가 실현될 수 있어야 한다.
이러한 임계전압 주입(36)후에, 다결정 실리콘의 n-타입 도핑된 층(37) 및 실리콘 옥사이드층(38)이 통상적인 CVD 방법에 의해 증착되고, 웨이퍼는 약 700℃의 온도로 가열된다. 게이트 전극(40)을 갖는 도전체 트랙(39)의 패턴은 후속적으로 이들 2개의 층내에 에칭된다.
마스크로서 게이트 전극(40) 및 실리콘 옥사이드 영역(5)를 사용하여, 도 15의 점선(41)으로 나타낸 바와 같이, 약 1013비소 이온/cm2이 상부층(2)에 주입된다. 도전체 트랙(39) 및 게이트 전극(40)에 통상적인 방법으로 실리콘 옥사이드 스페이서(42)가 제공된후, 도 16의 점선(43)으로 나타낸 바와 같이, 약 1015비소 이온/cm2이 상부층(2)에 주입된다. 열 처리에 의해, 웨이퍼는 약 30분동안 900℃로 가열되고, 모든 주입된 이온은 활성화됨으로써 소스 및 드레인 구역(44)을 형성한다. 상기 소스와 드레인 구역(44)사이에 위치한 상부층(4)의 일부(45)는 MOS 트랜지스터의 게이트 구역을 형성한다.
이러한 "프론트엔드" 공정 단계후에, 웨이퍼는 700℃이상의 온도로 수회 가열되고, 트렌치(25)는 도 11 및 도 12에 도시된 바와 같이 바이폴라 트랜지스터의 제 2 실시예와 동일한 방법으로 절연 재료로 충진되어 도 18 및 도 19에 도시된 바와 같이 형성된다. 층(29)이 증착되기 전에, 도 18에 도시된 바와 같이 실리콘 옥사이드층(38)은 도전체 트랙(39) 및 게이트 전극(44)으로부터 국소적으로 제거된다. 층(29)의 평탄화후에, 컨택트 윈도우(31)가 층(30)내에 형성된 후 층(30)에 금속 배선(28)이 제공된다.
또한 이 실시예에서, "프론트엔드" 공정이 실행된후에 웨이퍼(1)는 500℃이상의 온도로 가열되지 않는다. 이 방법에서, 또한 이 실시예에서, 매우 작고 양호하게 규정된 깊이를 갖는 매우 작은 반도체 구역이 형성될 수 있다.

Claims (6)

  1. 매립된 절연층상에 위치한 실리콘 웨이퍼의 단결정 상부층내에 형성된 반도체 구역을 갖는 반도체 소자를 포함하는 반도체 장치의 제조방법에 있어서,
    웨이퍼를 700℃이상의 온도로 가열하고, 다음에 상기 매립된 절연층만큼 멀리 연장하는 트렌치를 상기 상부층내에 형성하고-상기 트렌치는 pn 접합부를 교차하지 않음-, 다음에 상기 트렌치를 절연 재료로 채우는 일련의 제 1 공정 단계들과, 상기 웨이퍼가 400℃의 온도를 초과하지 않도록 하여 상기 반도체 장치를 완성하는 일련의 제 2 공정 단계들을 포함하고,
    상기 웨이퍼가 500℃의 온도로 가열되지 않는 증착방법에 의해 트렌치를 절연 재료로 채우는 것을 특징으로 하는 반도체 장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 트렌치 내에, 그리고 상기 트렌치옆에 웨이퍼상의 합성수지층을 증착시킴으로써 상기 트렌치를 채운 다음, 상기 층아래에 위치하는 반도체 소자와 컨택트하는 기능을 갖는 윈도우가 상기 층 내에 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제 2 항에 있어서,
    상기 트렌치 내에, 그리고 상기 트렌치옆에 증착된 합성 수지층이 벤조시클로부텐층인 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제 1 항에 있어서,
    상기 트렌치 내에, 그리고 상기 트렌치옆에 실리콘 및 산소 함유 성분의 증기에서 발생한 플라즈마로부터 웨이퍼상의 실리콘 옥사이드층을 증착시킴으로써 상기 트렌치가 채워지는 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제 4 항에 있어서,
    상기 실리콘 옥사이드의 증착된 층이 화학-기계적 연마 공정에 의해 평탄화되는 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제 5 항에 있어서,
    반도체 소자외에도, 수동 소자가 상기 실리콘 옥사이드층상에 제공되고, 상기 수동 소자의 위치에서, 실리콘 옥사이드층의 증착이전에, 상기 트렌치가 형성되는 공정 단계에서 상기 매립 절연층이 노출되는 것을 특징으로 하는 반도체 장치의 제조방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003332416A (ja) * 2002-05-10 2003-11-21 Nec Electronics Corp 半導体集積回路及びその製造方法
CN102468164B (zh) * 2010-10-29 2014-10-08 中国科学院微电子研究所 晶体管及其制造方法
CN104752313B (zh) * 2013-12-27 2020-11-03 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法和半导体器件
CN110993557A (zh) * 2018-10-02 2020-04-10 英飞凌科技奥地利有限公司 用于在半导体主体中形成绝缘层的方法和晶体管器件

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4274909A (en) * 1980-03-17 1981-06-23 International Business Machines Corporation Method for forming ultra fine deep dielectric isolation
GB2081506B (en) * 1980-07-21 1984-06-06 Data General Corp Resin-filled groove isolation of integrated circuit elements in a semi-conductor body
JPS5759349A (en) * 1980-09-29 1982-04-09 Oki Electric Ind Co Ltd Manufacture of semiconductor device
US5059547A (en) * 1986-12-20 1991-10-22 Kabushiki Kaisha Toshiba Method of manufacturing double diffused mosfet with potential biases
JP2615652B2 (ja) * 1987-08-19 1997-06-04 ソニー株式会社 バイポーラトランジスタの製造方法
US4897703A (en) * 1988-01-29 1990-01-30 Texas Instruments Incorporated Recessed contact bipolar transistor and method
EP0398468A3 (en) * 1989-05-16 1991-03-13 Kabushiki Kaisha Toshiba Dielectrically isolated substrate and semiconductor device using the same
US5173436A (en) * 1989-11-21 1992-12-22 Texas Instruments Incorporated Method of manufacturing an EEPROM with trench-isolated bitlines
US5241211A (en) * 1989-12-20 1993-08-31 Nec Corporation Semiconductor device
US5362667A (en) * 1992-07-28 1994-11-08 Harris Corporation Bonded wafer processing
JPH0555365A (ja) * 1991-08-27 1993-03-05 Toshiba Corp 半導体装置の製造方法
US5872044A (en) * 1994-06-15 1999-02-16 Harris Corporation Late process method for trench isolation
JP3180599B2 (ja) * 1995-01-24 2001-06-25 日本電気株式会社 半導体装置およびその製造方法
JP4195734B2 (ja) * 1996-06-10 2008-12-10 テキサス インスツルメンツ インコーポレイテツド 集積回路のトレンチ分離製作方法
US6184105B1 (en) * 1997-05-22 2001-02-06 Advanced Micro Devices Method for post transistor isolation
US6133610A (en) * 1998-01-20 2000-10-17 International Business Machines Corporation Silicon-on-insulator chip having an isolation barrier for reliability and process of manufacture
JP3362675B2 (ja) * 1998-09-08 2003-01-07 日本電気株式会社 半導体装置及びその製造方法
KR100275500B1 (ko) * 1998-10-28 2000-12-15 정선종 집적화된 고전압 전력 소자 제조방법
US6740566B2 (en) * 1999-09-17 2004-05-25 Advanced Micro Devices, Inc. Ultra-thin resist shallow trench process using high selectivity nitride etch

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