JPH0555365A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0555365A JPH0555365A JP21497591A JP21497591A JPH0555365A JP H0555365 A JPH0555365 A JP H0555365A JP 21497591 A JP21497591 A JP 21497591A JP 21497591 A JP21497591 A JP 21497591A JP H0555365 A JPH0555365 A JP H0555365A
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- insulating film
- element isolation
- semiconductor device
- amorphous silicon
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Abstract
(57)【要約】
【目的】 トレンチ構造やフィールド埋め込み構造に加
わる応力を小さくし、Ｓｉ基板中のストレスを低減させ
る。 【構成】 ｐ型基板２１上にｎ+ 層２２，ｎ型層２３を
形成したのち、素子分離溝を形成し、３００℃以下で成
長させた酸化膜２４と非結晶シリコン２５を埋めこむ。
素子領域以外のフィールド領域を異方性エッチングし、
フィールド領域に３００℃以下で成長させた酸化膜の絶
縁膜２７を埋める。絶縁膜２７によって素子領域の分離
とフィールド埋め込み絶縁膜の形成を行う。 【効果】 酸化膜２４、非結晶シリコン２５、絶縁膜２
７を３００℃以下の低温で成長させているため、素子分
離溝の底やコーナー部ａに加わる応力を小さくし、スト
レスを低くできるので、電気的特性の劣化を防げる。
わる応力を小さくし、Ｓｉ基板中のストレスを低減させ
る。 【構成】 ｐ型基板２１上にｎ+ 層２２，ｎ型層２３を
形成したのち、素子分離溝を形成し、３００℃以下で成
長させた酸化膜２４と非結晶シリコン２５を埋めこむ。
素子領域以外のフィールド領域を異方性エッチングし、
フィールド領域に３００℃以下で成長させた酸化膜の絶
縁膜２７を埋める。絶縁膜２７によって素子領域の分離
とフィールド埋め込み絶縁膜の形成を行う。 【効果】 酸化膜２４、非結晶シリコン２５、絶縁膜２
７を３００℃以下の低温で成長させているため、素子分
離溝の底やコーナー部ａに加わる応力を小さくし、スト
レスを低くできるので、電気的特性の劣化を防げる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の素子分離
構造の形成方法に関する。
構造の形成方法に関する。
【０００２】
【従来の技術】バイポーラ型半導体装置の高速化は、浅
い拡散によるCut off 周波数の向上、微細加工技術によ
る寄生成分の低減によりなされてきた。このような高速
化という観点から、素子分離構造を考えた場合、寄生容
量が小さく、微細加工に向いた構造であることと、浅い
拡散に向いたプロセスであることが重要である。さらに
大規模集積回路への応用やコストの面から、高歩留な構
造およびプロセスとする必要がある。
い拡散によるCut off 周波数の向上、微細加工技術によ
る寄生成分の低減によりなされてきた。このような高速
化という観点から、素子分離構造を考えた場合、寄生容
量が小さく、微細加工に向いた構造であることと、浅い
拡散に向いたプロセスであることが重要である。さらに
大規模集積回路への応用やコストの面から、高歩留な構
造およびプロセスとする必要がある。
【０００３】以上から古典的なｐ−ｎ接合による素子分
離に変わり、寄生容量の小さい選択熱酸化による素子分
離技術、いわゆるＬＯＣＯＳ構造が、１９８１年のSemi
condSiliconにおけるR.Lemme とH.Oppolzerによる“Bir
d’s beak configuration of Isolation Oxide in Bipo
lar Technology"と題する報告等に開示されており、広
く一般に用いられている。しかし、単純な熱酸化膜によ
る素子分離では、バーズビークによって形状が変形され
るため、変形した寸法を表わす変換差が大きく微細化に
不利となる。
離に変わり、寄生容量の小さい選択熱酸化による素子分
離技術、いわゆるＬＯＣＯＳ構造が、１９８１年のSemi
condSiliconにおけるR.Lemme とH.Oppolzerによる“Bir
d’s beak configuration of Isolation Oxide in Bipo
lar Technology"と題する報告等に開示されており、広
く一般に用いられている。しかし、単純な熱酸化膜によ
る素子分離では、バーズビークによって形状が変形され
るため、変形した寸法を表わす変換差が大きく微細化に
不利となる。
【０００４】これに対し微細化に有利な、トレンチ構造
による素子分離技術が１９８２年のＩＥＤＭにてAkio H
ayasaka,Youichi Tamaki,Masao Kawamura,Katsumi Ogiu
e 及びSeishiro Ohwaki が“U-Groove isolation techn
ique for high speed Bopolar VLSI’s"と題する発表で
開示されている。これは、Ｓｉ基板に異方性エッチング
で溝を掘り、酸化膜や多結晶シリコン等を埋め込んで素
子分離とするものである。このトレンチ構造では、リソ
グラフィ技術により形成されたパターンとほぼ同程の寸
法の分離幅が達成でき、微細加工に向いている。
による素子分離技術が１９８２年のＩＥＤＭにてAkio H
ayasaka,Youichi Tamaki,Masao Kawamura,Katsumi Ogiu
e 及びSeishiro Ohwaki が“U-Groove isolation techn
ique for high speed Bopolar VLSI’s"と題する発表で
開示されている。これは、Ｓｉ基板に異方性エッチング
で溝を掘り、酸化膜や多結晶シリコン等を埋め込んで素
子分離とするものである。このトレンチ構造では、リソ
グラフィ技術により形成されたパターンとほぼ同程の寸
法の分離幅が達成でき、微細加工に向いている。
【０００５】さらに、このトレンチ構造とフィールド領
域に厚い酸化膜を埋めこんだフィールド構造とを組みあ
わせた構造が、１９８２年のIEEE Journal of Solid-St
ateCircuits のvol.SC-17,No.5においてDenny D,Paul
M.Solomon,Tak H.Ning,Randall D.Isaac 及びRudolph
E.Burgerが、“1.25μm Deep-Groove-Isolated Self-Al
igned Bipolar Circuit" と題した論文で報告されてい
る。この構造では電極と基板間の容量を低くおさえるこ
とができるため、高速動作に有利である。
域に厚い酸化膜を埋めこんだフィールド構造とを組みあ
わせた構造が、１９８２年のIEEE Journal of Solid-St
ateCircuits のvol.SC-17,No.5においてDenny D,Paul
M.Solomon,Tak H.Ning,Randall D.Isaac 及びRudolph
E.Burgerが、“1.25μm Deep-Groove-Isolated Self-Al
igned Bipolar Circuit" と題した論文で報告されてい
る。この構造では電極と基板間の容量を低くおさえるこ
とができるため、高速動作に有利である。
【０００６】ここで、これらの素子分離構造におけるＳ
ｉ基板に加わる応力の分布状態をシミュレーションした
断面図を図４に示す。図４（ｂ）は、（ａ）の破線部分
を拡大した図である。この図は、Ｓｉ基板４１に溝を掘
り、ＳｉＯ2絶縁膜４２と多結晶シリコン４３を埋めこ
んだトレンチ構造を示している。この図から分かるよう
に、トレンチ側面には８×１０8 dyn/cm2 以上の応力が
加わっており、特にトレンチ底部には強い応力集中が存
在する。そのｍａｘ部分には、１１．５×１０8 dyn/cm
2 の大きな応力が加わっている。
ｉ基板に加わる応力の分布状態をシミュレーションした
断面図を図４に示す。図４（ｂ）は、（ａ）の破線部分
を拡大した図である。この図は、Ｓｉ基板４１に溝を掘
り、ＳｉＯ2絶縁膜４２と多結晶シリコン４３を埋めこ
んだトレンチ構造を示している。この図から分かるよう
に、トレンチ側面には８×１０8 dyn/cm2 以上の応力が
加わっており、特にトレンチ底部には強い応力集中が存
在する。そのｍａｘ部分には、１１．５×１０8 dyn/cm
2 の大きな応力が加わっている。
【０００７】このような強い応力を引きおこす原因は、
多結晶シリコン４３を６３０℃程度で成長させ、溝を埋
め込んだのち、常温にもどすとき多結晶シリコン４３が
収縮し、Ｓｉ基板４１を引っぱるためである。図５の、
応力の多結晶シリコン成長温度依存性で示すように、成
長温度が３００℃をこえると応力が急激に増大する。こ
の図から、多結晶シリコン４３の成長温度を下げること
により、収縮の割合が少なくなって応力も小さくなるこ
とが分かる。
多結晶シリコン４３を６３０℃程度で成長させ、溝を埋
め込んだのち、常温にもどすとき多結晶シリコン４３が
収縮し、Ｓｉ基板４１を引っぱるためである。図５の、
応力の多結晶シリコン成長温度依存性で示すように、成
長温度が３００℃をこえると応力が急激に増大する。こ
の図から、多結晶シリコン４３の成長温度を下げること
により、収縮の割合が少なくなって応力も小さくなるこ
とが分かる。
【０００８】なお、図では示していないが、トレンチ構
造とフィールド構造とを組み合わせた素子分離構造にお
いても、フィールドに埋め込んだ酸化膜のコーナー部分
に大きな応力が生じる。
造とフィールド構造とを組み合わせた素子分離構造にお
いても、フィールドに埋め込んだ酸化膜のコーナー部分
に大きな応力が生じる。
【０００９】
【発明が解決しようとする課題】以上のように、従来の
素子分離を行う製造方法では、多結晶シリコンや絶縁膜
に生じる応力が大きく、Ｓｉ基板中に大きなストレスが
発生していた。このため、結晶欠陥が発生しやすく、電
気的特性に悪影響を与えていたという問題があった。
素子分離を行う製造方法では、多結晶シリコンや絶縁膜
に生じる応力が大きく、Ｓｉ基板中に大きなストレスが
発生していた。このため、結晶欠陥が発生しやすく、電
気的特性に悪影響を与えていたという問題があった。
【００１０】本発明は、上記問題点を改善するためにな
されたものであり、その目的とするところは、素子分離
構造を形成する際に、多結晶シリコンや絶縁膜を３００
℃以下で成長させることにより、Ｓｉ基板中のストレス
を小さくし、結晶欠陥の発生を防ぐことができる半導体
装置の素子分離構造を提供することにある。
されたものであり、その目的とするところは、素子分離
構造を形成する際に、多結晶シリコンや絶縁膜を３００
℃以下で成長させることにより、Ｓｉ基板中のストレス
を小さくし、結晶欠陥の発生を防ぐことができる半導体
装置の素子分離構造を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、この発明は、半導体基板上に形成した溝に絶縁膜ま
たは非単結晶半導体または絶縁膜と非単結晶半導体を埋
め込んで素子分離を行うトレンチ構造、あるいはフィー
ルド領域を埋め込み絶縁膜で埋め込んで素子分離を行う
フィールド埋め込み構造を形成する際に、前記絶縁膜お
よび非単結晶半導体を３００℃以下で成長させて素子分
離構造を形成している。
め、この発明は、半導体基板上に形成した溝に絶縁膜ま
たは非単結晶半導体または絶縁膜と非単結晶半導体を埋
め込んで素子分離を行うトレンチ構造、あるいはフィー
ルド領域を埋め込み絶縁膜で埋め込んで素子分離を行う
フィールド埋め込み構造を形成する際に、前記絶縁膜お
よび非単結晶半導体を３００℃以下で成長させて素子分
離構造を形成している。
【００１２】
【作用】この発明は、トレンチ構造を形成する際、半導
体基板上に溝を形成し、この溝に３００℃以下で成長さ
せた絶縁膜と非単結晶半導体を埋め込んで素子分離を行
っている。また、フィールド埋め込み構造を形成する
際、フィールド領域に３００℃以下で成長させた埋め込
み絶縁膜を埋め込んで素子分離を行っている。
体基板上に溝を形成し、この溝に３００℃以下で成長さ
せた絶縁膜と非単結晶半導体を埋め込んで素子分離を行
っている。また、フィールド埋め込み構造を形成する
際、フィールド領域に３００℃以下で成長させた埋め込
み絶縁膜を埋め込んで素子分離を行っている。
【００１３】
【実施例】以下、この発明の実施例を図面を参照しなが
ら説明する。図１は、この発明の製造方法によってトレ
ンチ構造を形成した半導体装置の断面図である。同図に
おいて、ｐ型基板１１にＳｂ等のｎ型不純物を熱拡散法
によって添加し、１×１０19／cm3 程度のｎ+ 層１２を
形成する。この後、エピタキシャル成長法により、１×
１０16／cm3 程度のリン等の不純物を添加した単結晶１
３を成長させる。次に、素子分離溝を異方性エッチング
によって選択的に形成し、Boron等を３５keV １×１０
14cm-2程度でイオン注入して反転防止のためのｐ型領域
１４を形成する。
ら説明する。図１は、この発明の製造方法によってトレ
ンチ構造を形成した半導体装置の断面図である。同図に
おいて、ｐ型基板１１にＳｂ等のｎ型不純物を熱拡散法
によって添加し、１×１０19／cm3 程度のｎ+ 層１２を
形成する。この後、エピタキシャル成長法により、１×
１０16／cm3 程度のリン等の不純物を添加した単結晶１
３を成長させる。次に、素子分離溝を異方性エッチング
によって選択的に形成し、Boron等を３５keV １×１０
14cm-2程度でイオン注入して反転防止のためのｐ型領域
１４を形成する。
【００１４】さらに、この溝の表面を１００〜３００Å
程度で薄く酸化したのち、ＣＶＤ法によって酸化膜１５
と非結晶シリコン１６で埋めこむ。このとき、酸化膜１
５と非結晶シリコン１６を３００℃以下で成長させる。
この後、非結晶シリコン１６上を酸化し、酸化膜１７を
形成する。これに素子領域を開口し、酸化膜１８を形成
する。酸化膜１５と非結晶シリコン１６を３００℃以下
で成長させているため、素子分離溝周辺の応力を低くお
さえることができる。
程度で薄く酸化したのち、ＣＶＤ法によって酸化膜１５
と非結晶シリコン１６で埋めこむ。このとき、酸化膜１
５と非結晶シリコン１６を３００℃以下で成長させる。
この後、非結晶シリコン１６上を酸化し、酸化膜１７を
形成する。これに素子領域を開口し、酸化膜１８を形成
する。酸化膜１５と非結晶シリコン１６を３００℃以下
で成長させているため、素子分離溝周辺の応力を低くお
さえることができる。
【００１５】図２は、この発明の製造方法によってトレ
ンチ構造とフィールド構造とを組み合わせた半導体装置
の断面図である。ｐ型基板２１上にｎ+ 層２２，ｎ型層
２３を形成したのち、素子分離溝を形成し、３００℃以
下で成長させた酸化膜２４と非結晶シリコン２５を埋め
こむ。溝の下部には反転防止用のｐ型層２６を形成す
る。ここまでの製造方法は、図１に示した実施例と同じ
である。
ンチ構造とフィールド構造とを組み合わせた半導体装置
の断面図である。ｐ型基板２１上にｎ+ 層２２，ｎ型層
２３を形成したのち、素子分離溝を形成し、３００℃以
下で成長させた酸化膜２４と非結晶シリコン２５を埋め
こむ。溝の下部には反転防止用のｐ型層２６を形成す
る。ここまでの製造方法は、図１に示した実施例と同じ
である。
【００１６】この後、素子領域以外のフィールド領域を
異方性エッチングし、フィールド領域に３００℃以下で
成長させた酸化膜等の絶縁膜２７を埋める。この絶縁膜
２７によって素子領域の分離とフィールド埋め込み絶縁
膜の形成を行う。酸化膜２４、非結晶シリコン２５、絶
縁膜２７を３００℃以下の低温で成長させているため、
素子分離溝の底や絶縁膜２７のコーナー部ａでの応力を
低くおさえることができる。
異方性エッチングし、フィールド領域に３００℃以下で
成長させた酸化膜等の絶縁膜２７を埋める。この絶縁膜
２７によって素子領域の分離とフィールド埋め込み絶縁
膜の形成を行う。酸化膜２４、非結晶シリコン２５、絶
縁膜２７を３００℃以下の低温で成長させているため、
素子分離溝の底や絶縁膜２７のコーナー部ａでの応力を
低くおさえることができる。
【００１７】図３は、図２の素子分離構造の上に自己整
合型バイポーラトランジスタを形成した一例である。ｐ
型基板３１、ｎ+ 層３２、ｎ型層３３に、異方性エッチ
ングによる素子分離溝を掘り、３００℃以下の成長温度
で絶縁膜３４と非結晶シリコン３５を埋め込む。素子領
域以外のフィールド領域をＳｉ エッチングし、３００
℃以下の成長温度で絶縁膜３６を埋め込む。絶縁膜３
４、非結晶シリコン３５、絶縁膜３６を３００℃以下で
成長させているため、フィールド領域及び素子分離領域
からくる応力が非常に小さく、素子分離特性や、バイポ
ーラトランジスタのベース３７，３８とコレクタ３３間
の接合特性、及びベース３８とエミッタ３９間の接合特
性が良好となる。
合型バイポーラトランジスタを形成した一例である。ｐ
型基板３１、ｎ+ 層３２、ｎ型層３３に、異方性エッチ
ングによる素子分離溝を掘り、３００℃以下の成長温度
で絶縁膜３４と非結晶シリコン３５を埋め込む。素子領
域以外のフィールド領域をＳｉ エッチングし、３００
℃以下の成長温度で絶縁膜３６を埋め込む。絶縁膜３
４、非結晶シリコン３５、絶縁膜３６を３００℃以下で
成長させているため、フィールド領域及び素子分離領域
からくる応力が非常に小さく、素子分離特性や、バイポ
ーラトランジスタのベース３７，３８とコレクタ３３間
の接合特性、及びベース３８とエミッタ３９間の接合特
性が良好となる。
【００１８】図１〜３で説明したように、素子分離構造
を形成するための絶縁膜や非結晶シリコンの成長温度
を、３００℃以下とすることにより、トレンチ構造やフ
ィールド構造に加わる応力を小さくすることができる。
例えば、図４で示したｍａｘ部分の値は、６×１０8 dy
n/cm2 以下となる。この値では、結晶欠陥の発生する確
率は非常に小さくなり、素子特性に対してほとんど影響
しない。これにより、寄生容量の小さい素子分離構造を
結晶欠陥なしに形成することができ、高速で大規模な半
導体装置が実現できる。
を形成するための絶縁膜や非結晶シリコンの成長温度
を、３００℃以下とすることにより、トレンチ構造やフ
ィールド構造に加わる応力を小さくすることができる。
例えば、図４で示したｍａｘ部分の値は、６×１０8 dy
n/cm2 以下となる。この値では、結晶欠陥の発生する確
率は非常に小さくなり、素子特性に対してほとんど影響
しない。これにより、寄生容量の小さい素子分離構造を
結晶欠陥なしに形成することができ、高速で大規模な半
導体装置が実現できる。
【００１９】なお、今回の実施例では、素子分離構造を
形成する絶縁膜、非結晶シリコンともに３００℃以下で
成長させる例をあげたが、どちらか片方だけを３００℃
以下で成長させても同様な効果を得ることができる。
形成する絶縁膜、非結晶シリコンともに３００℃以下で
成長させる例をあげたが、どちらか片方だけを３００℃
以下で成長させても同様な効果を得ることができる。
【００２０】
【発明の効果】以上のように、この発明の半導体装置の
製造方法によれば、トレンチ構造やフィールド構造に加
わる応力を小さくしＳｉ基板中に発生するストレスを低
下させることができる。これにより、電気的特性の劣化
を防ぎ、高速性と高歩留をかねそなえた半導体装置を提
供できる。
製造方法によれば、トレンチ構造やフィールド構造に加
わる応力を小さくしＳｉ基板中に発生するストレスを低
下させることができる。これにより、電気的特性の劣化
を防ぎ、高速性と高歩留をかねそなえた半導体装置を提
供できる。
【図１】本発明の製造方法によってトレンチ構造を形成
した半導体装置の断面図である。
した半導体装置の断面図である。
【図２】本発明の製造方法によってトレンチ構造とフィ
ールド構造を組み合わせた半導体装置の断面図である。
ールド構造を組み合わせた半導体装置の断面図である。
【図３】図２で示した素子分離構造の上にトランジスタ
を形成した半導体装置の断面図である。
を形成した半導体装置の断面図である。
【図４】従来の製造方法によるトレンチ構造に加わる応
力の分布状態を表わす半導体装置の断面図である。
力の分布状態を表わす半導体装置の断面図である。
【図５】多結晶シリコン膜の成長温度と応力の最大値の
関係を示すグラフである。
関係を示すグラフである。
１１，２１ ｐ型Ｓｉ基板 １２，２２，３２ ｎ+ 層 １３ 不純物を添加した単結晶 １４，２６ 反転防止のためのｐ型領域 １５，１７，１８ 酸化膜 １６，２５，３５ 非結晶シリコン ２３，３３ ｎ型層 ２７，３４，３６ 絶縁膜
Claims (1)
- 【請求項１】 半導体基板上に形成した溝に少なくとも
絶縁膜あるいは非単結晶半導体を埋め込んで素子分離を
行うトレンチ構造、あるいはフィールド領域を埋め込み
絶縁膜で埋め込んで素子分離を行うフィールド埋め込み
構造を形成する際に、 前記絶縁膜および非単結晶半導体を３００℃以下で成長
させることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21497591A JPH0555365A (ja) | 1991-08-27 | 1991-08-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21497591A JPH0555365A (ja) | 1991-08-27 | 1991-08-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555365A true JPH0555365A (ja) | 1993-03-05 |
Family
ID=16664650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21497591A Pending JPH0555365A (ja) | 1991-08-27 | 1991-08-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555365A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001048814A1 (en) * | 1999-12-24 | 2001-07-05 | Koninklijke Philips Electronics N.V. | Method of manufacturing a semiconductor device comprising semiconductor elements formed in a top layer of a silicon wafer situated on a buried insulating layer |
-
1991
- 1991-08-27 JP JP21497591A patent/JPH0555365A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001048814A1 (en) * | 1999-12-24 | 2001-07-05 | Koninklijke Philips Electronics N.V. | Method of manufacturing a semiconductor device comprising semiconductor elements formed in a top layer of a silicon wafer situated on a buried insulating layer |
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