JP2003518771A - シリコンウェーハの埋め込み絶縁層上に配置されたトップ層に形成された半導体素子を有する半導体デバイスを製造する方法 - Google Patents

シリコンウェーハの埋め込み絶縁層上に配置されたトップ層に形成された半導体素子を有する半導体デバイスを製造する方法

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Abstract

(57)【要約】 シリコンウェーハ（１）の埋め込み絶縁層（２）上に配置されたトップ層（４）内に形成された半導体領域（１７、１８、２４、４４、４５）を持つ半導体素子を有する半導体デバイスを製造する方法が開示される。この方法においては、最初に、通常、"フロントエンド"製造過程と呼ばれる第一の一連の製造ステップが遂行され、この過程において、とりわけ、ウェーハが700℃より高い温度に加熱される。その後、トップ層内に、前記埋め込み絶縁層まで延びているが、pn-接合を横断することはないトレンチを形成される。これらトレンチを絶縁材（２６、２９）にて満たした後に、半導体デバイスが完結させるために、ウェーハの温度が400℃の温度を超えることのない、通常バックエンド過程と呼ばれる第二の一連の製造ステップが遂行される。トレンチは、ウェーハが500℃の温度を超えて加熱されることのない堆積過程を用いて満たされる。こうすることで、非常に小さく、浅い半導体領域を持つ半導体素子から成る半導体デバイスを製造することが可能となる。

Description

【発明の詳細な説明】
【０００１】 本発明は、シリコンウェーハの埋め込み絶縁層上に配置された単結晶トップ層
に形成された半導体領域を持つ半導体素子を有する半導体デバイスを製造する方
法に関する。この方法は、第一の一連の製造ステップが実行される。とりわけ、
ウェーハが700℃より高い温度に加熱され、その後にトップ層内に、前記埋め込
み絶縁層まで延びているが、pn-接合を横断することはない、トレンチが形成さ
れ、このトレンチは後に絶縁材にて満たされる。この方法はさらに、これに続い
て半導体デバイスを完結させるために遂行されるウェーハが400℃の温度を超え
ることはない第二の一連の製造ステップが実行される。
【０００２】 この方法においては、開始材料にはシリコンのウェーハが用いられる。このウ
ェーハは、ウェーハ内に埋め込まれた絶縁層の上に配置された単結晶のトップ層
を持つ。上記絶縁層は、通常は、シリコン酸化層から成る。このウェーハには、
半導体素子、例えば、バイポーラトランジスタあるいはMOSトランジスタが形成
される。第一の一連の製造ステップにおいては、このSOI（Silicon-On-Insulato
r）ウェーハのトップ層内に半導体領域が形成される。これら半導体領域はトッ
プ層とは逆の導電型を持ち、トップ層とpn-接合を形成する。しばしば、トップ
層内には、トップ層の局所的熱酸化によってシリコン酸化材からなる絶縁領域も
形成される。加えて、トップ層上に、多結晶シリコン層、シリコン酸化層、ある
いはシリコン窒化膜の層が形成されることもある。これは、堆積、もしくは、ト
ップ層の表面を化学的に変換することによって達成される。半導体デバイス製造
過程の"フロントエンド（front-end）"を構成する第一の一連の製造ステップに
おいては、例えば、打ち込まれたイオンを活性化するため、熱酸化によりシリコ
ン酸化膜を形成するため、あるいは堆積層を形成するために、ウェーハは、しば
しば、700℃より高い温度に加熱される。これら第一の一連の製造ステップの後
に、トップ層内に、後に絶縁材にて満たされるトレンチが形成される。これらト
レンチは、例えば、半導体素子を互いに電気的に絶縁するために用いられる。半
導体デバイスが完結させるための半導体製造過程の"バックエンド（back-end）"
を構成する第二の一連の製造ステップにおいては、一つあるいは複数の金属パタ
ーンの層から成る金属配線（メタライゼーション）と複数の絶縁材の層がウェー
ハ上に形成される。これら金属配線の結果としてこれら半導体素子が互いに接続
される。最後に、実際には、幾つかの絶縁層および外囲器（エンベロップ）が設
けられるが、この第二の一連の製造ステップにおいては、ウェーハが400℃を超
える温度に加熱されることはない。
【０００３】 米国特許第5,872,044号明細書において上述のタイプの方法が開示されており
、ここでは、トップ層内のトレンチは２つの製造ステップによって満たされる。
第一のステップにおいては、トレンチの壁に熱酸化によってシリコン酸化層が設
けられる。第二のステップにおいては、このトレンチがさらに多結晶シリコンあ
るいはシリコン酸化物にて満たされる。
【０００４】 上述の"フロントエンド"の製造ステップが終了するまでは、トレンチが形成さ
れず、その後満たされることはないために、これら製造ステップを遂行するため
にしばしば用いられる高温に満たされたトレンチが再び曝されることはない。仮
にこれらトレンチが"フロントエンド"の製造ステップを遂行する前に形成され、
満たされた場合は、トップ層内に望ましくない結晶の欠陥（エラー）を生じさせ
る能力を持つ機械的応力が、満たされたトレンチが加熱された結果としてトップ
層内のトレンチにて囲まれる部分内に発生し得る。トレンチを形成し、その後、
満たすステップを"フロントエンド"製造ステップが終了するまで遂行しないこと
で、このような結晶欠陥の形成が排除される。
【０００５】 半導体素子がSOIウェーハ内に形成されるために、半導体素子の良好な垂直方
向の絶縁が達成される。このため、上に説明の周知の方法は、高周波信号を処理
するのに適する半導体素子から成る半導体デバイスの製造に非常に適するように
思われる。しかし、10GHzより高い周波数を持つ信号を処理するために用いる半
導体デバイスの製造においては、上述の周知の方法は、満足できないことが知ら
れている。このような高い周波数を持つ信号を処理するために用いるのに適する
半導体素子の場合は、半導体領域が小さく、かつ、浅いこと、および半導体領域
間の空間が小さいことが要求される。さらに、トランジスタ間の差異をなくすた
めに、これら小さく、浅い半導体領は、ウェーハ上で見たとき、全ての所で、同
一の大きさおよび同一の深さを持つことを要求される。このよう高い周波数の信
号を処理するために用いるのに適するバイポーラトランジスタは、例えば、約40
0nmの横方向寸法と、約50nmの深さを持つn-型のエミッタ領域を持つことを要求
される。このエミッタ領域は、深さ200nmのp-型のベース領域内に形成され、こ
のベース領域の厚さは150nmとされる。これら領域は、例えば、約800nmの厚さを
持つn-型のトップ層内に形成される。周知の方法を用いて上述のような小さなエ
ミッタおよびベース領域を持つトランジスタを製造することは不可能である。よ
り具体的には、このような小さな深さを持つエミッタ領域を製造することは不可
能であることが知られている。
【０００６】 本発明の一つの目的は、周知の方法よりも簡単に遂行でき、しかも、10GHzよ
り高い周波数を持つ信号を処理するのに適する半導体素子を製造することが可能
な方法を提供することにある。本発明は、特に、非常に小さな深さ、例えば、50
nmより小さな深さを持つ半導体領域を製造するために用いるのに適する方法を提
供することを目的とする。
【０００７】 これを達成するために、本発明の製造方法は、トレンチを絶縁材にて満たす過
程に、ウェーハが500℃より高い温度に加熱されることがない堆積過程が用いら
れることによって特徴ずけられる。
【０００８】 上述の周知の方法においては、トレンチの壁に厚さ約50nmのシリコン酸化層が
、これら壁に隣接するトップ層のシリコンを熱酸化することで形成される。この
ためには、ウェーハを、900℃の温度に、例えば、30分間加熱することを要求さ
れる。その後、これらトレンチが、多結晶シリコンあるいはシリコン酸化物にて
満たされる。このためには、ウェーハを、数時間、約700℃の温度に加熱するこ
とが要求される。このような高い温度による処理は、所望の浅い半導体領域の形
成の妨げとなることが知られている。
【０００９】 従来の方法においては、トレンチの壁には熱形成されたシリコン酸化物の非常
に密度の高い層が形成され、これによってトレンチの壁上に存在するダングリン
グボンドの極めて良好なパッシベーションが達成される。本発明は、これは不要
であるという認識に基づく。つまり、トレンチがpn-接合を横断することはない
ため、トレンチは、最初に壁に熱酸化層を形成することなく、直接絶縁材にて満
たすことができ、これらトレンチを熱形成されたシリコン酸化物より小さな密度
の絶縁材にて満たした場合でも、半導体素子間の良好な絶縁が達成できることが
確認された。このような低品質の絶縁材は、400℃より低い温度にて容易に堆積
することができる。
【００１０】 本発明の第一の態様においては、これらトレンチは、ウェーハ上の、これらト
レンチ内およびこれらトレンチの隣の領域に、合成樹脂の層を堆積することで満
たされ、その後、この層内に、この層の下側に配置される半導体素子とのコンタ
クトを作るための窓が形成される。好ましくは、この合成樹脂の層はベンゾシク
ロブテン（BCB）の層とされる。この層は従来のスピンコーティング過程を用い
て簡単に形成することができる。こうして、これらトレンチは、簡単で、安価な
やり方にて満たされる。
【００１１】 第二の態様においては、これらトレンチは、ウェーハ上の、これらトレンチ内
およびこれらトレンチの隣の領域に、シリコンと酸素を含有する成分の蒸気を用
いて生成されるプラズマにてシリコン酸化層を堆積することで満たされる。この
シリコン酸化層は、好ましくは、シランと笑気の蒸気を用いて生成されるプラズ
マにて堆積される。この層の堆積の際に、ウェーハが400℃より高い温度に達す
ることはない。この方法では、更なる長所として、この層上に、半導体素子とは
別に、受動素子、例えば、コンデンサおよびコイルを設けることができる。これ
ら受動素子は、下側のシリコンウェーハから上述のようにして堆積されるシリコ
ン酸化層によって絶縁される。
【００１２】 好ましくは、シリコン酸化層は化学機械研磨（ＣＭＰ）過程を用いて平坦化さ
れる。この研磨過程は、室温にて遂行され、ウェーハが加熱されることはない。
こうして平坦化された層上に、半導体素子に加えて、金属配線および前述の受動
素子を簡単に形成することができる。好ましくは、酸化層を堆積する前に、トレ
ンチを形成する製造ステップの際に、受動素子の位置において、埋め込み絶縁層
が露出される。こうして、受動素子は、これら受動素子の位置においては埋め込
み絶縁層上に直接配置される平坦化されたシリコン酸化層の上に形成される。ド
ープされたトップ層が存在しないために、これら受動素子は、トップ層が除去さ
れた位置に形成される受動素子よりも優れた高周波特性を示す。例えば、コイル
は、より高いＱ（クウォリティファクタ）を示す。
【００１３】 本発明のこれらおよびその他の特徴が、本発明の実施形態の図面を用いて以下
の説明からより一層明らかになるものである。
【００１４】 図１〜１０は、バイポーラトランジスタの第一の実施形態の製造における幾つ
かの段階の略断面図を示す。これら図面は単一のトランジスタの製造を示すが、
ただし、実際には、半導体デバイスは多数のこのようなトランジスタから成るこ
とは明らかである。この方法における開始材料にはシリコンウェーハ１が用いら
れる。シリコンウェーハ１は、ウェーハ内に埋め込み縁縁層２、この実施形態に
おいては、埋め込みシリコン酸化層を含み、この上に厚さ約100nmの単結晶シリ
コン層３が配置される。この単結晶シリコン層が、n-型に約10２０原子／cm3の
濃度にてドーピングされる。次に、この単結晶シリコン層３の上に厚さ約800nm
のトップ層４がエピタキシャル形成され、このトップ層４が軽くn-型に、この実
施形態においては、5×10１５原子／cm3の濃度にてドーピングされる。このドー
ピングは形成されるべきトランジスタのコレクタのドーピングとして機能する。
【００１５】 次に、トップ層内に、厚さ約600nmの２つの酸化膜の領域５が、従来のやり方
にて、トップ層を局所的に酸化することで形成される。これら酸化膜の領域５は
、形成されるべきトランジスタのコレクタに対する活性領域６と接続領域７を囲
む。これら酸化膜の領域５の形成においては、トップ層の上に従来のやり方にて
酸化膜のマスク（図示せず）を形成した後に、ウェーハ１が蒸気に曝すことで約
1000℃の温度に約100分間加熱される。
【００１６】 酸化膜の領域５を形成した後に、形成されるべきコレクタの接続領域の位置に
窓９を持つフォトレジストマスク８が設けられる。この窓９を通じてトップ層内
にイオンが打ち込まれる。その後、重くn-型にドープされた層３に接続された接
続領域１０が900℃、30分の熱処理によって形成される。
【００１７】 その後、フォトレジストマスク８を除去した後に、厚さ約300nmのp-型にドー
プされた多結晶シリコン層１１と、絶縁層１２、この実施形態においては、厚さ
約300nmのシリコン酸化層が堆積される。両方の層とも従来のCVD過程によって堆
積される。このCVD過程においては、ウェーハ１が、従来のCVD反応容器内で、70
0℃の温度に、約2時間、加熱される。堆積の最中もしくは堆積の後に、多結晶シ
リコン層１１のドーピングがイオン打ち込みによって遂行される。シリコン酸化
層１２の上にフォトレジストマスク１３が形成され、その後、多結晶シリコン層
１１とシリコン酸化層１２が、フォトレジストマスク１３に対応するパターンに
従ってエッチングされる。多結晶シリコン層１１とシリコン酸化層１２内に、長
方形の窓１５を持ち、図面の平面に対して横方向に延長するストリップ１４がエ
ッチングされる。このストリップの図面の平面に対する横方向の長さは数μmと
され、幅は約800nmとされる。
【００１８】 フォトレジストマスク１３を除去した後に、図面においては点線１６によって
示されるように、トップ層４内に、トランジスタのベース領域を形成するために
イオンが打ち込まれる。その後、熱処理が遂行される。すなわち、ウェーハが、
不活性雰囲気内で、約30分間、約900℃の温度に加熱される。この過程において
、ベース領域１７が形成され、加えて、ベース領域１７に対する接続領域１８が
多結晶シリコン層１１からのイオンの拡散によって形成される。この接続領域１
８は、多結晶シリコン層１１とシリコン酸化層１２内に形成される窓１５に隣接
する。こうして形成されるベース領域１７は、約200nmの深さを持ち、5×10１７ 原子／cm3なるドーピング濃度を持つn-型ドーピングにてドーピングされる。
【００１９】 続いて、図６に示すように、厚さ約50nmのシリコン窒化層１９と厚さ約200nm
のアモルファスシリコン層２０が次々と堆積される。次に、アモルファスシリコ
ン層２０がシリコン窒化層１９が露出されるまで異方性エッチングされる。こう
することで、アモルファスシリコンのエッジが窓１５の壁上とストリップ１４の
壁上に残される。次に、シリコン窒化層１９が、アモルファスシリコンのエッジ
をマスキング部材として用いてエッチングされる。次に、これらエッジを除去す
ることで、図７に示すように、窓１５の壁上とストリップ１４の壁上にシリコン
窒化膜のL-型のエッジ２１が残される。この結果として、窓１５内に、約400nm
の幅を持つトップ層４の表面が露出される。
【００２０】 その後、窓１５の壁に絶縁エッジ２１を設けた後に、p-型にドープされた多結
晶シリコン層１１と絶縁層１２がその上に位置するパターン上と、この中に形成
された窓１５内にn-型にドープされた多結晶シリコン層が堆積される。この実施
形態においては、この層は、堆積の際に、約10２１原子／cm3なるドーピング濃
度を持つ砒素にてドーピングされる。この層内に導体トラック２２がエッチング
される。この導体トラック２２は、形成されるべきエミッタ領域とのコンタクト
を作る役割を果たす。
【００２１】 続いて、トランジスタのエミッタ領域２３が導体トラック２２からのドーパン
トの拡散によって形成される。この目的のためには、ウェーハが、900℃の温度
に約10秒間加熱される。こうして形成されるエミッタ領域２３は、約50nmの深さ
を持つ。トランジスタのコレクタは、ベース領域１７の下側に位置するトップ層
４の部分２４によって形成される。コレクタ領域２４はコレクタ領域の下側に位
置する層３を介して接続領域１０とコンタクトされる。
【００２２】 半導体デバイスの製造の"フロントエンド（front-end）"を構成する、上述の
第一の一連の製造ステップにおいては、ウェーハは幾度も700℃以上に加熱され
る。半導体デバイスの製造の"フロントエンド"を構成するこの第一の一連の製造
ステップの後に、トップ層４内に、埋め込み絶縁層２まで延長するが、pn-接合
を横断することはないトレンチ２５が形成され、これらトレンチ２５が、その後
、絶縁材２６にて満たされる。その後、半導体デバイスを完結させるための製造
プロセスの"バックエンド（back end）"を構成する第二の一連の製造ステップが
遂行されるが、この第二の一連の製造ステップにおいては、ウェーハは、500℃
の温度を超えることはない。
【００２３】 この第一の実施形態においては、ウェーハ１上のトレンチ２５が、トレンチ２
５内およびこの隣に合成樹脂層２６を堆積することで満たされる。好ましくは、
ベンゾシクロブテン（benzosyclobuten、BCB）の層が堆積される。この物質は低
い誘電定数を示し、従来のスピンコーティング過程にて堆積することができる。
これらトレンチは、こうして、簡単な安価なやり方にて満たすことができる。
【００２４】 トレンチ２５が満たされた後に、この層内にコンタクト窓２７が形成され、そ
の後、層２６上に、従来のやり方にて、導体トラック２８にて金属配線（メタラ
イゼーション）を形成することで半導体素子が相互接続される。この金属配線は
、例えば、アルミニウムからなる層にて形成される。こうして金属配線を形成し
た後に、実際には、さらに幾つかの絶縁層が形成され、その後、この半導体デバ
イスに覆いが設けられる。これら製造ステップは、トレンチ２５が形成された後
に遂行され、ウェーハが500℃より高い温度に加熱されることはない。
【００２５】 この実施形態並びに後に説明する幾つかの実施形態においては、これらトレン
チは、500℃より低い温度にて堆積することができる材料にて満たされる。これ
ら材料の品質は、通常は、しばしばトレンチの壁を覆うために用いられ、トレン
チの壁を熱酸化することによって得られるシリコン酸化膜より劣る。加熱によっ
て形成されるシリコン酸化膜の層は、トレンチの壁の所に存在するダングリング
ボンドに保護膜を被せる役割を果たす。適当な厚さの熱シリコン酸化層にてトレ
ンチの壁を覆うためには、ウェーハは、900℃に、30分間加熱することを要求さ
れる。ただし、このような高品質の覆いは、トレンチ２５がpn-接合を横断しな
いために必要とされない。つまり、上述のようなトレンチの充填方法にて（この
方法は後に説明する他の実施形態においても用いられるが）、半導体素子の相互
絶縁を十分に達成できることが発見された。
【００２６】 トレンチ２５は低温、つまり、400℃以下で満たされるために、先に形成され
たベース領域１７およびエミッタ領域２３からのドーパントのさらなる拡散は起
こらない。ベース領域１７とエミッタ領域２３の上述の寸法は、これら領域の形
成の後の、これら製造ステップの際に増加されることはない。このため、寸法が
小さいために10GHzより高い周波数を持つ信号を処理することができるバイポー
ラトランジスタを形成することが可能となる。これは、上述のようにこれらトレ
ンチの壁の上に最初に熱シリコン酸化層を形成するやり方では不可能である。つ
まり、ウェーハが900℃にて30分間加熱された場合は、ドーパント原子が強く拡
散し、このためベース領域とエミッタ領域の寸法が大幅に増加し、このため、も
はや5GHzの周波数を持つ信号さえも処理できなくなる。
【００２７】 第二の実施形態においては、これは図８に示される状態までは第一の実施形態
と図８の段階を含めて同一であるが、図１１および図１２に示すように、これら
トレンチ２５は、ウェーハ上の、これらトレンチ２５内およびこの隣に当たる箇
所に、シリコンと酸素を含有する成分の蒸気を用いて生成されるプラズマを利用
して、シリコン酸化層２９を堆積することで満たされる。このようなプラズマの
一例には、シランと笑気の蒸気を用いて生成されるプラズマがある。この層を堆
積した後、ウェーハは、400℃の温度に加熱される。この方法では、追加の長所
として、半導体素子に加えて、この層に、受動素子（図示せず）、例えば、コン
デンサおよびコイルを設けることもできる。これら受動素子は、下側のシリコン
ウェーハから上述の方法にて堆積されるシリコン酸化層にて絶縁される。
【００２８】 堆積されたシリコン酸化層２９は化学機械研磨（ＣＭＰ）過程によって平坦化
される。この過程は室温にて遂行されるため、ウェーハが加熱されることはない
。コンタクト窓３１を形成した後、こうして平坦化されたシリコン酸化膜層３０
の上に金属配線２８および前述の受動素子を形成することは簡単である。
【００２９】 好ましくは、図１３に示すように、シリコン酸化層２９を堆積する前に、トレ
ンチ２５を形成するのと同一の製造ステップにおいて、受動素子、この実施形態
においてはコイル３２の位置において埋め込み絶縁層２が露出され；この埋め込
み絶縁層２からトップ層４と下側層３が除去される。こうして、これら受動素子
は、これら受動素子の位置においては埋め込み絶縁層２の直ぐ上に位置する、平
坦化されたシリコン酸化層３０の上に形成される。堆積されたシリコン層、つま
り、トップ層４と下地層３が存在しないために、これら受動素子はトップ層４と
下地層３が除去されてない位置に形成される受動素子のそれと比較して改善され
た高周波挙動を示す。例えば、コイルは、より高いＱ（クウォリティファクタ）
を示す。ここに示されるコイル３２は、導体トラック２８の金属（配線）層内に
形成された巻き線３３を備える。
【００３０】 図１４〜図２０は、MOSトランジスタを製造する幾つかの段階の略断面図を示
す。これら図面においても、対応するパーツは、可能な限り図１〜１３と同一の
参照符号によって示される。図１４〜２０においては、単一のトランジスタの製
造が示されるが、ただし、明らかなように、実際には、半導体デバイスは非常に
多数のこれらトランジスタから成る。この方法においては、開始材料としては、
シリコンのウェーハ１が用いられる。これは、このウェーハ内に埋め込み絶縁層
２、この実施形態においては、埋め込みシリコン酸化膜の層を含み、この上に、
厚さ約500nmの単結晶トップ層４が配置される。この実施形態においては、この
トップ層４は、約5×10１７原子／cm3の濃度にてn-型にドープされ、このドーピ
ングは、形成されるべきトランジスタのゲート領域のドーピングとして機能する
。
【００３１】 この実施形態においても、最初に、厚さ約500nmの酸化膜の領域５が、従来の
やり方にて、トップ層を局所的に酸化させることで形成される。これら酸化膜の
領域５は、形成されるべきトランジスタに対する活性領域３４を囲む。酸化膜の
領域５の形成においては、ウェーハ１が、トップ層の上に従来のやり方にて酸化
膜のマスク（図示せず）を形成した後に、蒸気内で、１時間、1000℃の温度に加
熱される。
【００３２】 その後、活性領域３４上に厚さ約20nmのゲート酸化層３５が、トップ層４の熱
酸化によって形成される。次に、図１４に点線３６によって示されるように、１
ｃｍ２当たり約10１２個のホウ素イオンが約50nmという非常に小さな深さに打ち
込まれる。この打ち込みは、所望の閾値電圧を持つMOSトランジスタが実現でき
るようなやり方にて行なわれる。
【００３３】 この閾値電圧を得るための打ち込み３６の後に、n-型にドープされた多結晶シ
リコン層３７とシリコン酸化層３８が、従来のCVD過程によって堆積される。こ
の過程においては、ウェーハは、約700℃の温度に加熱される。その後、これら
２つの層内に、導体トラック３９とゲート電極４０のパターンがエッチングされ
る。
【００３４】 その後、図１５の点線４１によって示されるように、ゲート電極４０と、シリ
コン酸化膜の領域５をマスクとして用いて、トップ層４内に、１ｃｍ２当たり約
10１３個のヒ素イオンが打ち込まれる。導体トラック３９とゲート電極４０に、
従来のやり方にて、酸化膜のスペーサ４２を設けた後に、図１６の点線４３によ
って示されるように、トップ層４内に、１ｃｍ２当たり約10１５個のヒ素イオン
が打ち込まれる。熱処理によって、つまり、ウェーハを900℃に、約30分間加熱
することで、全ての打ち込まれたイオンが活性化され、こうして、ソース領域と
ドレイン領域４４が形成される。
【００３５】 ソース領域とドレイン領域４４の間に位置するトップ層４の部分４５によって
、このMOSトランジスタのゲート領域が形成される。
【００３６】 ウェーハが幾度も700°以上の温度に加熱されるこれら"フロントエンド"過程
の後に、トレンチ２５が形成され、これらが、図１８および図１９に示すように
、図１１および図１２に示したバイポーラトランジスタの第二の実施形態と同様
なやり方にて絶縁材にて満たされる。シリコン酸化層２９を堆積する前に、図１
８に示すように、シリコン酸化層３８が導体トラック３９とゲート電極４４から
局所的に除去される。シリコン酸化層２９を平坦化した後に、平坦化されたシリ
コン酸化層３０に、層３０内にコンタクト窓３１を形成した後に金属配線２８が
設けられる。
【００３７】 この実施形態においても、ウェーハ１は"フロントエンド"過程が遂行された後
は500℃より高い温度に加熱されることはない。こうして、この実施形態におい
ても、良く区画された、非常に小さな深さを持つ非常に小さな半導体領域を形成
することができる。
【図面の簡単な説明】
【図１】 本発明の第一の実施形態の、バイポーラトランジスタから成る半導体デバイス
の製造方法を用いて製造する際の製造工程断面図。
【図２】 本発明の第一の実施形態の、バイポーラトランジスタから成る半導体デバイス
の製造方法を用いて製造する際の製造工程断面図。
【図３】 本発明の第一の実施形態の、バイポーラトランジスタから成る半導体デバイス
の製造方法を用いて製造する際の製造工程断面図。
【図４】 本発明の第一の実施形態の、バイポーラトランジスタから成る半導体デバイス
の製造方法を用いて製造する際の製造工程断面図。
【図５】 本発明の第一の実施形態の、バイポーラトランジスタから成る半導体デバイス
の製造方法を用いて製造する際の製造工程断面図。
【図６】 本発明の第一の実施形態の、バイポーラトランジスタから成る半導体デバイス
の製造方法を用いて製造する際の製造工程断面図。
【図７】 本発明の第一の実施形態の、バイポーラトランジスタから成る半導体デバイス
の製造方法を用いて製造する際の製造工程断面図。
【図８】 本発明の第一の実施形態の、バイポーラトランジスタから成る半導体デバイス
の製造方法を用いて製造する際の製造工程断面図。
【図９】 本発明の第一の実施形態の、バイポーラトランジスタから成る半導体デバイス
の製造方法を用いて製造する際の製造工程断面図。
【図１０】 本発明の第一の実施形態の、バイポーラトランジスタから成る半導体デバイス
の製造方法を用いて製造する際の製造工程断面図。
【図１１】 本発明の第二の実施形態の、バイポーラトランジスタから成る半導体デバイス
の製造方法を用いて製造する際の製造工程断面図。
【図１２】 本発明の第二の実施形態の、バイポーラトランジスタから成る半導体デバイス
の製造方法を用いて製造する際の製造工程断面図。
【図１３】 本発明の第二の実施形態の、バイポーラトランジスタから成る半導体デバイス
の製造方法を用いて製造する際の製造工程断面図。
【図１４】 MOSトランジスタから成る半導体デバイスを本発明の方法を用いて製造する際
の製造工程断面図。
【図１５】 MOSトランジスタから成る半導体デバイスを本発明の方法を用いて製造する際
の製造工程断面図。
【図１６】 MOSトランジスタから成る半導体デバイスを本発明の方法を用いて製造する際
の製造工程断面図。
【図１７】 MOSトランジスタから成る半導体デバイスを本発明の方法を用いて製造する際
の製造工程断面図。
【図１８】 MOSトランジスタから成る半導体デバイスを本発明の方法を用いて製造する際
の製造工程断面図。
【図１９】 MOSトランジスタから成る半導体デバイスを本発明の方法を用いて製造する際
の製造工程断面図。
【図２０】 MOSトランジスタから成る半導体デバイスを本発明の方法を用いて製造する際
の製造工程断面図。
【符号の説明】
１ シリコンウェーハ ２ 埋め込み絶縁層 ４ トップ層 １７ ベース領域 １８ 接続領域 ２３ エミッタ領域 ２４ コレクタ領域 ２５ トレンチ ２６ 絶縁層（合成樹脂層） ２９ シリコン酸化膜層 ４４ ソース領域、ドレイン領域 ４５ ゲート領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/732 29/786 (72)発明者 ヘンリクス、ジー．アール．マース オランダ国5656、アーアー、アインドーフ ェン、プロフ．ホルストラーン、６ (72)発明者 コーネリス、イー．ティマーリング オランダ国5656、アーアー、アインドーフ ェン、プロフ．ホルストラーン、６ (72)発明者 パスカル、エイチ．エル．バンケン オランダ国5656、アーアー、アインドーフ ェン、プロフ．ホルストラーン、６ Ｆターム(参考） 5F003 BA11 BA27 BA29 BB06 BB07 BB08 BC08 BE07 BE08 BF03 BF90 BH06 BH18 BH93 BJ18 BM07 BP31 BP41 BP46 BZ02 5F032 AA01 AA13 AA35 AA44 AA50 CA14 CA17 CA18 DA04 DA33 DA74 DA78 5F082 AA06 AA08 BA26 BA31 BA36 BA47 BC01 BC09 BC13 DA03 DA05 EA32 5F110 AA01 AA17 DD05 DD13 EE09 EE31 EE38 EE45 FF02 FF23 GG32 GG34 GG52 HJ01 HJ04 HJ13 HJ23 HM15 NN15 NN23 NN62 NN65 NN66 QQ08 QQ19

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 シリコンウェーハの埋め込み絶縁層上に配置された単結晶トップ層に形成され
    た半導体領域を持つ半導体素子を有する半導体デバイスを製造する方法であって
    、この方法が、とりわけ、ウェーハが700℃より高い温度に加熱される第一の一
    連の製造ステップを含み、この第一の一連の製造ステップにおいて、トップ層に
    、前記埋め込み絶縁層まで延びているが、pn-接合を横断することはない、後で
    絶縁材にて満たされるトレンチを形成され、この方法がさらに、これに続いて半
    導体デバイスを完結させるために遂行される、ウェーハが400℃の温度を超える
    ことはない第二の一連の製造ステップを含み、前記トレンチがウェーハが500℃
    を超える温度に加熱されることのない堆積過程を用いて絶縁材にて満たされるこ
    とを特徴とする方法。
  2. 【請求項２】 前記トレンチが、これらトレンチ内およびこれらの隣の領域に合成樹脂の層を
    堆積することで満たされ、その後、この層内に窓が形成され、この窓がこの層の
    下側に配置される半導体素子とのコンタクトを作る役割を果たすことを特徴とす
    る請求項１記載の方法。
  3. 【請求項３】 前記トレンチ内およびこれらの隣に堆積される合成樹脂の層がベンゾシクロブ
    テン（BCB）から成ることを特徴とする請求項２記載の方法。
  4. 【請求項４】 前記トレンチが、これらトレンチ内およびこれらの隣の領域に、シリコンと酸
    素を含有する成分の蒸気を用いて生成されるプラズマから得られるシリコン酸化
    層にて満たされることを特徴とする請求項１記載の方法。
  5. 【請求項５】 前記堆積されたシリコン酸化層が化学機械研磨過程を用いて平坦化されること
    を特徴とする請求項４記載の方法。
  6. 【請求項６】 前記半導体素子に加えて、前記シリコン酸化層上に受動素子が設けられ、前記
    シリコン酸化層を堆積する前の前記トレンチを形成する製造ステップにおいて、
    これら受動素子の位置の所で前記埋め込み絶縁層が露出されることを特徴とする
    請求項５記載の方法。
JP2001548433A 1999-12-24 2000-12-13 シリコンウェーハの埋め込み絶縁層上に配置されたトップ層に形成された半導体素子を有する半導体デバイスを製造する方法 Withdrawn JP2003518771A (ja)

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