JPS62205659A - 埋込み式拡散デバイスの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は高周波動作するバイポーラトランジスタに関し
、更に詳しくは低い寄生コレクク抵抗をもつ上記の如き
バイポーラトランジスタの製法に関するものである。

〔従来の技術〕

ｂレクタ、ベースおよびエミッタを備えたバイポーラト
ランジスタの従来の製法は、イオン注入法（例えばヒ素
種）または拡肢法（例えばアンチモン種）を利用して埋
込まれたＮ゛層を形成する工程を包含しており、これに
よってＰ−一型の基板中に約５〜２０ｏｈｍ　／口の大
きさのシート抵抗を得ていた。次いで、燐またはヒ素で
ドープされたＮ−一型エビクキシャル層を約１〜５μｍ
（より高いデバイスの実装密度に対しては幾分薄い）の
厚さまで成長させる。アイソレーション層を、例えばド
ーパントとして硼素を用いてＰ＋領域からＰ−一型基板
まで拡散させることにより形成して、約３０〜１１００
０ｈ／口のシート抵抗を得る。

このＰ′″アイソレーション領域は一般に幅４〜７μｍ
であり、かつ深さは３〜５μｍに達する。

しかし、この技術の利用は分離されたデバイス間の距離
を１２〜２０μｍに制限してしまう。

この従来技術において、Ｐ゛層は一般にデバイスから離
して設けられ、表面で深さ４μｍおよび幅６μｍを有す
る。これによってデバイスどうしは１８μｍ隔置される
ことになる。一方、本発明の方法を利用した場合には、
公知技術ではたった一つのデバイスによってのみ占有さ
れていた同一の空間に５箇のデバイスを配置することを
可能とする程に実装密度が高められる。

燐などの第１の拡散用ドーパントを用いて、Ｎ″領域を
Ｎ゛埋込層まで拡散せしめて、コレクタコンタクトを形
成する。ベースコンタクトは、例えばドーパントとして
硼素を用いて、Ｐ−型領域をイオン注入または拡散によ
って形成することで得られる。更に、エミッタコンタク
トは、例えば燐またはヒ素をイオン注入もしくは拡散す
ることにより得られるＮ０拡散領域により形成される。

また、例えば燐またはヒ素をドープしたＮ゛ポ９９９３
フ層形成することにより得られる。コンタクトはエツチ
ングにより形成する。レジスタは必要に応じてＰ−拡散
領域あるいは表面薄１１タデバイスとして形成される。

デバイスに結合を形成するための金属化部分には、一般
にアルミニウム、アルミニウムー１％シリコンまたはチ
タンもしくはチタン−タングステンなどの耐火金属バリ
ヤ一層と組合せたアルミニウム薄膜を用いる。

このような拡散により分離されたデバイスは大きなもの
となる。そこで、これらデバイスの寸法を小さくする目
的で、これらデバイスのア・ｆツレ−ジョンのためにト
レンチが利用されている。このようなトレンチの形成は
、一般にトレンチをＰ−一型の基板まで異方性エツチン
グすることにより行われている。例えば、エツチングガ
スとしてＣ１２＋　Ｓ　ｉ　Ｃｌ！　４またはＣｊ！　
ｚ　＋　ＣＣｊｌ！　ｓなどを用いた乾式プラズマエツ
チングが利用されている。次いで、このトレンチを誘電
性物質、例えば二酸化珪素、ポリシリコンもしくは窒化
珪素で満たし、かつ平坦化する。

高周波数の下でバイポーラトランジスタを動作するため
には、該デバイスは低い寄生コレクタ抵抗をもっていな
ければならない。この寄生コレクタ抵抗を減らすための
従来法の一つは該トランジスタをわずかにドープしたエ
ピタキシャル層で形成することであった。ここでこのエ
ピタキシャル層は強くドーピングした埋込み層上に形成
されていた。この方法はコレクタ寄生抵抗を小さくする
上で有効であったが、エピタキシャル層のエツチングに
伴う欠陥密度が大きく、多数のトランジスタを備えた集
積回路（ＩＣ＞の製造はこれによって大巾に制限されて
しまう。

コレクタ寄生抵抗を減らすための第２の方法は高エネル
ギー下でのイオン注入により形成された埋込み層を利用
することである。しかしながら、この方法はイオン注入
操作中に多数の欠陥を形成するという大きな問題を内包
している。更に、この方法において極めて高いエネルギ
ー（１〜３ＭＥＶ）を用いたイオン注入により埋込み層
を形成しない場合には、ベース接合領域におけるドーパ
ント４度を十分に低い値に維持することが難しい。

このようなデバイスにおいて低い寄生コレクタ抵抗を得
るための最後の方法では埋込み層を利用していない。こ
の方法は米国特許第４，０４４，４５２号に開示されて
いる。即ち、トランジスタの周囲にトレンチをエツチン
グで形成した後、このトレンチの底部にＮｏ−型ドーパ
ントをイオン注入する。

ごのドーパントの拡散により、本発明で開示する方法に
おけると同様な埋込み層が形成される。しかしながら、
この方法ではドーパントの横方向の拡散のために、埋込
み層をもつ従来のデバイスの場合と殆ど同じ、隣接分離
トランジスタ間距離が必要となる。従って、この方法に
よって寄生コレクク抵抗を減らしても高集積度のＩＣを
得ることはできない。

かくして、低コレクタ寄生抵抗で、低欠陥密度で、しか
も高い実装密度のバイポーラトランジスタを作製し得る
方法の開発に対する要求は依然として残されている。

〔発明が解決しようとする問題点〕

従って、本発明の一つの目的は低いコレクタ寄生抵抗を
もつバイポーラトランジスタを提供することにある。

本発明のもう一つの目的は、低いコレクタ寄生抵抗をも
ち、しかもエピタキシャル層の使用もしくは高エネルギ
ーイオン注入の利用を省き、低欠陥密度の極めて高い集
積度の■ｃを得ることのできるバイポーラトランジスタ
を提供することにある。

〔問題点を解決するための手段〕

本発明の上記目的並びに上記した以外の目的は、添付図
面を参照しつつ記載される以下の説明を考案することに
より一層明らかになるであろう。

簡単にいえば、本発明の方法はバイポーラトランジスタ
のベース並びに、エミッタ領域を形成するに先立ち、以
下の方法に従ってコレクタを形成するものである。即ち
、該方法とは （ａ）　　Ｐ−型ウェハを作製し、 （ｂｌ　　該Ｐ−型ウつバ中に低ドーズ量のＮ領域、即
らブランケットＮ領域を形成し、 （ｃ）　　エツチングにより垂直トレンチを形成して、
（ベース、コレクタおよびエミッタを含む）トランジス
タの周囲を画成し、 （ｄｌ　　該トレンチの底部にＮ″領域を形成し、（ｅ
）　　該Ｎ″領域を該デバイスの幅の約にの深さまで移
動させ、 （ｎ　　更に、該拡散Ｎ′″領域を越えて該トレンチを
エツチングし、 （ｇ）３９１−レンチの底部にＰ−型ドーパントをイオ
ン注入し、かつ （ｈｌ　　該トレンチを絶縁物質で満たす各工程を含む
。

次いで、この種のデバイスの製造における常法に従って
コレクタプラグ、ベース領域、エミッタ領域、コンタク
トおよび金属化部分（メタライズ）を形成する。

一つの態様によれば、Ｎ″領域はＮ型イオンを高ドーズ
でイオン注入することにより上記工程＋ｄｌのトレンチ
底部に形成される。

第２の態様では、上記工程（ｃ）の完了後、トレンチの
壁および底部を酸化し、底部の酸化物を異方性エツチン
グにより除去し、次いで該トレンチをエツチングして更
に深くする。上記工程（ｄ）では、トレンチの底部にＮ
″領域イオン注入ではなくむしろ拡散により形成し、こ
の際Ｎ−型の種をシリコン中に拡散させる。次いで、上
記第１の態様と同様に残りの各工程を実施する。

低いコレクタ寄生抵抗を得るための第３の方法は、上記
第２の態様と同様であるが、工程（ｄ）にてＮ゛を拡散
させた後、トレンチ壁の露出Ｎ°拡拡散領土上金属シリ
サイドを形成する。異方性エツチングにより底部のシリ
サイドを除去し、かつＮ“拡散領域を越えてトレンチを
エツチングした後、シリサイド領域を一部トレンチの側
部に残しておく。残りの処理は上記第１の態様について
記載した通りである。

上記方法はアイソレーショントレンチを用いており、し
かもエピタキシャル層の必要性を排除している。準埋込
み型Ｎ゛層が形成されるが、従来行われていた方法とは
全く異る。

本発明の新規方法の第１の利点は、極めて高い性能をも
ち、かつ寄生コレクタ抵抗の低い複雑なバイポーラＩＣ
を製造し得ることである。本発明によれば、他の非エビ
ＶＬＳ　Ｉ技術、例えば１μｍ三重−拡散バイポーラあ
るいは１μｍｃＭＯ３などについて低欠陥密度を達成し
、しかも高速バイポーラ技術の性能をも達成し得るはず
である。本発明は、特に極めて寸法の小さなデバイス、
即ち１μｍおよびそれ以上のデバイスの作製に適用でき
る。というのは、これらデバイスがわずかな幅で最適の
性能を得るからである。

〔実施例〕

添付図面を参照すると、そこでは全体を通して同一の参
照番号は同一の部材を表しており、一般に第１図におい
て参照番号ｌＯで示されるバ・イボーラトランジスタが
ＭＦｉ、１２上に描かれている。

このトランジスタ１０はコレクタ領域１４、ベース領域
１６およびエミッタ領域１８を含んでいる。

絶縁性トレンチ２０はこのデバイスを囲んでおり、しか
もバイポーラトランジスタ１０を隣接するデバイス群（
図示せず）から分離している。第２図および第３図に示
されているように、このウェハはわずかにドーピングさ
れたＰ−基板、即ち層２２を含み、その上にはブランケ
ットもしくはパターン化された低ドースのＮ一層２４が
形成されている。例えば二酸化珪素などの絶縁層２６が
Ｎ一層２４の表面上に設けられている。Ｎ一層２４の形
成には公知のイオン注入法または拡散法などの方法が利
用され、一方絶縁層２６の形成には公知の熱酸化法もし
くは蒸着法などを利用する。

本発明の方法によれば、トレンチ２０は部分的にＮ一層
２４内にまで伸びた状態で形成される。

トレンチ２０自体の形成は新規ではないが、この形成と
以下のような加工々程とを組合せて利用することにより
、所定の低いコレクタ寄生抵抗とデバイス群１０間の密
接した間隔とを得ることができる。

トレンチ２０は公知の異方性エツチング技術により形成
され、また一般に幅２〜３μｍのデバイス１０に対して
は、まず約１．２〜１．５μｍの深さまでエツチングし
てこのトレンチを形成する。

本発明の第１の態様によれば、次にＮ゛型種約Ｉ　Ｘ　
１０”〜２　Ｘ　１０１６ｃｍ−２の高ドーズ量でイオ
ン注入する。このＮ°型種は任意の元素、例えばヒ素、
燐またはアンチモンなどであり得る。このＮ゛型種、ト
レンチ底部に、好ましくは約２０〜２００ＫｅＶの注入
エネルギーの下でイオン注入する。

次いで、このＮ゛型種拡散により移動させて、Ｎ＋域２
８を形成する。この際拡散はＮ″領域２８がデバイス１
０のいずれかの側部で接するか、あるいは殆ど接するま
で（即ち、デバイス１０の幅の約％の深さまで）行う（
第３図参照）。従来このＮ″領域２８の拡散は約９５０
°−１１００℃にて、約１−１０時間に亘って実施され
、高温度下ではより短時間でかつ迅速な種の拡散が生ず
る。

次に、トレンチ２０は、第４図および第５図に示されて
いるように、Ｎ°°散領域２８を越えてＰ一層２２に至
るまで、約０．５μｍ以上更にエッチング処理される。

Ｐ°高イオン注入領域３０はトレンチ２０の底部に形成
され、そのドーズ量は約１０Ｉｆｆ〜ＩＱＩｓｃｍ　−
２である。この際低いエネルギーを用いて、イオン注入
がトレンチ２０の底部表面近傍のみにとどまるようにす
る。このエネルギーは約２５〜７５ＫｅＶの範囲内とす
ることが好ましい。後の加工の際には温度が高くなりす
ぎないように注意する。これはＰ”Ｔｉｉ域３０がＮ゛
領域２４中に拡散することを防止するために必要となる
。即ち、この拡散が生じた場合には、コレクター基板破
壊電圧が著しく低くなる恐れがある。

上記Ｐ゛高注入領域３０は、低ドーズ量のＰ−型基板の
代りに高ドーズ量のＰ−型基板を用しする場合には省略
できる。さもないと、Ｐ゛高注入領域の省略により、デ
バイスのコレクタ領域間でのリークが生じることが明ら
かとなっており、これはトレンチ２０底部におけるＰ−
型領域の表面反転が生ずるためである。

次いで、トレンチ２０は従来と同様絶縁物質３２で満た
される。二酸化珪素以外の誘電体をこの絶縁層２６とし
て使用する場合には、トレンチ２０の側壁を酸化した後
に、該トレンチを誘電性物質で満たすことが望ましい。

これらの絶縁層２６および充填物質３２の両者としては
、熱により成長させた、もしくは蒸着されたドープもし
くはアンドープの５ｊＯｚフイルムを使用することが望
ましい。尚、ポリシリコン、窒化珪素、酸化アルミニウ
ムあるいはこれらの任意の組合せも勿論使用可能である
。

これ以後の加工々程はコレクタ１４、Ｎ°コレクタ領域
３４およびＮ゛ポリシリコンプラグ３６ベース１６およ
びこれに関連するＰ−型ベース領域３８、エミッタ１８
、ポリシリコン上ミ・ツタプラグ３９、コンタクトおよ
び金属化部分の形成のために従来から使用されているも
のと同じである。

図を複雑化しないためにコンタクトと金属化部分は第４
図および第５図においては省略しである。

マタ、Ｎ°ポリシリコンプラグ３６は省略することもで
き、直接コンタクトをＮ゛コレクタ領域３４につくるこ
ともできる。更に、Ｎ°ポリシリコンエミッタ３９はＮ
゛イオン注入しくは拡散Ｎ゛エミンタ代用することも可
能である。更に、金属によってポリシリコンＮ′″コレ
クタおよびエミッタ領域を直接接触させることもでき、
また付随的な絶縁性誘電体を該ポリシリコン上に成長も
しくは蒸着することもできる。次いで、コンタクトはエ
ツチングにより溝として形成しても、あるいは絶縁層を
蒸着してもよい。

上記第１の態様のコレクタ抵抗は、公知の三重拡散バイ
ポーラデバイス（Ｎ”埋込み層を使用していない）の加
工の際にみられる値よりも低いが、以下の加工法を採用
すれば更に低いコレクタ抵抗を実現できる。

上記の第１の態様では、エツチングにより、トレンチ２
０の底部にあるＮ′″領域２８にまでトレンチ２０を達
せしめているが、このことはかなりの量の注入ドーパン
トの損失をもたらす。というのは注入イオンの分布後に
はトレンチ２０の底部に注入イオンの最大濃度部分が存
在するからである。そこで、第２の態様ではＮ゛埋込領
域２８の導電率の改善を図る。

トレンチ２０は、第１の態様とほぼ同じ深さまでエツチ
ングすることにより形成される。しかしながら、この第
２の態様では、このトレンチの壁に沿って酸化物を成長
させて酸化物領域４０を形成する。湿式熱酸化法を用い
ることが好ましく、加熱温度は約９００ｅ〜１１００℃
の範囲である。欠陥密度を低くするためには、この加熱
温度を約１０５０℃とすることが好ましい。この温度に
て、約１０〜３０分間酸化することにより、約１０００
〜３０００人の厚さの酸化物層を形成できる。

次いで、異方性エツチング法を利用して、トレンチ２０
の底部から該酸化物を除去し、第６図に示したような構
造とする。次いで、このトレンチ２０を更に約０．５〜
１μｍエツチングして、酸化物４０で覆われていないト
レンチ壁の−・部分を露出させる。

次に、Ｎ゛型の種、好ましくは燐をこのトレンチ２０に
拡散させる。この操作はホスフィンガス（ＰＨ３）また
はＰＯ（１！３を用い、約８５０゜〜１０５０℃の温度
にて、約１０分〜１時間拡散させることにより行うこと
が好ましく、ここで、拡散時間を短くする場合には温度
を高くする。この拡散はトレンチの下部壁および底部の
露出部分で起こる。

上記のように、Ｎ゛拡散行って、トレンチ２０からより
多くのＮ゛種を移動させて、約５〜２０ｏｈｍ／口の抵
抗率とする。

トレンチ２０を、上記の第１の態様と同様にエツチング
して、第７図に点線で示したように、拡散領域２８′の
下端を越えて約０．５μｍ伸びたトレンチ深さとする。

次いで、トレンチ２０を第１の態様と同様に再度溝たし
、かつ残りの加工々程を上記の如（続行する。

第２の態様と同様な第３の態様を説明するが、こればＮ
゛拡牧後に金属シリサイド４２を、Ｎ＋拡散領域内にあ
るトレンチ２０の露出壁土に形成する点で第２の態様と
異る。このシリサイドの形成は、拡散領域２８′の形成
後であって、しかもトレンチ２０を更に伸ばす前に行わ
れる（第８図参照）。

シリサイド４２はどんな金属シリサイドであってもよく
、例えばタングステン、チタン、タンタル、モリブデン
あるいは他の耐火金属のシリサイドであり得る。このシ
リサイド４２は、まずトレンチ２０内のＮ°拡散領域２
８′の表面上に耐火金属を蒸着し、次いでアニールする
ことにより形成される。この金属蒸着にはあらゆる公知
の方法、例えばスパッタリング法、低圧化学気相蒸着法
などが利用される。また、アニール法としては、約１〜
３０秒間約７５０°〜１１００℃の温度に露す高速熱ア
ニール法などが利用できる。また、電気がアニールも利
用でき、これは約７５０°〜１０００℃の温度にて、約
１０〜３０秒間の処理である。

トレンチ２０底部のシリサイド４２を異方性エツチング
処理にかけて除去し、更にトレンチ２０をエツチングし
て伸ばし、次いで第２の態様における如く絶縁物質で満
たして、第９図および第１Ｏ図に示したような構成とす
る。このシリサイド４２はトレンチ２０の側壁上に残さ
れており、高い導電率およびこのデバイスの周囲近傍の
デバイス下部に低い埋込み抵抗を与える。

上記本発明の方法をバイポーラデバイスに応用する例に
基き説明してきたが、これら方法はＭＯＳデバイスの作
製にも応用できる。ＭＯＳデバイスでは、これらの方法
を用いない場合には、埋込み層はエピタキシャル成長法
あるいは深いイオン注入法で形成される。上記方法は、
エピタキシャル成長法または深いイオン注入法の使用を
排除し得る。これら２つの方法はＣＭＯＳデバイスの放
射線硬度の向上のために使用できるものである。

また、上記方法を、ＧａＡｓおよび他のｍ−ｖ族並びに
ｎ−ｖｒ族半導体材料技術による他の同様なデバイスの
製造に使用して、デバイスの表面下部に、分離されたか
つ高ドーズ量の領域を形成することもできる。

かくして、埋込まれた拡散デバイス、特にバイポーラト
ランジスタのコレクタ抵抗を減するのに適した該デバイ
スの製法が本発明により提供された。種々の変更、改良
が当業者にとっては明らかであり、上記特許請求の範囲
に規定された本発明の範囲はこれらすべての変更並びに
改良を包含するものと理解される。

【図面の簡単な説明】

添付第１図は絶縁性トレンチで囲まれた完全な１個のバ
イポーラトランジスタを示す平面図であり、 第２図は製造の初期段階における、第１図のライン２−
２に沿ってとった断面図であり、第３図は、同様に製造
初期段階において、第１図のライン３−３に沿って切断
した断面図であり、第４図は、付加的な加工の結果を示
す、第２図と同様な図であり、 第５図は、同様に付加的な加工後の結果を示す、第３図
と同様な図であり、 第６図は、第２図の態様におけるトレンチの一部のみを
図示した、第２図と同様な図であり、第７図は、第２の
態様に従って追加の加工を施した結果を示す第２図と同
様な図であり、第８図は、第３の態様を示す第７図と同
様な図であり、 第９図は第３の態様に付加的な加工を施した結果を示す
第４図と同様な図であり、また第１Ｏ図は第３の態様に
追加の加工を施した結果を示す第５図と同様な図である
。 （主な参照番号） １０・・・・・・バイポーラトランジスタ、１２・・・
・・・基、板、１４・・・・・・コレクタ領域、１６・
・・・・・ベース領域、１８・・・・・・エミッタ領域
、２０・・・・・・絶縁性トレンチ、２２・・・・・・
Ｐ一層、２４・・・・・・Ｎ一層、２６・・・・・・絶
縁層、２８・・・・・・Ｎ″領域３０・・・・・・Ｐ゛
型型性注入領域３２・・・・・・絶縁物質、３４・・・
・・・Ｎ゛コレクタ領域３６・・・・・・Ｎ゛ポリシリ
コンプラグ３８・・・・・・Ｐ−型ベース領域、 ３９・・・・・・ポリシリコンエミッタ領域、４０・・
・・・・酸化物領域、４２・・・・・・シリサイド。 ｉｇＩ

Claims (2)

【特許請求の範囲】
1. （１）コレクタ、ベースおよびエミッタと適当なコンタ
   クトとそのための金属化部分とを有するバイポーラトラ
   ンジスタのコレクタ寄生抵抗を減する方法であって、 （ａ）Ｐ−型基板を作製し、 （ｂ）該Ｐ−型基板に少なくとも一つの低ドーズ量のＮ
   ＾−領域を形成し、 （ｃ）該Ｎ＾−領域に垂直なトレンチをエッチングによ
   り形成して、 上記トランジスタの周囲を画定し、 （ｄ）該トレンチの底部にＮ＾＋領域を形成し、 （ｅ）該Ｎ＾＋領域を上記デバイスの幅の約１／２の深
   さまで達せしめ、 （ｆ）上記Ｎ＾＋領域を越えて、上記Ｐ−型基板部分ま
   で上記トレンチをエッチングし、（ｇ）該トレンチの底
   部にＰ＾＋領域を形成し、 （ｈ）該トレンチに絶縁物質を再充填する 各工程を含む上記方法。
2. （２）コレクタ、ベースおよびエミッタと、適当なコン
   タクトおよびそのための金属化部分とを有するバイポー
   ラトランジスタのコレクタ抵抗を減じる方法であって、 （ａ）Ｐ−型基板を作製し、 （ｂ）該Ｐ−型基板に低ドーズ量のＮ＾−領域を形成し
   、 （ｃ）エッチングにより垂直のトレンチを該Ｎ＾−領域
   に形成して、 上記トランジスタの周囲を画成し、 （ｄ）該トレンチの壁部を酸化し、 （ｅ）異方性エッチングにより該トレンチ底部に形成さ
   れた酸化物を除去し、 （ｆ）該Ｎ＾−領域内で該トレンチを更にエッチングし
   て、該トレンチの壁部に沿ってシリコンを露出させ、 （ｇ）Ｎ＾−型の種を該トレンチの露出したシリコン部
   分に拡散させてＮ＾＋領域を形成し、 （ｈ）該Ｎ＾＋領域を、拡散によって、上記デバイスの
   幅の約にの深さにまで移動させ、（ｉ）該Ｎ＾＋拡散領
   域上の、該トレンチの露出壁部に金属シリサイドを形成
   し、 （ｊ）該トレンチの底部を異方性エッチングにかけて、
   その上に形成されたシリサイドを除去し、 （ｋ）該エッチングを、上記拡散領域を越えて上記Ｐ−
   型基板まで行い、 （ｌ）該トレンチの底部にＰ＾＋領域を形成し、かつ （ｍ）該トレンチに絶縁物質を満たす、 各工程を含むことを特徴とする上記方法。