JPH0158668B2 - - Google Patents
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- JPH0158668B2 JPH0158668B2 JP56005236A JP523681A JPH0158668B2 JP H0158668 B2 JPH0158668 B2 JP H0158668B2 JP 56005236 A JP56005236 A JP 56005236A JP 523681 A JP523681 A JP 523681A JP H0158668 B2 JPH0158668 B2 JP H0158668B2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/131—Reactive ion etching rie
Description
【発明の詳細な説明】
本発明は、半導体装置の製造及び構造に関す
る。特に、非常に高速で且つ非常に低電力の性能
を有する非常に小さな集積回路のバイポーラ装置
である。
る。特に、非常に高速で且つ非常に低電力の性能
を有する非常に小さな集積回路のバイポーラ装置
である。
プレーナ・セルフ・アライン・バイポーラ・ト
ランジスタはエミツタ、ベース及びコレクタがセ
ルフ・アラインされた構造をなす。この構造は、
シリコン基板の平らな表面上の薄いエピタキシヤ
ル層の非常に小さな個別的領域に、深さの浅いエ
ミツタ領域、深さの浅いベース領域及び深さの浅
い能動コレクタ領域とを順次提供する。薄いエピ
タキシヤル層の小さな個別的領域は、垂直な側壁
を有する。エピタキシヤル層の上記非常に小さな
個別的領域は、上記垂直な側壁と同一の広がりを
もつ上記深さの浅いベース領域の導電型に対応す
る導電型の垂直方向に長く伸びた領域を有する。
ランジスタはエミツタ、ベース及びコレクタがセ
ルフ・アラインされた構造をなす。この構造は、
シリコン基板の平らな表面上の薄いエピタキシヤ
ル層の非常に小さな個別的領域に、深さの浅いエ
ミツタ領域、深さの浅いベース領域及び深さの浅
い能動コレクタ領域とを順次提供する。薄いエピ
タキシヤル層の小さな個別的領域は、垂直な側壁
を有する。エピタキシヤル層の上記非常に小さな
個別的領域は、上記垂直な側壁と同一の広がりを
もつ上記深さの浅いベース領域の導電型に対応す
る導電型の垂直方向に長く伸びた領域を有する。
さらに、本発明による構造体を製造するため
に、数多くのステツプを含むプロセス及び代わり
のプロセスも達成される。
に、数多くのステツプを含むプロセス及び代わり
のプロセスも達成される。
多数の集積回路装置、構造及びそれらの製造技
術は先行技術として知られている。以下、先行技
術を要約して示す。
術は先行技術として知られている。以下、先行技
術を要約して示す。
米国特許第3574008号公報では、所定の導電型
を有する基板物質より成るウエハが提供される。
それから表面安定化層が基板ウエハの表面上に付
着される。基板層を露出するために開孔が表面安
定化層中に食刻され、開孔は底からその上端まで
幅の大きさが変化する。開孔の底の大きさは一般
に上端のそれらよりも小さい。半導体物質の結晶
が表面安定化層中の食刻された開孔内の露出した
基板表面上にエピタキシヤル的に成長される。半
導体物質の結晶は、表面安定化層を越えて開孔を
出て、きのこの形になるまで、成長する。それか
ら所要の表面条件が得られるまで重ねられる。
を有する基板物質より成るウエハが提供される。
それから表面安定化層が基板ウエハの表面上に付
着される。基板層を露出するために開孔が表面安
定化層中に食刻され、開孔は底からその上端まで
幅の大きさが変化する。開孔の底の大きさは一般
に上端のそれらよりも小さい。半導体物質の結晶
が表面安定化層中の食刻された開孔内の露出した
基板表面上にエピタキシヤル的に成長される。半
導体物質の結晶は、表面安定化層を越えて開孔を
出て、きのこの形になるまで、成長する。それか
ら所要の表面条件が得られるまで重ねられる。
米国特許第3655457号公報には、ユニークな電
気特性及び大きさの特徴を持つ密に実装された装
置を有する集積回路を形成する方法が開示されて
いる。これは、半導体基板を低温に加熱し、それ
からＮ型、Ｐ型、電気的に中性及びライフ・タイ
ム・キラーの不純物を種々の装置を含む領域へイ
オン注入することにより、達成される。開示のう
ちより重要な幾つかのステツプは、不純物イオン
の熱的な拡散即ち移動が本質的には存在しない位
まだ十分に低く注入の間に生じた欠陥をアニール
するのに十分高い温度まで基板を加熱すること、
密に実装された装置を形成するために直接に隣接
領域にイオン注入すること、本質的に一定の不純
物濃度領域を注入するためにイオン・ビームのエ
ネルギーを変えること、選択領域ヘライフ・タイ
ム・キラーの不純物をイオン注入すること、より
急な勾配を与えるために電気的に中性な不純物イ
オンを接合領域へイオン注入すること、領域の特
性を変えたり又は調節するために先に注入された
領域へ不純物イオンをイオン注入することであ
る。狭いベース領域を得るための開示された中で
さらに重要な幾つかのステツプは、同一の領域へ
Ｎ及びＰ型両方の不純物をイオン注入し、それか
ら不純物の型のうちの一方を領域の外へ拡散する
ようにさせるため加熱することである。これによ
り、エミツタを囲む狭いベースを形成することが
できる。
気特性及び大きさの特徴を持つ密に実装された装
置を有する集積回路を形成する方法が開示されて
いる。これは、半導体基板を低温に加熱し、それ
からＮ型、Ｐ型、電気的に中性及びライフ・タイ
ム・キラーの不純物を種々の装置を含む領域へイ
オン注入することにより、達成される。開示のう
ちより重要な幾つかのステツプは、不純物イオン
の熱的な拡散即ち移動が本質的には存在しない位
まだ十分に低く注入の間に生じた欠陥をアニール
するのに十分高い温度まで基板を加熱すること、
密に実装された装置を形成するために直接に隣接
領域にイオン注入すること、本質的に一定の不純
物濃度領域を注入するためにイオン・ビームのエ
ネルギーを変えること、選択領域ヘライフ・タイ
ム・キラーの不純物をイオン注入すること、より
急な勾配を与えるために電気的に中性な不純物イ
オンを接合領域へイオン注入すること、領域の特
性を変えたり又は調節するために先に注入された
領域へ不純物イオンをイオン注入することであ
る。狭いベース領域を得るための開示された中で
さらに重要な幾つかのステツプは、同一の領域へ
Ｎ及びＰ型両方の不純物をイオン注入し、それか
ら不純物の型のうちの一方を領域の外へ拡散する
ようにさせるため加熱することである。これによ
り、エミツタを囲む狭いベースを形成することが
できる。
米国特許第37966613号公報は、表面領域が十分
に節約され、容量の減少が先行技術よりも勝つて
得られる、電界効果乃至バイポーラのトランジス
タを含む、集積回路に有用な構造を開示してい
る。開示された方法は、バイポーラ装置が形成さ
れることになつている拡散領域を有する半導体基
体の上に誘電体層を形成し、それから半導体基体
の拡散領域の表面の一部分を露出するために層に
開孔を形成することである。シリコンのエピタキ
シヤル層が上に付着される。単結晶シリコンは露
出したシリコン領域の上に成長する。そしてもし
拡散領域が基板中に存在するなら、ペデスタル
（pedestal）埋設拡散領域から同じ面を通して外
方拡散する。ポリシリコンは誘電体物質の上に成
長する。ペデスタルが他の不純物型の単結晶エピ
タキシヤル層中に形成される。それからエミツタ
及び真性ベース領域のようなバイポーラ・トラン
ジスタの他の能動素子が、同じ単結晶エピタキシ
ヤル層中に形成される。一方、不純物ベースのよ
うな能動でない領域がポリシリコン中に形成され
る。誘電体層を通して、トランジスタの第３の素
子、即ちコレクタ領域へのリーチ・スルーが形成
される。
に節約され、容量の減少が先行技術よりも勝つて
得られる、電界効果乃至バイポーラのトランジス
タを含む、集積回路に有用な構造を開示してい
る。開示された方法は、バイポーラ装置が形成さ
れることになつている拡散領域を有する半導体基
体の上に誘電体層を形成し、それから半導体基体
の拡散領域の表面の一部分を露出するために層に
開孔を形成することである。シリコンのエピタキ
シヤル層が上に付着される。単結晶シリコンは露
出したシリコン領域の上に成長する。そしてもし
拡散領域が基板中に存在するなら、ペデスタル
（pedestal）埋設拡散領域から同じ面を通して外
方拡散する。ポリシリコンは誘電体物質の上に成
長する。ペデスタルが他の不純物型の単結晶エピ
タキシヤル層中に形成される。それからエミツタ
及び真性ベース領域のようなバイポーラ・トラン
ジスタの他の能動素子が、同じ単結晶エピタキシ
ヤル層中に形成される。一方、不純物ベースのよ
うな能動でない領域がポリシリコン中に形成され
る。誘電体層を通して、トランジスタの第３の素
子、即ちコレクタ領域へのリーチ・スルーが形成
される。
米国特許第3975221号公報は、表面拡散された
ドレイン及び共通基板のソースを有するMOSト
ランジスタを開示している。ドレインとソース領
域の間に、非常にドープされたベース層と軽くド
ープされた空間電荷領域が提供される。ベース層
をゲート構造に触れさせる基板までトランジスタ
内へ侵入するＶ溝の傾斜した表面上に、ゲートは
形成される。ゲートはシリコン酸化物絶縁層及び
導電層によりＶ溝内に形成される。適当なリード
がゲート導電体及びドレインと接触する。
ドレイン及び共通基板のソースを有するMOSト
ランジスタを開示している。ドレインとソース領
域の間に、非常にドープされたベース層と軽くド
ープされた空間電荷領域が提供される。ベース層
をゲート構造に触れさせる基板までトランジスタ
内へ侵入するＶ溝の傾斜した表面上に、ゲートは
形成される。ゲートはシリコン酸化物絶縁層及び
導電層によりＶ溝内に形成される。適当なリード
がゲート導電体及びドレインと接触する。
米国特許第4047217号公報は、直線型の集積回
路構造において、トランジスタのベース機能と等
価なものを開示している。このトランジスタで
は、ベース機能は２つの電荷密度を有する。後者
は、高利得及び高ブレークダウン電圧のために、
PN接合の間のベースの下の能動領域内で比較的
低く、しかし不所望の反転層が生じるのを防ぐた
めに上の表面に沿つて高くなつている。
路構造において、トランジスタのベース機能と等
価なものを開示している。このトランジスタで
は、ベース機能は２つの電荷密度を有する。後者
は、高利得及び高ブレークダウン電圧のために、
PN接合の間のベースの下の能動領域内で比較的
低く、しかし不所望の反転層が生じるのを防ぐた
めに上の表面に沿つて高くなつている。
米国特許第4048649号公報は、バイポーラ及び
ユニポーラのトランジスタの両立可能な混合を有
する半導体構造体を開示している。構造体では、
ｎ型エピタキシヤル層が成長された面で（100）
結晶面を有する単結晶Ｐ型シリコン基板が用いら
れている。エピタキシヤル層は、エピタキシヤル
層を通つて下へ伸び、基板内に終結する頂点を有
するＶ溝により、電気的に分離された部分へ分け
られる。薄いSiO2膜がＶ溝に被覆され、これら
の溝はポリシリコンで満たされる。電界効果トラ
ンジスタの絶縁されたゲートとして結晶シリコン
を用いることを望むなら、ポリシリコンは電気的
に導電性である。バイポーラ・トランジスタのベ
ースが、エピタキシヤル層の選択領域へ適当な不
純物を拡散することにより、形成される。エミツ
タ、ドレイン及びソースが異なる不純物を拡散す
ることにより形成される。各電界効果トランジス
タは、ゲートが位置するＶ溝により分けられたエ
ピタキシヤル層の隣接部分の上にドレイン及びソ
ースを有する。バイポーラ・トランジスタのベー
ス及びエミツタは、ある分離された部分の上に位
置し、コレクタは、電気的に導電性の多結晶フイ
ルタを有するＶ溝により分けられた隣接部分の上
に位置する。
ユニポーラのトランジスタの両立可能な混合を有
する半導体構造体を開示している。構造体では、
ｎ型エピタキシヤル層が成長された面で（100）
結晶面を有する単結晶Ｐ型シリコン基板が用いら
れている。エピタキシヤル層は、エピタキシヤル
層を通つて下へ伸び、基板内に終結する頂点を有
するＶ溝により、電気的に分離された部分へ分け
られる。薄いSiO2膜がＶ溝に被覆され、これら
の溝はポリシリコンで満たされる。電界効果トラ
ンジスタの絶縁されたゲートとして結晶シリコン
を用いることを望むなら、ポリシリコンは電気的
に導電性である。バイポーラ・トランジスタのベ
ースが、エピタキシヤル層の選択領域へ適当な不
純物を拡散することにより、形成される。エミツ
タ、ドレイン及びソースが異なる不純物を拡散す
ることにより形成される。各電界効果トランジス
タは、ゲートが位置するＶ溝により分けられたエ
ピタキシヤル層の隣接部分の上にドレイン及びソ
ースを有する。バイポーラ・トランジスタのベー
ス及びエミツタは、ある分離された部分の上に位
置し、コレクタは、電気的に導電性の多結晶フイ
ルタを有するＶ溝により分けられた隣接部分の上
に位置する。
米国特許第4080619号公報は、非常にドープさ
れたエミツタ領域、ベース領域、コレクタ領域、
及び表面安定化層又は上記領域の上に層を有する
バイポーラ・トランジスタを開示している。コレ
クタ領域及びベース領域の間のPN接合の表面端
に形成された表面安定化層は、14乃至35原子パー
セント（atomic percents）の範囲の酸素原子を
含む多結晶シリコンである。ベース領域とわずか
にドープしたエミツタ領域との間の他のPN接合
の表面端上に形成された他の表面安定化層は、２
つのエミツタ領域の間のわずかにドープされた接
合及び非常にドープされた接合の表面端をも覆う
二酸化シリコンより成る。
れたエミツタ領域、ベース領域、コレクタ領域、
及び表面安定化層又は上記領域の上に層を有する
バイポーラ・トランジスタを開示している。コレ
クタ領域及びベース領域の間のPN接合の表面端
に形成された表面安定化層は、14乃至35原子パー
セント（atomic percents）の範囲の酸素原子を
含む多結晶シリコンである。ベース領域とわずか
にドープしたエミツタ領域との間の他のPN接合
の表面端上に形成された他の表面安定化層は、２
つのエミツタ領域の間のわずかにドープされた接
合及び非常にドープされた接合の表面端をも覆う
二酸化シリコンより成る。
今日の半導体技術は、非常に高速で低電力特性
の装置を非常に大規模に集積する傾向にある。こ
のような高性能バイポーラ・トランジスタにとつ
て本質的なパラメータは、浅い垂直方向の接合構
造及び小さな水平方向の形状により確認されるよ
うな低寄生容量である。これらの目的を達成する
ためには、装置をできる限り小さな集積回路内に
作ることが必要である。
の装置を非常に大規模に集積する傾向にある。こ
のような高性能バイポーラ・トランジスタにとつ
て本質的なパラメータは、浅い垂直方向の接合構
造及び小さな水平方向の形状により確認されるよ
うな低寄生容量である。これらの目的を達成する
ためには、装置をできる限り小さな集積回路内に
作ることが必要である。
イオン注入、深い誘電体分離、電子ビーム及び
Ｘ線のリソグラフイ、反応性イオン食刻、進歩し
た絶縁体及びポリシリコンの付着技術、及び金属
のリフト・オフ・プロセスの分野におけるような
半導体処理技術の進歩により、超高性能集積回路
装置の製造が達成できる。
Ｘ線のリソグラフイ、反応性イオン食刻、進歩し
た絶縁体及びポリシリコンの付着技術、及び金属
のリフト・オフ・プロセスの分野におけるような
半導体処理技術の進歩により、超高性能集積回路
装置の製造が達成できる。
イオン注入は、ウエハへ注入される不純物の全
体量を正確に制御するための手段を提供する。不
純物の深さ分布は注入エネルギーにより正確に制
御される。通常の熱拡散プロセスと異なり、イオ
ン注入は高温プロセスではない。従つて、フオト
レジスト又は金属のマスキングを用いることによ
り、高温によらず多重不純物の注入操作が達成で
きる。最終的な熱的ドライブ・イン拡散は、注入
により生じる放射損傷を焼成し、所望装置の接合
の深さを得るのに十分である。この結果、イオン
注入技術を用いて不純物分布をより正確にして、
集積回路装置を浅くできる。
体量を正確に制御するための手段を提供する。不
純物の深さ分布は注入エネルギーにより正確に制
御される。通常の熱拡散プロセスと異なり、イオ
ン注入は高温プロセスではない。従つて、フオト
レジスト又は金属のマスキングを用いることによ
り、高温によらず多重不純物の注入操作が達成で
きる。最終的な熱的ドライブ・イン拡散は、注入
により生じる放射損傷を焼成し、所望装置の接合
の深さを得るのに十分である。この結果、イオン
注入技術を用いて不純物分布をより正確にして、
集積回路装置を浅くできる。
半導体装置が浅くなるに連れて、寄生容量を減
少させるために、全接合領域を減少することが望
ましい。装置の寄生容量をさらに減少させること
は、装置の水平方向の距離を減少させ、誘電体分
離を用いることにより達成できる。誘電体分離
は、装置成分がＰ―Ｎ接合以外により分離されて
いる集積回路を製造する方法である。周知の誘電
体分離、即ち“埋設酸化物分離”（ROI）は、今
日の技術の中で通常使用されているプロセスであ
る。酸化障壁としてSi3N4を用いて、ROI技術は、
PN接合が形成されることになつている領域の近
くの半導体ウエハ中へ溝を食刻することにより行
なわれる。それから溝により露出されたシリコン
は、誘電体分離を提供する埋設酸化物領域を形成
するために、熱的に酸化される。ROIと関連した
問題は、埋設酸化物の横の端における“鳥の頭
（bird′s head）”又は“鳥のくちばし（bird′s
beak）”の構造を形成することである。鳥の頭
は、段差を覆う薄膜に破壊又は不連続を生じさせ
るので望ましくない。鳥のくちばし構造の不確定
さにより、利用できる能動表面領域が減少してい
る。それ故に、集積回路のレイアウトにおいて横
の大きさのより大きな許容誤差を必要とする。新
しく開発された“深い誘電体分離”（DDI）と呼
ばれる酸化物分離技術により、上記問題は避けら
れる。DDIプロセスは、装置が形成されることに
なつている領域を囲むウエハ中へ深くて狭い凹所
を形成するために、反応性イオン食刻（RIE）を
用いる。これについては、米国特許第4104086号
公報及び同じく第4139442号公報を参照のこと。
凹所は、化学気相付着（CVD）技術により付着
されるSiO2で過剰に満たされる。過剰に満たさ
れたSiO2はまた、装置の表面を平らにする。半
導体表面を後方食刻する全面的なRIEにより、深
い酸化物分離凹所が得られる。ROI構造の鳥のく
ちばしと異なり、DDI構造の側壁はほぼ垂直であ
る。DDI領域及びそれらが形成されることになつ
ていたシリコンの表面は同じ面をなす。それから
DDIにより、種々の装置領域についてのドーピン
グ・プロセスは、酸化物分離でセルフ・アライン
される。セルフ・アライン・プロセスにより、正
確なマスクの位置合せステツプが省略でき、また
装置の製造におけるマスク・ステツプの数を節約
できる。
少させるために、全接合領域を減少することが望
ましい。装置の寄生容量をさらに減少させること
は、装置の水平方向の距離を減少させ、誘電体分
離を用いることにより達成できる。誘電体分離
は、装置成分がＰ―Ｎ接合以外により分離されて
いる集積回路を製造する方法である。周知の誘電
体分離、即ち“埋設酸化物分離”（ROI）は、今
日の技術の中で通常使用されているプロセスであ
る。酸化障壁としてSi3N4を用いて、ROI技術は、
PN接合が形成されることになつている領域の近
くの半導体ウエハ中へ溝を食刻することにより行
なわれる。それから溝により露出されたシリコン
は、誘電体分離を提供する埋設酸化物領域を形成
するために、熱的に酸化される。ROIと関連した
問題は、埋設酸化物の横の端における“鳥の頭
（bird′s head）”又は“鳥のくちばし（bird′s
beak）”の構造を形成することである。鳥の頭
は、段差を覆う薄膜に破壊又は不連続を生じさせ
るので望ましくない。鳥のくちばし構造の不確定
さにより、利用できる能動表面領域が減少してい
る。それ故に、集積回路のレイアウトにおいて横
の大きさのより大きな許容誤差を必要とする。新
しく開発された“深い誘電体分離”（DDI）と呼
ばれる酸化物分離技術により、上記問題は避けら
れる。DDIプロセスは、装置が形成されることに
なつている領域を囲むウエハ中へ深くて狭い凹所
を形成するために、反応性イオン食刻（RIE）を
用いる。これについては、米国特許第4104086号
公報及び同じく第4139442号公報を参照のこと。
凹所は、化学気相付着（CVD）技術により付着
されるSiO2で過剰に満たされる。過剰に満たさ
れたSiO2はまた、装置の表面を平らにする。半
導体表面を後方食刻する全面的なRIEにより、深
い酸化物分離凹所が得られる。ROI構造の鳥のく
ちばしと異なり、DDI構造の側壁はほぼ垂直であ
る。DDI領域及びそれらが形成されることになつ
ていたシリコンの表面は同じ面をなす。それから
DDIにより、種々の装置領域についてのドーピン
グ・プロセスは、酸化物分離でセルフ・アライン
される。セルフ・アライン・プロセスにより、正
確なマスクの位置合せステツプが省略でき、また
装置の製造におけるマスク・ステツプの数を節約
できる。
上記のように、DDIにより、Ｐ―Ｎ接合又は
ROIを用いることにより形成される装置よりもか
なり小さいセル・サイズのものを形成することが
できる。さらに装置の水平方向の距離を減少する
には、高分解能のリソグラフイ及び食刻のプロセ
スを用いる必要がある。サブミクロンの大きさの
装置パターンを画成するためには電子ビーム・リ
ソグラフイが最も有望な方法である。装置の窓を
開けるには、通常の湿式溶液食刻に代わる最も良
いのは反応性イオン食刻（RIE）である。RIE
は、方向性の食刻特性を有する乾式プロセスであ
る。食刻される装置の窓は、リソグラフイで画成
された食刻マスクの大きさを保ち、開孔は垂直な
側壁を有する。従つて、Ｅ―ビーム・リソグラフ
イと反応性イオン食刻とは、非常に小さな装置の
形状を製造するのに両立できる。
ROIを用いることにより形成される装置よりもか
なり小さいセル・サイズのものを形成することが
できる。さらに装置の水平方向の距離を減少する
には、高分解能のリソグラフイ及び食刻のプロセ
スを用いる必要がある。サブミクロンの大きさの
装置パターンを画成するためには電子ビーム・リ
ソグラフイが最も有望な方法である。装置の窓を
開けるには、通常の湿式溶液食刻に代わる最も良
いのは反応性イオン食刻（RIE）である。RIE
は、方向性の食刻特性を有する乾式プロセスであ
る。食刻される装置の窓は、リソグラフイで画成
された食刻マスクの大きさを保ち、開孔は垂直な
側壁を有する。従つて、Ｅ―ビーム・リソグラフ
イと反応性イオン食刻とは、非常に小さな装置の
形状を製造するのに両立できる。
例えば、ミクロン・サイズのトランジスタのよ
うな非常に小さなバイポーラ・トランジスタ装置
については、ベース領域及びそれ故にコレクタ・
ベース寄生容量は最も重要な性能パラメータであ
る。バイポーラ・トランジスタでは、能動ベース
領域はエミツタ領域の下の領域である。先行技術
により製造される通常のトランジスタでは、ベー
ス接点は、エミツタを囲む能動でないベース領域
の上に形成される。エミツタ及びベース接点を設
けるのに要するトランジスタのベース領域は、能
動ベース領域に比べてかなり大きい。超高性能バ
イポーラ・トランジスタを作るのにベース領域を
減らすため、ベース接点を提供するのに異なる方
法を用いるのが望ましい。
うな非常に小さなバイポーラ・トランジスタ装置
については、ベース領域及びそれ故にコレクタ・
ベース寄生容量は最も重要な性能パラメータであ
る。バイポーラ・トランジスタでは、能動ベース
領域はエミツタ領域の下の領域である。先行技術
により製造される通常のトランジスタでは、ベー
ス接点は、エミツタを囲む能動でないベース領域
の上に形成される。エミツタ及びベース接点を設
けるのに要するトランジスタのベース領域は、能
動ベース領域に比べてかなり大きい。超高性能バ
イポーラ・トランジスタを作るのにベース領域を
減らすため、ベース接点を提供するのに異なる方
法を用いるのが望ましい。
それ故に、本発明の主目的は、改良されたバイ
ポーラ・トランジスタ及びその製造方法を提供す
ることである。進歩した半導体処理技術を用いる
ことにより、本発明で形成されたトランジスタ構
造が第１Ａ図乃至第１Ｃ図に示されている。本発
明の他の実施例が第１BB図に示されている。
ポーラ・トランジスタ及びその製造方法を提供す
ることである。進歩した半導体処理技術を用いる
ことにより、本発明で形成されたトランジスタ構
造が第１Ａ図乃至第１Ｃ図に示されている。本発
明の他の実施例が第１BB図に示されている。
本発明は、上記目的を達成するため、第１導電
型の半導体基板上に設けられたエピタキシヤル領
域であつてベース接点領域の半導体基板に対し垂
直な側壁によつて取囲まれた部分に、半導体基板
に対し垂直方向に形成された第２導電型のコレク
タ領域、第１導電型のベース領域及び第２導電型
のエミツタ領域を有する半導体装置において、ベ
ース接点領域の上記半導体基板に対し垂直な側壁
の内側にこの側壁に沿つてエミツタ領域、ベース
領域及びコレクタ領域を取囲む第１導電型の領域
を設けたことを特徴としている。この領域を設け
たことにより、垂直側壁で画定される水平方向幅
を有する従来の縦型半導体構造体よりもさらに水
平方向の幅の狭い構造体を実現することができ
る。本発明による装置の製造方法はセルフ・アラ
イン・プロセスである。形成された装置は、水平
方向同様垂直方向にも非常に小さな距離を有す
る。装置領域はほぼ垂直な側壁を有する深い酸化
物凹所により囲まれる。深い凹所は、エピタキシ
ヤル・シリコン表面からＮ＋サブコレクタ領域を
通つてＰ型基板まで伸びる。深い凹所の幅は約
2μm乃至3.0μmである。エピタキシヤル・シリコ
ン表面からＮ＋サブコレクタの上の部分まで伸び
る浅い酸化物凹所は、ベース及びコレクタの接点
を分離する。誘電体分離領域及びトランジスタが
形成されるシリコンの表面は同一面をなす。
型の半導体基板上に設けられたエピタキシヤル領
域であつてベース接点領域の半導体基板に対し垂
直な側壁によつて取囲まれた部分に、半導体基板
に対し垂直方向に形成された第２導電型のコレク
タ領域、第１導電型のベース領域及び第２導電型
のエミツタ領域を有する半導体装置において、ベ
ース接点領域の上記半導体基板に対し垂直な側壁
の内側にこの側壁に沿つてエミツタ領域、ベース
領域及びコレクタ領域を取囲む第１導電型の領域
を設けたことを特徴としている。この領域を設け
たことにより、垂直側壁で画定される水平方向幅
を有する従来の縦型半導体構造体よりもさらに水
平方向の幅の狭い構造体を実現することができ
る。本発明による装置の製造方法はセルフ・アラ
イン・プロセスである。形成された装置は、水平
方向同様垂直方向にも非常に小さな距離を有す
る。装置領域はほぼ垂直な側壁を有する深い酸化
物凹所により囲まれる。深い凹所は、エピタキシ
ヤル・シリコン表面からＮ＋サブコレクタ領域を
通つてＰ型基板まで伸びる。深い凹所の幅は約
2μm乃至3.0μmである。エピタキシヤル・シリコ
ン表面からＮ＋サブコレクタの上の部分まで伸び
る浅い酸化物凹所は、ベース及びコレクタの接点
を分離する。誘電体分離領域及びトランジスタが
形成されるシリコンの表面は同一面をなす。
第１Ａ図乃至第１Ｃ図（及び代わりの第１BB
図）に示されているように、本発明により製造さ
れたバイポーラ・トランジスタは、メサ型の構造
を有する。トランジスタのベースの大きさは、エ
ミツタの大きさに本質的に対応する。この小さな
ベース領域により結果として超高性能集積回路装
置において非常に重要なパラメータであるコレク
タ・ベースの容量を小さくすることになる。本発
明の構造におけるトランジスタのベースへの接点
は、エミツタを横方向から囲みベースへの横方向
の接点を形成する厚い非常にホウ素ドープされた
ポリシリコン層により達成される。低ベース抵抗
を提供するＰ＋ポリシリコン層は、酸化物分離凹
所内に形成され、これ故に寄生容量を最小にす
る。トランジスタの能動ベースは、エミツタの下
に濃度ピークを有するようになされる低注入量の
ホウ素イオン注入により、所定の場所に形成され
る。従つて形成された装置は、制御可能な狭いベ
ース幅及び低外部抵抗を有する。両方とも、高速
で低電力の装置を提供するには、本質的なもので
ある。
図）に示されているように、本発明により製造さ
れたバイポーラ・トランジスタは、メサ型の構造
を有する。トランジスタのベースの大きさは、エ
ミツタの大きさに本質的に対応する。この小さな
ベース領域により結果として超高性能集積回路装
置において非常に重要なパラメータであるコレク
タ・ベースの容量を小さくすることになる。本発
明の構造におけるトランジスタのベースへの接点
は、エミツタを横方向から囲みベースへの横方向
の接点を形成する厚い非常にホウ素ドープされた
ポリシリコン層により達成される。低ベース抵抗
を提供するＰ＋ポリシリコン層は、酸化物分離凹
所内に形成され、これ故に寄生容量を最小にす
る。トランジスタの能動ベースは、エミツタの下
に濃度ピークを有するようになされる低注入量の
ホウ素イオン注入により、所定の場所に形成され
る。従つて形成された装置は、制御可能な狭いベ
ース幅及び低外部抵抗を有する。両方とも、高速
で低電力の装置を提供するには、本質的なもので
ある。
本発明の実施例による構造体のエミツタは、
SiO2の誘電体層又はスリーブ（sleeve）によりベ
ース接点のＰ＋ポリシリコンから分離されてい
る。この誘電体分離により、ベースへ注入された
電子がエミツタの底に生じることが保証される。
エミツタの誘電体スリーブによりまた、通常のト
ランジスタに大抵存在する側壁のホール電流成分
が除去される。従つて、本発明のプロセスにより
形成されるバイポーラ・トランジスタは、高いエ
ミツタ注入効率を有し、また高いトランジスタ電
流利得を有する。
SiO2の誘電体層又はスリーブ（sleeve）によりベ
ース接点のＰ＋ポリシリコンから分離されてい
る。この誘電体分離により、ベースへ注入された
電子がエミツタの底に生じることが保証される。
エミツタの誘電体スリーブによりまた、通常のト
ランジスタに大抵存在する側壁のホール電流成分
が除去される。従つて、本発明のプロセスにより
形成されるバイポーラ・トランジスタは、高いエ
ミツタ注入効率を有し、また高いトランジスタ電
流利得を有する。
さらにその上、製造された小さな形状の装置は
平らにされた表面を有する。平らにされた装置構
造により、非常に小さな装置の集積化に欠かせな
い薄膜の被覆が確実に行なえる。
平らにされた表面を有する。平らにされた装置構
造により、非常に小さな装置の集積化に欠かせな
い薄膜の被覆が確実に行なえる。
本発明の目的及び利点は、添付図に基づく以下
の詳細な説明から、さらに明らかになるであろ
う。
の詳細な説明から、さらに明らかになるであろ
う。
第２図に示されているように、Ｐ型の単結晶シ
リコン１０が最初の基板である。それからＮ型不
純物がサブコレクタ１１を形成するために基板１
０中へ注入される。不純物は例えばヒ素のような
適当なＮ型不純物で良いし、またカプセル拡散又
はイオン注入のような適当な技術により、ウエハ
中へ注入される。それからＮ型エピタキシヤル・
シリコン層１２がサブコレクタ１１の上に付着さ
れる。エピタキシヤル・シリコン１２の厚さは約
1μm乃至2μmである。
リコン１０が最初の基板である。それからＮ型不
純物がサブコレクタ１１を形成するために基板１
０中へ注入される。不純物は例えばヒ素のような
適当なＮ型不純物で良いし、またカプセル拡散又
はイオン注入のような適当な技術により、ウエハ
中へ注入される。それからＮ型エピタキシヤル・
シリコン層１２がサブコレクタ１１の上に付着さ
れる。エピタキシヤル・シリコン１２の厚さは約
1μm乃至2μmである。
第３図に示されているように、好ましくは
CVDプロセスにより付着されるほぼ3000Åの厚
さの酸化物層１３が、エピタキシヤル層１２の上
に形成される。予定される浅いリーチの上に在る
レジストに窓を形成するために、リソグラフイ・
ステツプが適用される。それからレジストにより
画定された酸化物１３は、反応性イオン食刻
（RIE）技術を用いることにより開けられる。食
刻マスクとして食刻されない酸化物層１３を用い
ることにより、浅い凹所１４を形成するために、
RIEがさらにエピタキシヤル層１２を貫通して食
刻するように、用いられる。
CVDプロセスにより付着されるほぼ3000Åの厚
さの酸化物層１３が、エピタキシヤル層１２の上
に形成される。予定される浅いリーチの上に在る
レジストに窓を形成するために、リソグラフイ・
ステツプが適用される。それからレジストにより
画定された酸化物１３は、反応性イオン食刻
（RIE）技術を用いることにより開けられる。食
刻マスクとして食刻されない酸化物層１３を用い
ることにより、浅い凹所１４を形成するために、
RIEがさらにエピタキシヤル層１２を貫通して食
刻するように、用いられる。
第４図に示されているように、ほぼ7000Åの厚
さの酸化物層１５がCVDプロセスによりウエハ
上に付着される。続いて、製造されることになつ
ている深い凹所の上に在るレジストに窓を形成す
るために、リソグラフイ・ステツプが行なわれ
る。それからレジストにより画成された酸化物１
５はRIEにより開けられる。食刻マスクとして食
刻されない酸化物１５を用いて、深い凹所１６を
形成するために、次にRIEがエピタキシヤル・シ
リコン層１２及びサブコレクタ１１を貫通して食
刻するように、用いられる。続いて、深い凹所１
６の側壁を保護するための薄いCVD酸化物層
（第４図には示されていない）を用いて、深い凹
所の底にチヤンネル・ストツプ１７を形成するた
めに、ホウ素の注入が行なわれる。
さの酸化物層１５がCVDプロセスによりウエハ
上に付着される。続いて、製造されることになつ
ている深い凹所の上に在るレジストに窓を形成す
るために、リソグラフイ・ステツプが行なわれ
る。それからレジストにより画成された酸化物１
５はRIEにより開けられる。食刻マスクとして食
刻されない酸化物１５を用いて、深い凹所１６を
形成するために、次にRIEがエピタキシヤル・シ
リコン層１２及びサブコレクタ１１を貫通して食
刻するように、用いられる。続いて、深い凹所１
６の側壁を保護するための薄いCVD酸化物層
（第４図には示されていない）を用いて、深い凹
所の底にチヤンネル・ストツプ１７を形成するた
めに、ホウ素の注入が行なわれる。
CVD酸化物を除去後、露出したシリコン表面
上に高品質のSiO2層１８を形成するために、ウ
エハは熱的に酸化される。第５図に示されている
ように、低圧のCVD技術により形成された厚い
酸化物層１９は、浅い凹所１４及び深い凹所１６
を満たし、且つまたウエハ表面を平らにするため
に、用いられる。次に全面的なレジスト２０が適
用され、表面をさらに平らにするために適当に処
理される。
上に高品質のSiO2層１８を形成するために、ウ
エハは熱的に酸化される。第５図に示されている
ように、低圧のCVD技術により形成された厚い
酸化物層１９は、浅い凹所１４及び深い凹所１６
を満たし、且つまたウエハ表面を平らにするため
に、用いられる。次に全面的なレジスト２０が適
用され、表面をさらに平らにするために適当に処
理される。
第５図及び第６図に示されているように、レジ
スト層２０及び酸化物層１９を逆に薄くするため
に、次のプロセス・ステツプではRIEを用いる。
レジストのRIE食刻速度はほぼSiO2の速度と同じ
であることが、最も重要である。それ故に、ウエ
ハ上のいたる所でレジストとSiO2の厚さが等し
い場合には、シリコン１２の後方食刻により、第
６図に示されているように浅い凹所２１及び深い
凹所２２内が満たされた平らな表面が得られるこ
とになる。
スト層２０及び酸化物層１９を逆に薄くするため
に、次のプロセス・ステツプではRIEを用いる。
レジストのRIE食刻速度はほぼSiO2の速度と同じ
であることが、最も重要である。それ故に、ウエ
ハ上のいたる所でレジストとSiO2の厚さが等し
い場合には、シリコン１２の後方食刻により、第
６図に示されているように浅い凹所２１及び深い
凹所２２内が満たされた平らな表面が得られるこ
とになる。
第７図に示されているように、好ましくは熱酸
化により形成された約300Åの厚さのSiO2層２３
が、シリコン表面１２の上に成長される。レジス
ト層２４がウエハ表面上に付着される。予定され
ているトランジスタのリーチ・スルー領域の上に
画成窓２５を形成するために、レジスト層２４は
露光、現像される。適当なＮ型不純物、好ましく
はリンが、Ｎ＋のリーチ・スルー領域２６を形成
するために、エピタキシヤル層１２中へ酸化物層
２３を通してイオン注入される。レジスト層２４
が続いて取り除かれる。
化により形成された約300Åの厚さのSiO2層２３
が、シリコン表面１２の上に成長される。レジス
ト層２４がウエハ表面上に付着される。予定され
ているトランジスタのリーチ・スルー領域の上に
画成窓２５を形成するために、レジスト層２４は
露光、現像される。適当なＮ型不純物、好ましく
はリンが、Ｎ＋のリーチ・スルー領域２６を形成
するために、エピタキシヤル層１２中へ酸化物層
２３を通してイオン注入される。レジスト層２４
が続いて取り除かれる。
第８図に示されているように、ほぼ500Åの厚
さのSi3N4層２７がウエハ上に付着される。次に
SiO2層２８がSi3N4層２７の上に形成される。
SiO2層２８の厚さはほぼ3000Åである。好まし
くはSi3N4層２７及びSiO2層２８両方ともCVDプ
ロセスに形成されると良い。第８図に示されてい
るように、予定されているポリシリコンのベース
接点領域を画成する開孔３０を形成するために、
レジスト層２９が被覆され続いて露光、現像され
る。食刻マスクとしてレジスト層２９を用いて、
SiO2層２８、Si3O4層２７及びSiO2層２３がRIE
プロセスを用いて食刻される。好ましくは、非常
に小さいシリコン食刻速度を有するCF4／H2RIE
が、SiO2／Si3N4／SiO2層を食刻するために用い
られる。それからSiO2及びSiについて両立でき
る食刻速度を有するRIEプロセスが、エピタキシ
ヤル層１２及び酸化物分離凹所２１及び２２中へ
の食刻を行なうために用いられる。食刻される深
さは、終点検出器（end―point detector）によ
り表示されるしまの数により又は食刻時間により
決められる。第９図に示されているように、RIE
食刻された溝３１はほぼ垂直な側壁を有してい
る。
さのSi3N4層２７がウエハ上に付着される。次に
SiO2層２８がSi3N4層２７の上に形成される。
SiO2層２８の厚さはほぼ3000Åである。好まし
くはSi3N4層２７及びSiO2層２８両方ともCVDプ
ロセスに形成されると良い。第８図に示されてい
るように、予定されているポリシリコンのベース
接点領域を画成する開孔３０を形成するために、
レジスト層２９が被覆され続いて露光、現像され
る。食刻マスクとしてレジスト層２９を用いて、
SiO2層２８、Si3O4層２７及びSiO2層２３がRIE
プロセスを用いて食刻される。好ましくは、非常
に小さいシリコン食刻速度を有するCF4／H2RIE
が、SiO2／Si3N4／SiO2層を食刻するために用い
られる。それからSiO2及びSiについて両立でき
る食刻速度を有するRIEプロセスが、エピタキシ
ヤル層１２及び酸化物分離凹所２１及び２２中へ
の食刻を行なうために用いられる。食刻される深
さは、終点検出器（end―point detector）によ
り表示されるしまの数により又は食刻時間により
決められる。第９図に示されているように、RIE
食刻された溝３１はほぼ垂直な側壁を有してい
る。
第１０図に示されているように、ほぼ800Åの
厚さの順応したCVD Si3N4層３２が装置構造体
の表面上に付着される。それから、破線で示され
た付着Si3N4層３２を指向的に取り除くために、
全面的なRIEプロセスが用いられる。装置の側壁
上に形成されたSi3N4層３２は、決して指向性
RIEによつては取り除かれない。
厚さの順応したCVD Si3N4層３２が装置構造体
の表面上に付着される。それから、破線で示され
た付着Si3N4層３２を指向的に取り除くために、
全面的なRIEプロセスが用いられる。装置の側壁
上に形成されたSi3N4層３２は、決して指向性
RIEによつては取り除かれない。
第１１図に示されているように、装置の側壁を
Si3N4層３２で保護しているので、厚いSiO2層３
３を形成するために溝３１の底において露出した
シリコンは熱的に酸化される。SiO2層３３はほ
ぼ3000Åの厚さであり、好ましくは、Ｎ＋埋設層
１１の外方拡散を最小にするために、低温‐高圧
の酸化プロセスにより形成されると良い。SiO2
層３３の形成後、側壁のSi3N4層３２は熱い
H3PO4溶液を用いて取り除かれる。
Si3N4層３２で保護しているので、厚いSiO2層３
３を形成するために溝３１の底において露出した
シリコンは熱的に酸化される。SiO2層３３はほ
ぼ3000Åの厚さであり、好ましくは、Ｎ＋埋設層
１１の外方拡散を最小にするために、低温‐高圧
の酸化プロセスにより形成されると良い。SiO2
層３３の形成後、側壁のSi3N4層３２は熱い
H3PO4溶液を用いて取り除かれる。
第１２図に示されているように、非常にドープ
されたＰ型のポリシリコン層３４が、溝を満たす
ためにウエハ上に付着される。ポリシリコン層３
４は、均一性の良い厚さを達成するために低圧の
CVDプロセスにより形成されるのが好ましい。
ポリシリコン層３４のドーピングはCVDの間に
その場合で行なわれ得る。代わりに真性のポリシ
リコンを付着し、続いてホウ素の注入によりドー
プすることもできる。次に平らなウエハ表面を得
るためにレジスト層３５が付着され適当に処理さ
れる。
されたＰ型のポリシリコン層３４が、溝を満たす
ためにウエハ上に付着される。ポリシリコン層３
４は、均一性の良い厚さを達成するために低圧の
CVDプロセスにより形成されるのが好ましい。
ポリシリコン層３４のドーピングはCVDの間に
その場合で行なわれ得る。代わりに真性のポリシ
リコンを付着し、続いてホウ素の注入によりドー
プすることもできる。次に平らなウエハ表面を得
るためにレジスト層３５が付着され適当に処理さ
れる。
続くプロセス・ステツプは、RIEによりレジス
ト層３５及びポリシリコン層３４を後方食刻する
ことである。レジスト３５のRIE食刻速度は、ポ
リシリコン３４のものと好ましくは等しいか又は
わずかに遅いと良い。SiO2層２８に達すると、
第１３図に示されているように、後方食刻を止め
る。続いて、緩衝HF溶液を用いてSiO2層２８が
取り除かれる。
ト層３５及びポリシリコン層３４を後方食刻する
ことである。レジスト３５のRIE食刻速度は、ポ
リシリコン３４のものと好ましくは等しいか又は
わずかに遅いと良い。SiO2層２８に達すると、
第１３図に示されているように、後方食刻を止め
る。続いて、緩衝HF溶液を用いてSiO2層２８が
取り除かれる。
第１４図に示されているように、露出したポリ
シリコン３４上に比較的厚い酸化物層３６を成長
させるために、熱酸化が行なわれる。酸化物層３
６の厚さはほぼ2000Åであり、好ましくは低温‐
高圧の酸化プロセスにより形成されると良い。低
温酸化は、ポリシリコン３４からエピタキシヤ
ル・シリコン１２へのＰ型不純物の外方拡散を最
小にする。Ｐ型不純物の外方拡散は、Ｎ型エピタ
キシヤル・シリコン領域１２中はＰ型領域３７の
薄いスリーブを形成する。このＰ型領域３７は、
予定されているトランジスタの外部ベースであ
る。続いて、熱いH3PO4溶液を用いることによ
り、Si3N4層２７が取り除かれる。
シリコン３４上に比較的厚い酸化物層３６を成長
させるために、熱酸化が行なわれる。酸化物層３
６の厚さはほぼ2000Åであり、好ましくは低温‐
高圧の酸化プロセスにより形成されると良い。低
温酸化は、ポリシリコン３４からエピタキシヤ
ル・シリコン１２へのＰ型不純物の外方拡散を最
小にする。Ｐ型不純物の外方拡散は、Ｎ型エピタ
キシヤル・シリコン領域１２中はＰ型領域３７の
薄いスリーブを形成する。このＰ型領域３７は、
予定されているトランジスタの外部ベースであ
る。続いて、熱いH3PO4溶液を用いることによ
り、Si3N4層２７が取り除かれる。
第１５図に示されているように、ほぼ2000Åの
厚さの順応するSiO2層３８がCVDプロセスによ
り形成される。次にトランジスタ領域を決める画
成窓４０を形成するために、レジスト層３９が被
覆され、続いて露光、現像される。第１５図及び
第１６図に示されているように、エミツタ接点４
１及びコレクタ接点４２を開けるために、付着さ
れたSiO2層３８及び層２３を食刻するのにCF4／
H2RIEが用いられている。第１６図でわかるよ
うに、ポリシリコン３４からエミツタ接点４１を
分離している側の酸化物は、第１４図のものより
も厚い。
厚さの順応するSiO2層３８がCVDプロセスによ
り形成される。次にトランジスタ領域を決める画
成窓４０を形成するために、レジスト層３９が被
覆され、続いて露光、現像される。第１５図及び
第１６図に示されているように、エミツタ接点４
１及びコレクタ接点４２を開けるために、付着さ
れたSiO2層３８及び層２３を食刻するのにCF4／
H2RIEが用いられている。第１６図でわかるよ
うに、ポリシリコン３４からエミツタ接点４１を
分離している側の酸化物は、第１４図のものより
も厚い。
第１６図に示されているように、エミツタ４３
及びコレクタ接点４４を形成するために、Ｎ型不
純物が窓４１及び４２中へ注入される。好ましく
はヒ素の不純物が、例えばカプセル拡散又はイオ
ン注入のような適当な技術によりウエハ中へ注入
される。
及びコレクタ接点４４を形成するために、Ｎ型不
純物が窓４１及び４２中へ注入される。好ましく
はヒ素の不純物が、例えばカプセル拡散又はイオ
ン注入のような適当な技術によりウエハ中へ注入
される。
さて第１７図では、真性ベースのホウ素注入の
ための画成窓４６を形成するために、レジスト層
４５が適用され続いて露光、現像される。ホウ素
の注入はエピタキシヤル層１２中へ行なわれる。
ホウ素注入のエネルギーは、濃度ピークがエミツ
タ４３のすぐ下にくるように設定される。それか
ら画成レジスト層４５が取り除かれ、真性ベース
４７を形成するために注入されたホウ素を活性化
するために、装置は900℃で加熱処理される。
ための画成窓４６を形成するために、レジスト層
４５が適用され続いて露光、現像される。ホウ素
の注入はエピタキシヤル層１２中へ行なわれる。
ホウ素注入のエネルギーは、濃度ピークがエミツ
タ４３のすぐ下にくるように設定される。それか
ら画成レジスト層４５が取り除かれ、真性ベース
４７を形成するために注入されたホウ素を活性化
するために、装置は900℃で加熱処理される。
第１８図に示されているように、Ｐ＋ポリシリ
コンへの接点４８が、リソグラフイ及び食刻のプ
ロセスにより形成される。これで、装置は配線の
準備が整う。
コンへの接点４８が、リソグラフイ及び食刻のプ
ロセスにより形成される。これで、装置は配線の
準備が整う。
以上、第１Ａ図、第１Ｂ図、第１５図、第１６
図、第１７図及び第１８図（ならびに後出の第１
BB図）からわかるように、Ｐ型領域３７はポリ
シリコン３４からエピタキシヤル層１２へＰ型不
純物の外方拡散により形成されるので、エピタキ
シヤル層１２の内部に入り込む形でエミツタ領
域、ベース領域及びコレクタ領域を取囲む構造と
なる。このようにＰ型領域３７はエピタキシヤル
層１２に入り込む形で形成され、上記各領域が取
囲まれる結果、さらに水平方向の幅の狭い半導体
構造が形成される。したがつて、本願発明の縦型
半導体構造によればＰ型領域３７を設けない従来
の縦型半導体構造に比べて、ベース・コレクタ接
合面積はさらに小さくなり、ベース・コレクタ間
の容量を減少することができる。
図、第１７図及び第１８図（ならびに後出の第１
BB図）からわかるように、Ｐ型領域３７はポリ
シリコン３４からエピタキシヤル層１２へＰ型不
純物の外方拡散により形成されるので、エピタキ
シヤル層１２の内部に入り込む形でエミツタ領
域、ベース領域及びコレクタ領域を取囲む構造と
なる。このようにＰ型領域３７はエピタキシヤル
層１２に入り込む形で形成され、上記各領域が取
囲まれる結果、さらに水平方向の幅の狭い半導体
構造が形成される。したがつて、本願発明の縦型
半導体構造によればＰ型領域３７を設けない従来
の縦型半導体構造に比べて、ベース・コレクタ接
合面積はさらに小さくなり、ベース・コレクタ間
の容量を減少することができる。
上記プロセスの簡単な変更により、第１BB図
に示された改良トランジスタ構造が導かれる。第
１BB図のトランジスタは、エミツタの側壁の回
りに酸化物分離された側壁４９Ｂを有することに
より、第１Ｂ図のものよりも改良されたエミツタ
構造を有している。エミツタの誘電体スリーブ４
９Ｂは、側壁のホール電流成分を除去している。
に示された改良トランジスタ構造が導かれる。第
１BB図のトランジスタは、エミツタの側壁の回
りに酸化物分離された側壁４９Ｂを有することに
より、第１Ｂ図のものよりも改良されたエミツタ
構造を有している。エミツタの誘電体スリーブ４
９Ｂは、側壁のホール電流成分を除去している。
第１BB図のトランジスタ構造を得るために必
要なプロセスの変更が以下に述べられる。
要なプロセスの変更が以下に述べられる。
第２図乃至第７図を参照するに、浅い及び深い
酸化物分離凹所２１及び２２を形成し、続いてリ
ーチ・スルーのリン注入領域２６の形成に関する
最初のプロセス・ステツプは、先に述べたものと
同じである。
酸化物分離凹所２１及び２２を形成し、続いてリ
ーチ・スルーのリン注入領域２６の形成に関する
最初のプロセス・ステツプは、先に述べたものと
同じである。
プロセスの変更として第７Ａ図が参照される。
トランジスタ領域を決める画成レジスト・マスク
３９Ｂを形成することから始まる。Ｎ＋の浅いエ
ミツタ層４３Ｂを形成するのに適したヒ素注入が
ウエハ中へ行なわれる。この注入はまた、コレク
タ・リーチ・スルー領域４４Ｂをも提供する。画
成レジスト・マスク３９Ｂを取り除いた後、ウエ
ハは、所望のエミツタ接合の深さを得るために加
熱処理される。
トランジスタ領域を決める画成レジスト・マスク
３９Ｂを形成することから始まる。Ｎ＋の浅いエ
ミツタ層４３Ｂを形成するのに適したヒ素注入が
ウエハ中へ行なわれる。この注入はまた、コレク
タ・リーチ・スルー領域４４Ｂをも提供する。画
成レジスト・マスク３９Ｂを取り除いた後、ウエ
ハは、所望のエミツタ接合の深さを得るために加
熱処理される。
第８図及び第９図を参照するに、溝３１の形成
に至る同じ処理ステツプ（前述の）が変形構造に
も用いられる。続くプロセスは、Ｎ＋ドープされ
たエミツタ層４３Ｂの側壁上に2000Åの厚さの熱
酸化物層４９Ｂを形成するために、低温（800乃
至850℃）酸化を用いることである。低温酸化に
よりＮ―エピタキシヤル層１２の側壁上に成長さ
れる酸化物５０Ｂは500Åよりも小さい。第９Ａ
図に構造体が示されている。
に至る同じ処理ステツプ（前述の）が変形構造に
も用いられる。続くプロセスは、Ｎ＋ドープされ
たエミツタ層４３Ｂの側壁上に2000Åの厚さの熱
酸化物層４９Ｂを形成するために、低温（800乃
至850℃）酸化を用いることである。低温酸化に
よりＮ―エピタキシヤル層１２の側壁上に成長さ
れる酸化物５０Ｂは500Åよりも小さい。第９Ａ
図に構造体が示されている。
第１０図及び第１１図を参照するに、側壁
Si3N4層３２を形成し溝３１の底に厚い酸化物３
３を形成するために用いられるプロセス（前述
の）はまた、変更構造にも用いられる。溝の底に
酸化物３３Ｂを形成した後、H3PO4溶液を用い
ることによりSi3N4層３２は取り除かれる。続く
ステツプは、Ｎ―エピタキシヤル層１２の側壁上
に形成された薄い酸化物５０Ｂを完全に取り除く
のに十分な時間以上に、しかしＮ＋エミツタの側
壁の回りの実質的に厚い側の酸化物層４９Ｂをま
だ残すことになる時間の間、酸化物を食刻するた
めに、緩衝HF溶液を用いることである。第１１
Ａ図には、この変更構造が示されている。
Si3N4層３２を形成し溝３１の底に厚い酸化物３
３を形成するために用いられるプロセス（前述
の）はまた、変更構造にも用いられる。溝の底に
酸化物３３Ｂを形成した後、H3PO4溶液を用い
ることによりSi3N4層３２は取り除かれる。続く
ステツプは、Ｎ―エピタキシヤル層１２の側壁上
に形成された薄い酸化物５０Ｂを完全に取り除く
のに十分な時間以上に、しかしＮ＋エミツタの側
壁の回りの実質的に厚い側の酸化物層４９Ｂをま
だ残すことになる時間の間、酸化物を食刻するた
めに、緩衝HF溶液を用いることである。第１１
Ａ図には、この変更構造が示されている。
第１BB図に示されている改良トランジスタ構
造体の製造を導くことになる続くプロセスは、先
に述べたもの（第１２図乃至第１８図参照）と同
じである。
造体の製造を導くことになる続くプロセスは、先
に述べたもの（第１２図乃至第１８図参照）と同
じである。
第１Ａ図は、本発明によるトランジスタ構造体
の平面図である。第１Ｂ図は、第１Ａ図のライン
１Ｂ―１Ｂに沿つて切断した断面図である。第１
Ｃ図は、第１Ａ図のライン１Ｃ―１Ｃに沿つて切
断した断面図である。第２図乃至第１２図は、本
発明のプロセスにおける一連のステツプでの構造
体を示す断面図である。第１BB図は、本発明の
第２の即ち代わりのトランジスタ構造体の断面図
である。代わりのトランジスタ構造体の第１BB
図は、断面図の点から本発明の最初のトランジス
タ構造体の第１Ｂ図に対応する。第２図乃至第６
図、第７Ａ図、第８図、第９Ａ図、第１０図、第
１１Ａ図及び第１２図乃至第１８図は、本発明の
第２の即ち代わりのトランジスタ構造を示す各々
断面図である。 １２……エピタキシヤル層、２１，２２……酸
化物凹所、３４……ポリシリコン層、３７……薄
いスリーブ領域、４３……エミツタ領域、４７…
…ベース領域。
の平面図である。第１Ｂ図は、第１Ａ図のライン
１Ｂ―１Ｂに沿つて切断した断面図である。第１
Ｃ図は、第１Ａ図のライン１Ｃ―１Ｃに沿つて切
断した断面図である。第２図乃至第１２図は、本
発明のプロセスにおける一連のステツプでの構造
体を示す断面図である。第１BB図は、本発明の
第２の即ち代わりのトランジスタ構造体の断面図
である。代わりのトランジスタ構造体の第１BB
図は、断面図の点から本発明の最初のトランジス
タ構造体の第１Ｂ図に対応する。第２図乃至第６
図、第７Ａ図、第８図、第９Ａ図、第１０図、第
１１Ａ図及び第１２図乃至第１８図は、本発明の
第２の即ち代わりのトランジスタ構造を示す各々
断面図である。 １２……エピタキシヤル層、２１，２２……酸
化物凹所、３４……ポリシリコン層、３７……薄
いスリーブ領域、４３……エミツタ領域、４７…
…ベース領域。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体基板上に設けられたエピ
タキシヤル領域があつてベース接点領域の上記半
導体基板に対し垂直な側壁によつて取囲まれた部
分に、上記半導体基板に対し垂直方向に形成され
た第２導電型のコレクタ領域、第１導電型のベー
ス領域及び第２導電型のエミツタ領域を有する半
導体装置にして、 上記ベース接点領域の上記半導体基板に対し垂
直な側壁の内側に沿つて上記エミツタ領域、ベー
ス領域を取囲む第１導電型の領域を設けたことを
特徴とする半導体装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/126,611 US4338138A (en) | 1980-03-03 | 1980-03-03 | Process for fabricating a bipolar transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56126961A JPS56126961A (en) | 1981-10-05 |
| JPH0158668B2 true JPH0158668B2 (ja) | 1989-12-13 |
Family
ID=22425788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP523681A Granted JPS56126961A (en) | 1980-03-03 | 1981-01-19 | Semiconductor device |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4338138A (ja) |
| EP (1) | EP0035111B1 (ja) |
| JP (1) | JPS56126961A (ja) |
| DE (1) | DE3172466D1 (ja) |
Families Citing this family (52)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4378630A (en) * | 1980-05-05 | 1983-04-05 | International Business Machines Corporation | Process for fabricating a high performance PNP and NPN structure |
| US4419150A (en) * | 1980-12-29 | 1983-12-06 | Rockwell International Corporation | Method of forming lateral bipolar transistors |
| JPS57149770A (en) * | 1981-03-11 | 1982-09-16 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPS57197833A (en) * | 1981-05-29 | 1982-12-04 | Nec Corp | Semiconductor device |
| JPS5835970A (ja) * | 1981-08-28 | 1983-03-02 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4491486A (en) * | 1981-09-17 | 1985-01-01 | Tokyo Shibaura Denki Kabushiki Kaisha | Method for manufacturing a semiconductor device |
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| US4385975A (en) * | 1981-12-30 | 1983-05-31 | International Business Machines Corp. | Method of forming wide, deep dielectric filled isolation trenches in the surface of a silicon semiconductor substrate |
| JPS58201362A (ja) * | 1982-05-20 | 1983-11-24 | Toshiba Corp | 半導体装置の製造方法 |
| JPS58210634A (ja) * | 1982-05-31 | 1983-12-07 | Toshiba Corp | 半導体装置の製造方法 |
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| JPS5940571A (ja) * | 1982-08-30 | 1984-03-06 | Hitachi Ltd | 半導体装置 |
| US4819054A (en) * | 1982-09-29 | 1989-04-04 | Hitachi, Ltd. | Semiconductor IC with dual groove isolation |
| US4521952A (en) * | 1982-12-02 | 1985-06-11 | International Business Machines Corporation | Method of making integrated circuits using metal silicide contacts |
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| JPH0618198B2 (ja) * | 1984-02-15 | 1994-03-09 | 株式会社日立製作所 | 半導体装置 |
| DE3564518D1 (en) * | 1984-09-29 | 1988-09-22 | Toshiba Kk | Heterojunction bipolar transistor and method of manufacturing the same |
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