KR100762523B1 - 개량된 반도체 트렌치 모스 디바이스를 제조하는 방법 - Google Patents

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Abstract

반도체 바디의 표면내로 트렌치 에칭된 반도체 디바이스는 표면에서 부터 아래쪽으로 제 1(쏘스)고도핑영역; 제 2(바디)중도핑영역; 및 제 3(드레인)하도핑영역으로 구성된다. 그리고, 트렌치 벽은 산화된다. 다른 농도의 영역사이의 접합에서 일어나는 에칭율과 산화물 성장율의 변동의 영향을 줄이기 위하여, 트렌치는 에칭에 의하여 우선적으로 형성되고 그리고 트렌치 벽은 제 1영역의 형성보다 우선하여 산화된다. 이로써 보다 직선적인 벽과 보다 균일한 두께의 산화물을 갖는 트렌치들이 형성된다.
반도체, MOS, 트렌치, 산화

Description

개량된 반도체 트렌치 모스 디바이스를 제조하는 방법{Method of Fabricating Improved Semiconductor Trench MOS Device}
일 예로 든 본 발명은 첨부된 도면을 참조하여 설명되어지고;
모든 도면들은 반도체 공정칩의 상부영역에 관한 측단면도이고, 복수의 트렌치들 및 공정칩 상에 동시에 성형되는 대응 MOS 부품들중 하나만을 도시한다.
도 1-6은 종래의 선행기술에 따른 공정 단계들의 순서를 도시하고,
도 7-13, 15-18, 및 19-24는 발명의 각 실시예들에 따른 공정 단계들의 순서를 도시하고, 그리고
도 14는 도 12에 도시된 공정단계의 수정을 나타낸다.
본 발명은 반도체 칩의 "상부" 표면상에 형성된 트렌치(Trench)의 측벽을 따라 배열된 MOS 트랜지스터 부품을 포함하는 반도체 디바이스의 생산에 관한 것이다.
반도체 칩의 단위 표면적당 반도체 디바이스 부품의 밀도를 높이기 위하여, 최근 실무는 칩(Chip)의 표면상에 좁은 트렌치들을 형성하고 그리고 수직방향으로 MOS 트랜지스터들을 배열하는 것이었다. 따라서, 칩의 표면적이 트렌치들에 의하여 차지됨에 따라 트렌치로 잃어버린 표면적은 트렌치의 수직벽의 표면적에 의해 만들어진 것 이상이다.
전형적인 MOS 트랜지스터 부품(절연 바이폴라 트랜지스터, 사이리스터(thyristors)에 의해 제어되는 MOS, 및 MOS 트랜지스터와 같이 반도체 디바이스의 부품을 형성함)은 상반되는 전도성 타입의 채널영역에 의해 분리된 같은 전도성 타입의 쏘스(Source)와 드레인(Drain)영역으로 구성되어 있다. 쏘스영역에서 채널영역을 지나 드레인영역까지의 전하 캐리어(charge carrier)의 전도는 유전체 물질의 얇은 층에 의해 채널영역과 격리되면서 채널영역의 위에 위치한 게이트 전극에 공급되는 전압에 의해 제어된다. 실리콘 칩에서, 전형적인 유전체 물질은 이산화 규소이다.
이와같은 트렌치 디바이스, 그리고 특히 응용기기의 파워 제어에 사용되는 반도체 디바이스의 생산에서의 초기 공정칩은 상대적으로 두껍게 도핑된 실리콘의 "하부" 기판, 즉 N형, 상기 기판과 경계를 이루는 중간 실리콘층, 이러한 예는 얇게 도핑된 N형, 및 적절히 도핑된 상부 실리콘 층, 즉 P형으로 구성되어 있다. 완성된 디바이스에서, 중간층과 기판은 복수의 MOS 부품(단일 또는 "분리"된 파워 장치내에 병렬로 연결)에 공통되는 드레인 영역을 구성하고, 그리고 상부층은 각 MOS 부품의 채널영역을 구성한다. 공정칩의 완성은 공통 드레인 영역을 위한 드레인 전극뿐만 아니라 쏘스영역, 게이트 산화물, 및 각 MOS 부품을 위한 쏘스 및 게이트 전극들의 부가를 필요로 한다. 이것은 칩의 상부표면을 가로질러 N형 전도성의 영역과 이격된 제 1성형, 즉 이온 주입에 의해 이루어진다. N형 영역은 상부 P형층을 통해서만 부분적으로 연장되고, MOS부품의 쏘스영역을 구성한다. 이격된 쏘스영역은 제한된 특징없이 균일하게 도핑된 층에 제공되기 때문에, 상당히 미세한 정밀도가 공정에서 요구된다.
적당한 쏘스영역에서, 트렌치는 각 쏘스영역을 통해 상부 P층을 관통하여 에칭된다. 높은 정밀도가 요구되나, 미리 성형된 쏘스영역은 명확하게 눈에 보이고, 트렌치 에칭공정에서 사용된 포토마스크의 정밀한 배열을 위한 수단을 제공한다. 적당한 트렌치에서, 따라서, 노출된 수직 표면은 쏘스영역, 하부 P형층 및 N형 중간층의 일부를 통해 연장되고, 트렌치 벽은 열 산화공정에서 이산화규소층으로 코팅된다. 트렌치는 전기적 전도물질, 즉 도핑된 다결정질 실리콘으로 채워지고, 트렌치 벽을 따라 수직으로 형성된 MOS 부품의 게이트 전극으로 사용된다. 트렌치 벽을 덮고 있는 이산화 규소층은 게이트 전극을 하부 드레인영역으로부터 전기적으로 절연하기 위해 트렌치의 하부에서 절연체 뿐만 아니라 다양한 MOS 부품의 유전층 전극으로 사용된다.
MOS 부품을 완성하기 위하여, 전기적 전도층은 쏘스 및 드레인 영역 전극 및 게이트 전극의 연장으로 사용되는 칩 표면상에 제공된다. 칩상에 MOS 부품의 고밀도 패킹을 위하여 개시 공정칩에 첨가되는 모든 구성요소들은 가능한한 적은 것이 좋고, 즉 트렌치들은 성공 가능하다고 알려진 에칭공정을 사용하여 가장 적은 폭을 갖는다. 또한 요구되는 전기적 특성을 위하여, 게이트 산화층은 균일하게 얇다. 두가지 기본적인 문제가 알려진 생산공정들에서 발견됐다. 하나는 트렌치 벽들이 균일하게 직선이고 평탄하지 않다는 것이고, 두번째는 게이트 산화층이 균일하게 두껍지 않다는 것이다. 이러한 구조적 변동의 효과는 다양한 MOS 부품의 다양한 전기적 특성이다. 이상적으로, 모든 MOS 부품은 동일한 형상과 크기 및 동일한 전기적 특성을 가져야 한다. 본 발명은 MOS 부품들 사이의 구조적 변화를 줄이고 그 전기적 특성의 균일성을 개선하고자 한다.
본 발명은 제 1표면 및 제 1전기전도를 갖고 제 1전도 타입이 되는 제 1층, 상기 제 1표면과 경계를 형성하는 제 2층을 포함하고, 상기 제 2층은 상기 제 1층 보다 큰 제 2전기전도를 가지며 제 2전도 타입이 되고, 제 1층으로부터 시작하여 상기 제 2층을 통해 반대쪽 경계까지 완전히 지나 트렌치를 에칭하고, 상기 경계를 지나 상기 제 1층내로 연장되는 단계에 의하여 특징지어지고, 상기 트렌치는 상기 제 1 및 제 2층의 노출된 표면을 포함하는 연속 벽을 갖고, 경계면을 포함하여 상기 노출된 표면의 적어도 일부분을 덮는 상기 벽상에 유전재료 제 3층을 형성하고, 상기 유전재료층의 적어도 일부분을 전기적 전도재료로 덮으며, 그리고 제 1 불순물을 상기 제 2층내로 진입시켜 상기 제 2층의 제 1영역을 상기 제 1전도타입 및 상기 제 2층의 상기 제 2전기전도 보다 큰 제 3전기전도로 바꾸며, 상기 제 1영역은 상기 전기적 전도재료로 덮힌 상기 유전재료층과 차례로 인접한 트렌치 벽의 일부와 인접하고, 상기 제 1영역은 상기 제 2층내에서 상기 제 1층 및 제 2층 사이의 경계로부터 떨어지고, 상기 반도체 재료는 실리콘이며, 상기 유전재료는 이산화규소인 반도체 재료의 바디내의 MOS 디바이스의 제조방법을 포함한다.
본 발명은 또한 (100)면 내에 놓인 상기 바디의 표면으로 부터 제 1영역을 통해 상기 제 1영역과 함께 제 1 p-n접합을 형성하는 제 2영역내로 트렌치를 이방성 에칭하며 상기 제 1영역 크기의 한 차수보다 대략 적은 제 1전기적 농축을 갖는 단계를 포함하고, 열적 산화되는 트렌치의 벽의 일부분은 상기 제 1부터 상기 제 2영역까지 연장되고, 상기 표면의 상기 제 1영역내에서 제 3영역을 형성하고, 상기 제 3영역은 상기 트렌치 벽과 인접하고, 상기 제 1 p-n 접합으로부터 이격된 제 1영역과 함께 제 2 p-n 접합을 형성하고, 크기의 적어도 4 차수의 인수에 의해 상기 제 1농도보다 큰 전기적 농축를 갖는 단결정 실리콘의 바디 내의 MOS 디바이스의 제조방법을 포함한다.
트렌치의 에칭 및 트렌치 벽들의 산화가 일어나는 비율은 트렌치가 연장을 통하는 실리콘 재료의 도핑(타입과 농도)에 관한 함수로 알려져 있다. 따라서, 쏘스영역과 칩 상부층 사이 및 칩 상부 영역과 중간층 사이 각각에서, 공정율 변동은 에칭되는 트렌치 벽의 경사 및 성장하는 게이트 산화층의 두께의 변화를 초래한다. 최대 공정변화는 주로 두껍게 도핑된 쏘스영역(즉 N형) 및 적절히 도핑(즉 P형)된 칩 상부층 사이의 경계에서 일어난다는 것이 발견되었다. 이러한 발견에 의지하여, 다양한 공정들이 사용되고, 여기서 칩 트렌치는 성형되고 트렌치 벽은 쏘스영역을 칩에 부가하기 앞서 산화된다. 따라서, 선행기술과 같이 다양한 트렌치를 미리 성형된 쏘스영역에 일치시키기 보다는 쏘스영역은 트렌치에 정렬된다.
본 발명을 쉽게 이해하기 위하여, "트렌치" 타입의 MOS 부품 제조를 위한 알 려진 선행 기술 공정을 먼저 설명한다. 알려진 공정은 도 1 내지 6에서 설명된다. 제조되는 반도체 디바이스는 파워 MOS 트랜지스터로 알려져 있다.
도 1은 하부 기판(10), 도시된 실시예에서, 두껍게 도핑된 N 타입 전도성의 실리콘을 포함하는 반도체 웨이퍼로 이루어진 개시 공정칩(8)을 도시한다. 전형적으로, 기판(10)은 약 0.025 인치 정도의 두께를 갖고, 성장된 실리콘의 단일 결정으로 부터 절단된다. 기판(10)의 위에 놓이는 것은 중간층(12)이고, 100 마이크론 정도 이상의 두께를 가지며, 상부에 놓여진 상부층(14)은 약 2 마이크론 정도의 두께를 갖는다. 두께의 크기는 대표적인 상대 크기를 표시하기 위하여 주어진다; 실제 두께는 제조되는 실제 디바이스 및 사용되는 공정기술에 따라 변화할 수 있다.
본 도면에서, 중간층(12)은 기판(10)의 표면(15)상에서 에피택셜적(Epitaxially)으로 성장하고, 상부층(14)은 중간층(12)의 상부영역내로 이온을 주입 및 확산시킴으로써 형성한다. 이 도면에서, 기판(10)은 약 1019 내지 1020/cm3 영역의 농도에서 비소 또는 안티몬 이온에 의해 두껍게 도핑(N+)된다. 중간층(12)은 약 1014 내지 1016/cm3 영역의 농도에서 비소 이온에 의하여 가볍게 도핑(N-)된다. 상부층(14)은 약 1015 내지 1017/cm3 영역의 농도에서 붕소(Boron) 이온에 의하여 적절히 P 도핑된다.
일 예를 든 두께 치수에서와 같이, 도핑 농도의 일예는 만들어지는 디바이스에 따라 변할 수 있는 전형적인 상대적 전도성을 나타낸다.
도 1은 6인치 정도의 직경을 갖는 일반적인 원형 웨이퍼의 아주 작은 일부분(2 마이크론 정도의 보이지 않는 크기를 갖음)만을 도시한다. 다양한 생산공정의 완료후에 웨이퍼는 수많은 칩내부의 작은 입방체가 되고, 도 1에 도시된 것과 같이 부분들을 다수 포함하는 각 칩들은 각 칩의 단자 및 이와 유사한 것들을 포함하는 다른 부분을 더 추가한다.
도 1은 층(14)의 표면영역(18)이 표면 유전층(20)과 통하는 개구(23)를 통해 노출되는 포토리소스그래픽(Photolithographic) 공정 단계에서 공정칩은 포토리소스그래픽적으로 형성된 포토레지스터층(22)에 의해 덮힌다(설명과 같이 도 1은 하부 실리콘 기판(10)을 도시한다. 다른 모든 도면들에 나타나는 기판(10)은 설명되지 않는다.).
도 2는 N 타입 불순물, 즉 인 또는 비소가 개구(23)를 통해 P 타입층(14)내로 주입(1016/cm2정도의 농도와 120KeV 정도의 에너지에서)되는 첫번째 이온이 되고, 그리고 확산(가열)공정에서 측면으로 및 하방으로 확산을 유발하는 다음 공정 단계를 도시한다. 예를 들어 1019 내지 1021/cm3 정도의 농도 및 층 표면에서 원형에 대해 결과는 두껍게 도핑된 N+ 도핑영역(24)이다. 완성된 칩에서, 상기 영역(24)은 MOS 트랜지스터의 쏘스영역을 형성하는 것이다. 다음 단계에서, 트랜지스터의 다른 부분들은 상기 쏘스영역(24)에 대해 상대적으로 정밀하게 위치하도록 만들어진다.
따라서, 도 3에서 결과만이 도시된 공정단계에 연속해서, 포토리소스그래픽적으로 형성된 산화층(25)은 상기 쏘스영역(24)에 비해 상대적으로 정밀하게 위치한 반응 이온 에칭(Reactive Ion Etching, RIE)에 의해 트렌치(26)를 에칭하기 위한 에칭 마스크로 사용된다. 전형적으로, 비록 임계치는 아니지만, P 타입 층(14)의 표면(18)은 (100) 결정면내에 놓이고, 실리콘 결정에서 트렌치의 수직벽(28)은 "의도적으로" 표면에 정확하게 수직인 (110) 평면내에 놓인다. 여기에 종래기술의 공정상 문제점이 있다. 도 3에 도시한 바와 같이, 에칭된 트렌치(26)는 N+ 쏘스영역(24)을 완전히 관통하여, 그리고 P 층(14)을 완전히 관통하여, 그리고 N층(12) 내로 부분적으로 연장된다. 그러나 실리콘의 에칭율은 존재하는 불순물(전형적으로는 인 N 불순물 및 붕소 P 불순물) 과 실리콘내의 불순물 농도의 함수라는 것이 알려져 있다. 따라서, 에칭율은 별도로 도핑되고 맞닿은 영역에 변화하기 때문에, 트렌치 벽의 경사 변화가 일어난다. 이것은 도 3에서 다소 과장되게 나타난다. 경사 변화의 정도는 다소 불규칙적이고, 실제 트렌치 형상은 트렌치마다 다른것이 분명하다. 이러한 변화 가능한 트렌치의 윤곽은 트랜지스터의 전기적 특성에서 원치 않는 불규칙 변화를 초래한다.
영역(24)에서의 도핑 농도는 층(14)에서의 도핑 농도보다 큰 크기의 4차수 정도이다(각 도핑 범위중 최소에서 1019 대 1015 및 그 최대에서 1021 대 1017). 이러한 도핑농도에서 크기차이의 (약)4차수는 일반적으로 원치 않는 커다란 에칭율의 변화를 초래하는데 충분하다.
트렌치(26)에서, 트렌치의 벽은 얇은(예를 들어, 300-1000Å) 이산화 규소층(30)을 제공하기 위하여(도 4) 전형적으로는 열적 산화공정에서 산화된다. 그러나, 트렌치(26)를 에칭하는 것과 유사한 문제점은 트렌치의 실리콘 벽의 산화율이 존재하는 불순물과 불순물의 농도의 함수라는 것이다. 따라서, N+ 쏘스영역(24)과 P층(14) 사이의 접합(24)에서 도 4에 과장되게 도시된 바와 같이 결과적으로 산화율은 변화하고, 산화물층(30)의 두께는 접합(32)에서 시작하는 층(14)의 대부분의 길이에 걸쳐 변화한다. 산화물층(30)의 두께는 트랜지스터 특성에 따라 결정적이고, 심지어 각 트렌치마다의 매우 적은 두께 변화는 다양한 트랜지스터들의 전기적 특성의 결정적인 변화를 초래한다. (산화물층(30)의 성장율의 변동 또한 P 상층(14)및 N- 중간층(12)사이의 접합에서 일어난다. 그러나, 이러한 두층(14, 12) 사이의 도핑 농도는 상대적으로 근접하고, 그래서 그들 사이의 접합(16)에서 산화율의 변화는 상대적으로 적다.)
게이트 산화물층(30)에 있어서, 트렌치는 전도성 재료(34), 전형적으로는 도핑된 다결정 실리콘으로 채워진다(도 5). 설명되지는 않았지만, 트렌치 충진공정은 다결정 실리콘을 공정칩의 전체표면에 침적시키는 단계 및 알려진 "평탄화" 공정을 이용하여 트렌치 내에서 도시된 공정칩 영역에 걸친 모든 곳으로부터 원치않는 폴리 실리콘을 제거하는 단계를 포함한다. 트렌치(26)내에 잔존하는 폴리 실리콘 재료는 완성된 디바이스에서 게이트 전극으로 사용한다.
최종단계에서, 도 5 및 도 6에 도시된 바와 같이, 공정칩(폴리 실리콘 게이트 전극(34)을 포함하는 모든 것은 산화물 층(35)으로 덮힌다.)의 상부 전체 표면은 쏘스영역(24) 주위의 P 층(14)의 표면영역(18a)을 덮는 산화물을 노출시키기 위해 형성된 포토레지스터 층(36)으로 덮힌다. 따라서, 표면영역(18a)은 형성된 마스킹 층(36)의 가장자리(36a)에 의하여 쏘스영역(24)으로부터 조금 이격된다. P 타입 이온은 노출된 산화층을 통해 주입되고, 층(14)의 표면(18a)에서 P+ 타입 영역(38)을 제공하기 위하여 아래에 놓인 P 타입 층(14)의 표면영역(18a)내로 주입된다. 여기서 도 6에 도시된 바와 같이, 진입 후, 포토레지스터 층(36)의 바로 아래 가장자리(36a)로 연장되고, N 쏘스 영역(24)과 전기적으로 접촉된다.
도 6에 도시된 트렌치 구조는 칩 표면상에 노출된 동일한 트렌치 구조가 나란히 있는 여러개들 중 하나일 뿐이다. 설명된 칩 영역의 측면 가장자리는 깨진 채로 도시된다. 만약 도 6이 예를 들어 오른쪽으로 연장된다면, 도시된 P+ 영역(38)은 도 6에 도시된 구조와 동일한 트렌치 구조의 쏘스영역(24)과 연장 접촉할 것이다.
설명되지 않았지만 그 다음 단계에서, 도핑된 영역(24, 38)으로의 전극 연결, 기판(10)의 하부표면(40)(도1), 및 게이트 전극(34)을 제공하기 위하여 다양한 전기적 전도층이 공정칩 상에 노출된다. 파워 반도체 디바이스에서, 칩상의 모든 트랜지스터들은 병렬로 연결된다.
이미 언급한 바와 같이, 도 1-6에서 설명한 종래기술에 의한 공정상의 문제점들은 트렌치 에칭공정 및 게이트 산화물 성형공정에서 다양하다. 이러한 공정상의 변화는 이하에서 설명되는 본 발명에 의해 대부분 제거된다.
도 7은 도 1에서 도시된 공정칩(8)의 그것과 유사한 공정 단계에서의 공정칩(50)을 나타낸다. (다른 방법으로 지적된 곳을 제외하고, 공정칩(50)은 종래의 공정칩(8)과 동일할 수 있고, 유사한 인용부호는 유사한 구조를 위해 사용된다.) 도 7의 공정칩(50)은 N- 타입 층(12)(보이지 않지만 N+ 실리콘 기판위에 놓임), P 타입 층(14) 및 관통하는 개구(53)를 갖는 패턴 유전체(20)와 포토레지스터 층(22)을 포함한다. 이러한 실시예에서, 층(20)은 열적 성장을 하거나 산화물을 침전(예를 들어 CVD에 의해)시킨다. 도 1의 공정칩에서, 두층(22, 20)을 통하는 에칭된 개구(23)는 쏘스영역(24)(도 2)을 위해 불순물 이온의 침입을 목적으로 하기 위한 것이다. 도 7에서, 개구(53)는 쏘스영역의 성형을 위한 것이 아니라, 차라리 도 8에 도시된 바와 같이, 트렌치(56)의 에칭을 위한 것이다. 도 8에 도시된 트렌치(56)의 에칭공정은 도 3에서 트렌치(26)의 에칭과 정확하게 일치할 수 있고, 다만, 에칭공정의 시간에서 쏘스영역은 주로 나타나지 않고 에칭은 P 층(14)을 통해서 N-층(12) 내로 일어난다. N+ 쏘스영역은 P 층(14)에서 나타나지 않기 때문에 균일하게 도핑된 P 층(14)을 통해 에칭(RIE)은 균일한 비율로 진행되어, 트렌치(56)의 측벽은 매우 직선적이고 매끄럽다. 에칭된 트렌치가 P 층(14)과 N- 층 사이의 접합(16)에 도달할 때 에칭율에 어느 정도 변화가 일어나고, 이는 도 3의 검사로 부터 어느 정도 예상할 수 없었던 방식으로 일어난다. 즉, 도 3에서 p-n 접합(16)과 인접한 수직 존재로 부터 오히려 큰 벽의 경사 변화보다는 매우 작은 경사 변화가 도 8에 도시된다.
이러한 이유로, 도 3에서 에칭공정이 p-n 접합(32)에 도달함에 따라 수직으로부터 변동이 일어나고, 따라서 발생된 경사 변동은 비록 에칭이 균일하게 도핑된 실리콘을 지나더라도 에칭이 진행됨에 따라 반복되고 심지어 경사변동을 증가시키려는 경향이 있는 국부적 에칭 마스크로서 사용된다. 따라서, 도 3에서 p-n 접합이 도달될 때, 접합(16)의 존재에 의해 유발되는 모든 경사변동은 실제로 상부접합(32)의 존재로 부터 이미 유발되는 변동에 비하여 상대적으로 작다. [앞에서 알린 바와 같이, 두 영역(24, 14)에서 도핑 농도의 상대적으로 큰 차이(예를 들어 크기의 4차수 정도)에 기인하여 상대적으로 큰 에칭율 변동은 접합(32)(도 3)에서 일어난다. 영역(12, 14) 사이의 접합(16)에서 도핑 농도의 매우 적은(예를 들어 크기의 1차수정도) 차이가 존재하고, 이로써, 상대적으로 적은 에칭율 변동이 일어난다.]
따라서, 도 3에서 도시된 트렌치와 유사한 트렌치의 확대된 사진을 검사하면, 접합(16)에서 나타나는 커다란 경사 변동이 본래 접합(16) 그 자체의 출현의 고유한 결과는 아니다. 따라서, 본 발명에 따르면, 접합(32)의 제거 및 트렌치 에칭동안의 커다란 효과에 의하여 p-n 접합(16)으로 인한 경사 변동은 그 자체가 매우 작고, 그리고 상대적으로 직선이고 매끈한 벽을 갖는 트렌치들은 도 8에서 도시된 바와 같이 만들어진다. 도 3의 검사에 기초하여서는 그러한 결정적인 개선은 기대되지 않는다.
도 8에 도시된 바와 같이, 적당한 트렌치 및 상대적으로 직선이고 매끄러운 벽에서, 트렌치의 벽은 유전체 재료, 바람직하게는 알려진 열적 산화공정에서 제공하는 이산화규소의 층(60)으로 코팅(도 9)된다. 도 9에 도시된 공정칩은 두가지 예외를 제외하고는 도 4에 도시된 공정칩과 유사하다. 하나는 도 4에 도시된 쏘스영역(24)이 도 9에 도시된 공정칩에는 나타나지 않는다는 것이고, 이러한 쏘스영역의 결손의 직접 결과로 성장한 산화물 층(60)의 두께는 P 층(14)의 두께를 따라 매우 균일하다. 층(12)와 P 층(14) 사이의 접합(16)에서, 산화물은 또한 앞서 설명한 바와 같이 P 층(14)에서와 N-층(12)의 불순물 농도가 상대적으로 유사하기 때문에, 두층상에서 산화물 층의 성장율은 상대적으로 유사하다.
다음 단계로, 도 10에서 그 결과가 도시되는데, 전도성 재료의 층, 바람직하게는 도핑된 다결정 실리콘은 공정칩상에 트렌치(56)를 완전히 채우는데 충분한 두께로 침전된다. 알려진 공정, 예를 들면, 앞서 설명한 "평탄화" 공정을 이용하여 설명한 공정칩 영역상에 모든 폴리 실리콘 재료는 트렌치(56) 내의 폴리 실리콘(64)을 제외하고 제거된다. 우선 공정칩상의 다소의 산화물 및 포토레지스터 층도 도 10과 같이 깨끗한 공정칩 상면을 남긴채 제거된다. 그러면, 도 11에서, 공정칩의 상부 표면 전체는 공정칩 표면상에 산화물 층(68)(예를 들면, 300-400Å두께)을 제공하기 위하여 열적 산화된다. 산화물 층은 산소와 산화물이 형성되는 실리콘 재료를 결합함으로써 성형되고, 산화물의 두께는 실리콘의 산화율의 함수이다. 다결정 실리콘은 층(14)의 단결정 실리콘 보다 빠르게(예를 들어, 약 3의 인수) 산화되고, 공정칩의 상부 표면에서 노출된 이산화규소 층(60)의 가장자리보다 빠르다. 따라서, 산화물 층(68)은 두꺼운 "캡(cap)" 영역(68a)을 포함한다. 도 11에 도시된 바와 같이, 산화물 캡(68a)의 두께는 산화물 캡(68a)이 두께를 갖고 있는 결과로 어느정도 점진적으로 변화하고, 예를 들어 두께는 채워진 트렌치(56) 위에 900-1200Å이고, 산화물 층(60)위에서 400-900Å 두께이고, 캡(68a)이 산화물 층(60)과 인접한 P 층(14) 표면(18)의 좁은 영역(18b) 위에 놓인 곳에서 산화물 층(68)의 두께는 감소한다. 이어지는 단계에서, 도 12에 도시된 것의 결과, 포토레지스터(70)는 공정칩상에 구비되고, 트렌치 산화물 캡(68a) 및 산화물 캡(68a) 주변의 P 층(14)상에 산화물(68) 표면영역(68b)을 노출시키는 개구(72)를 제공하기 위하여 포토리소스그래픽하게 형성된다.
N 타입 불순물 이온은 개구(72)의 바로 밑에 직접 N 도핑영역(도 12에서 점선으로 표시)(74)을 형성하기 위하여 개구(72)를 통해 주입된다. 설명했듯이, 산화물 캡(68a)은 산화물 층(68)의 나머지보다 두껍다. N 형 불순물 이온(예를 들어 인)은 예를 들어 40-120 KeV의 에너지로 상대적으로 얇은 산화물 영역(68b)에 충분히 침투하고 P 층(14)내로 진입하면서도 산화물 캡(68a)은 침투하기 불충분한 에너지로 주입된다. 산화물 캡(68a)의 가장자리는 게이트 전극 산화물 층(60)을 조금 넘어 연장되기 때문에, 불순물은 산화물 층(60)내로 투입되지 않고, 주입된 N 도핑영역(74)은 산화물 층(60)으로 부터 조금 이격되어 있다.
이어지는 가열공정(포토레지스터 층(70)을 제거한 후)에서, 불순물 영역(74)은 도 13에 도시된 바와 같이, 쏘스영역(24)을 형성하기 위하여 게이트 산화물 층(60)과 접촉하고 그 내부로 연장되는 원인이 된다. 도 13(순차적으로 성형되고 패턴되어진 포토레지스터 층(76)을 포함)의 공정칩은 도 5(보다 직선적이고 보다 매끄러운 트렌치 측벽 및 보다 균일한 두께의 게이트 산화물 층(60)을 갖음)에 도시된 공정칩과 유사하고, 도 5의 공정칩을 완성하기 위하여 사용되는 다음 공정들은 도 13의 공정칩을 완성하는데 사용될 수 있다.
도 7-13에서 설명된 발명의 제 1실시예에 있어서, 이온 주입동안 주입된 이온에 대해 게이트 전극(64) 및 게이트 산화물 층(60)을 마스킹 하기 위하여, 형성된 포토레지스터 층(70)을 통해 산화물 캡(68a)(도 12)이 사용된다. 제 1실시예의 변형에서, 공정칩(80)(도 14)은 도 10에서 도시된 바와 같은 형상으로 우선 진행된다; 예를 들어, 트렌치(56)는 폴리실리콘(64)으로 채워지고, 트렌치 충진단계중 지나친 실리콘 침전 및 앞에서 나타난(도 9) 산화물 층(25)은 노출된 P 층의 표면을 떠나면서 제거된다. 그러면, 도 11에서 도시된 모양을 갖는 공정칩에서 단계 결과로, 산화물 층(78)(도 14)은 산화물 캡(78a)을 포함하는 공정칩상에 성장하고, 그러한 산화물 층(78) 및 산화물 캡(78a)은 층(68) 및 캡(68a)이 도 11에서 도시된 바와 같이 공정칩상에 외형과 침전을 갖는다. 그러나, 차이점은 도 14에 도시된 바와 같이 산화물 층(78, 78a)이 도 11(및 도 12)에 도시된 산화물 층(68, 68a) 보다 얇은 것이 바람직(반드시는 아님)하다는 것이다. 예를 들어, 산화물 층(78)은 약 100-200Å(층(68)이 앞서 언급한 300-400Å의 두께를 갖음에 대해)정도의 두께를 갖을 수 있고, 산화물 캡(78a)은 예를 들어 300-600Å(캡(68a)이 900-1200Å임에 대해)의 두께(폴리실리콘(64) 상부의 최대두께에서)를 갖는다. 보다 얇은 산화물 층(78, 78a)을 준비하는 잇점은 산화물 층(78, 78a)을 성형하는데 사용되는 산화공정이 산화물 층(68, 68a)을 성형하는데 사용되는 공정보다 낮은 온도와 짧은 시간에서 가능하다는 것이다. 산화공정은 따라서 빠르고 덜 비싸다. 그러나, 보다 중요한 것은, 여기서 소개되는 다양한 공정칩이 여기서 설명되지 않은 모든 도핑영역을 포함할 수 있는 보다 큰 공정칩의 일부라는 것이다. 알려진 바와 같이, 사용되는 모든 열처리 공정은 이미 형성된 도핑영역들의 특성을 분쇄하고 바꾸려는 경향이 있다. 따라서, 이미 성형된 디바이스의 도핑영역을 최소로 분쇄하기 위해서는, 높은 온도의 공정보다 낮은 온도의 공정이 일반적으로 바람직하다.
산화물 층(78, 78a)(도 14)에서, 포토레지스터층은 공정칩의 표면에 침전되고 마스킹층(82)을 제공하도록 패턴된다. 도 14는 포토레지스터층(82)의 영역(82a)이 상대적으로 얇은 산화물 캡(78a) 위에 놓이고 그 두께에 더해진다는 것을 제외하고는 도 12와 유사하다. 결합된 산화물 층(78a) 및 덮는 포토레지스터 층(82a)은 개구(83)를 통해 N 타입 영역(74)을 형성하기 위한 제 1 이온 불가입성 마스크인 마스킹층(82)을 통하여 주입되는 이온에 의한 오염에 대해 게이트 전극(64) 및 게이트 산화물 층(60)을 효과적으로 보호한다(도 12).
보다 얇은 산화물 층(78)을 사용하는 추가적인 장점은 낮은 이온 주입 에너지가 상대적으로 얇은 층(78)을 침투하는데 사용될 수 있다는 것이다. 보다 낮은 주입 에너지는 주입된 이온과 감소된 이온손실의 위치와 농도를 더 잘 제어할 수 있는 결과를 초래한다.
본 발명의 제 3실시예가 도 15에 도시되어 있다. 여기서 공정칩(90)은 도 12와 같은 조건으로 처리되고, 게이트 산화물 층(60)을 포함하는 트렌치(56)를 채우는 폴리실리콘 게이트 전극(64), 산화물 캡(68a)을 포함하는 상부 산화물 층(68)을 포함한다.
도 12에 도시된 공정칩과 도 15에 도시된 공정칩과의 차이점은, 도 12에서 마스킹 층(70)이 도핑영역(74)의 성형동안 사용된다는 것이다. 마스킹 층(70)을 통하는 개구(72)은 무엇이 쏘스영역(24)의 "외측" 가장자리(24a)(도 13)가 될 것인가를 정의한다. 즉, 쏘스영역의 가장자리는 추후 순차적으로 주입되는 P+ 영역(38)에 의해 접촉된다. 그러나, 도 15에서 도 12의 층(70)과 유사한 마스킹 층은 나타나지 않는다. 그러나, N 불순물 주입은 도 13에 도시되고 앞서 언급한 바와 같이 "외측" 가장자리(24a)를 갖는 것이 아니라 도 15에 부분적으로 도시된 인접한 트렌치 구조로 연장된 주입된 영역(90)을 만든다. 따라서, 도 12에 도시된 마스크(70)와 같이 이온 주입 마스크는 사용되지 않고, 하나의 포토리소스그래픽 단계가 완전히 제거된다.
그 다음, 공정칩은 영역(96)에서 하방으로 및 측방으로 주입된 이온의 확산을 위하여 가열된다. 결과(도 16)는 초기에 주입된 영역이 게이트 산화물 층(60)과 접촉한 영역(96a)내로 연장된다는 것이다. 커다란 측면 팽창에도 불구하고, 영역(96a)은 트랜지스터 N 타입 쏘스영역을 형성하려 한다.
다음, 도 16에 도시된 바와 같이, 패턴된 에칭 마스크(98)는 산화물 캡(68a) 및 캡(68a) 둘레의 산화물 층(68)의 환형부(100)를 덮도록 제공된다. 쏘스영역(96a)의 보다 결정적인 파라미터들로 인하여 상대적으로 적은 정밀도가 마스크(98)의 패턴중에 요구된다. 예를 들어, 깊이 및 게이트 산화물 층(60)과의 접촉관계은 이미 정해졌고, 디바이스의 덜 결정적 요소들만이 성형을 위해 남는다.
도 17에 도시된 바와 같이, 에칭 마스크(98)를 통해 노출된 공정칩의 표면영역은 예를 들어 RIE를 이용하여 도핑된 N 타입 영역(96a)의 깊이보다 큰 P 층(14)내로 깊숙이 에칭된다. 따라서, 중앙 메사(mesa) 구조는 게이트 전극(64)을 둘러 싸면서 게이트 산화물 층(60)과 접촉하는 쏘스영역(96a)을 포함하면서 구비된다.
P 층(14)의 새로운 표면(104)이 노출된 채로, 쏘스영역(96a)을 우선 아래에 놓으려고 측면에서 쌓여지는 P+영역(106)을 형성하기 위하여 P 타입 이온은 주입되고(도 17), 이어지는 가열공정(확산)후에, 그리고, 게이트 산화물 층(60)으로 부터 이격된 쏘스영역(96a)의 외측 가장자리 영역과 부분적으로 합치기 위하여(도 18의 영역(106a)에 의해 도시됨) 위방향을 향한다. 이 단계에서, 비록 메사구조를 포함하고 있지만, 공정칩(90)은 도 13에 도시된 공정칩(50)과 근본적으로 동일하고 그 이후의 진행에서 유사하게 될 수 있다.
본 발명의 제 4실시예가 도 19에 도시되어 있다. 여기서 P 층(14)의 표면영역(124)을 노출하는 개구(122)가 포토레지스터층(126), 실리콘 질화물 층(128) 및 이산화규소층(130)을 통한다는 점만 제외하고, 공정칩(120)은 도 7에 도시된 공정칩(50)과 유사하게 진행된다. 도 7에 도시된 공정칩으로부터 2가지 차이점이 나타난다. 하나는 실리콘 질화물 층(128)이고, 두번째는 산화물 층(130)이 도 7(약 2000-4000Å)의 산화물 층(20)에 비해 상당히 얇다는 것(약 200-400Å)이다.
그 다음, 도 20에 나타난 것의 결과는, 트렌치(136)가 P 층(14)을 통해 N- 층(12)내로 에칭되고, 트렌치 벽은 게이트 산화물 층(138)을 형성하기 위하여 산화되고, 트렌치는 폴리실리콘(64)으로 채워지고, 초과하는 폴리실리콘은 제거된다. 앞에서 설명된 공정들은 사용될 수 있다.
그 다음, 산화물(130) 및 질화물(128)층의 제거없이, 공정칩은 폴리실리콘(64)상에 산화물 캡(140)을 성장시키기 위하여 열적 산화된다. 도 20에 도시된 바와 같이, 개구(122)는 산화물 층(130) 및 게이트 산화물(138)의 가장자리에 노출되기 때문에 이러한 가장자리들도 그 결과로 도 21과 같이 성장하고, 다양한 두께의 캡(140)이 질화물 층(128)의 가장자리(128a) 바로 밑으로 조금 연장된다.
이 시점에서, 도 21에 도시된 공정칩은 도 11에 도시된 공정칩과 어느 정도 유사하다. 그러나, 차이점은 이미 언급한 바와 같이, 도 21의 산화물 층(130)이 도 11의 산화물 층(68)보다 얇다는 것이다. 또한 산화물 층(130)을 덮는 질화물 층(128)의 출현때문에 산화물 캡(140)을 성장시키는데 사용되는 열적 성장공정은 산화물 층(130)의 두께를 증가시키는 원인이 되지 못한다. 이것의 중요성은 다음에서 논의된다.
산화물 캡(140)이 산화물 층(130)과 무관하게 성장하기 때문에, 상대적으로 큰 두께, 예를 들어, 도 11에 도시된 산화물 캡(68a)에 대한 약 900-1200Å의 두께와 비교되는 약 2000-3000Å의 두께(최대두께에서)로 성장할 수 있다.
여분의 두께의 산화물 캡(140)에서, 질화물 층(128)를 통한 개구(122)는 도 22에 도시된 개구(142)로 포토리소스그래픽하게 확대된다. 도 12의 개구(72)를 통해 성형된 N 타입 영역(74)과 근본적으로 동일한 N 타입 영역(144)을 성형하기 위하여 N 타입 불순물 이온은 개구(142)를 통해 그리고 산화물 층(130)(산화물 캡(140)을 통하는 것은 아님)의 노출된 영역을 통해 주입된다. 그러나 도 22의 원도(142)를 통해 노출된 산화물 층 영역(130a)이 도 12에서 노출된 산화물 층 영역(68b)보다 얇기 때문에, 차이점은 주입된 N 타입 영역을 성형하기 위하여 산화물 층을 침투하는데 더 낮은 에너지가 사용된다는 것이다. 이것은 도핑 농도 및 주입된 영역의 위치를 더 좋게 제어하도록 허용하고 실리콘 재료의 손상을 감소시킨다. 또한, 여분의 두께의 산화물 캡(140)은 게이트 전극(64) 및 게이트 산화물 층(136)내의 이온 주입에 대항하여 더 큰 보호를 제공하기도 한다. 따라서, 도 14에 도시된 캡 마스킹 층(82a)과 같은 여분의 이온 마스킹 층이 필요하지 않다.
도 23에서 도시된 것과 같이 게이트 산화물 층(138)과의 접촉내로 연장하기 위하여 그리고 N 타입 쏘스영역(146)을 성형하기 위하여 도22에서 주입된 영역(144)은 확산된다.
확산공정동안, 가열에 의해, 원도(142)를 통해 노출된 산화물 층(130)의 영역(130a)은 노출된 채로 남고, 예를 들어 약 400-1000Å 두께(질화물 층(128)에 의해 덮힌 산화물층(130)의 나머지 영역의 두께 약 200-400Å 에 대해)를 갖는 더 두꺼운 영역(130b)(도 23)으로 성장한다.
그 다음, 도 24에 도시된 것과 같이, 질화물 층(128)은 제거된다. N 쏘스영역(146)으로 부터 조금 이격된 P+ 영역(150)을 성형하기 위하여 산화물 층(130)의 가장 얇은 영역만을 침투하기에 충분한 에너지를 갖고 P 타입 불순물 이온은 공정칩내로 주입된다. P+ 영역(150)은 N영역(146)과의 접촉 내로 확산되고, 그래서, P+영역(38)이 쏘스영역(24)과 접촉한 도 13과 같은 형상을 갖는다.
두가지 점이 알려진다. 하나는 도 24에 도시된 산화물 캡(140a)을 따라 산화물 층(130)의 두꺼운 영역(139b)은 영역(150)을 성형하기 위하여 P 층(14)내로 P 타입 불순물이 주입되는 동안 마스크와 같은 역활을 한다. 따라서, 예를 들어, 도 13에 도시된 마스크(76)를 정의하기 위해 다른 실시예에 사용되었던 포토리소스그래픽 단계는 필요하지 않다. 이것이 공정의 비용을 줄인다.
비록 도시되지 않았지만, 두번째 사항은 공정의 몇몇단계에서 산화물 층(130)은 메탈 전극의 침전을 위하여 실리콘 층(14)의 표면을 노출시키도록 벗겨져야 한다는 사실과 관련이 있다. 도 19-24에서 설명된 공정에서, 최초 산화물 층(130)(도 19)은 실리콘 질화물 층(128)에 의하여 보호되고 있기 때문에, 산화물 층(130)은 상대적으로 순수하고 오염되지 않게 남고 따라서 매우 용이하게 벗겨낼 수 있다. 이러한 점의 결과는 산화물 층(130)을 벗겨내는 동안 노출된 P층(14)의 표면은 산화물 층을 벗겨내는데 사용되는 공정에 의하여 매우 깨끗하고 오염되지 않으며, 그래서 메탈 전극 침전단계는 추가적인 손질이나 표면 준비 공정없이 즉시 수행될 수 있다. 이러한 점은 비용을 줄이고 수율을 더 높이도록 공정을 더 단순화 시킨다는 점에서 바람직하다.
실리콘은 현존하는 바람직한 반도체 재료이다. 마찬가지로, 이산화규소는 게이트 산화물 및 다양한 마스킹 층을 위해 사용되는 현존하는 바람직한 유전체 재료이다. 다른 유전체 재료, 예를 들어 "옥시니트라이드(oxynitride)"(이산화규소 더하기 실리콘 질화물)또는 탄타늄(Tantalum) 산화물도 사용될 수 있다. 비슷하게, 도핑동안 다결정 실리콘은 바람직한 게이트 전극 재료, 텅스텐 규소화합물, 코발트 또는 티타늄이 사용될 수 있다.
반도체 디바이스에서, 반도체 바디의 표면내로 에칭된 트렌치는 아래쪽 표면부터, 높게 도핑된 제 1영역(쏘스); 적절히 도핑된 제 2영역(바디); 및 살짝 도핑된 제 3영역(드레인)을 포함한다. 그리고, 트렌치 벽은 산화된다. 다른 농도의 영역사이의 접합에서 일어나는 에칭율 및 산화물 성장률 변화의 효과를 줄이기 위하여 트렌치는 에칭에 의하여 우선 성형되고 그리고 트렌치 벽은 제 1영역의 성형에 앞서 산화된다.
따라서, 보다 직선적이고 보다 균일한 두께의 산화물을 갖는 트렌치들이 형성된다.

Claims (10)

  1. 제 1표면 및 제 1전기전도를 갖고 제 1전도 타입이 되는 제 1층, 상기 제 1표면과 경계면을 형성하는 제 2층을 포함하고, 상기 제 2층은 상기 제 1층 보다 큰 제 2전기전도를 가지며 제 2전도 타입으로 된 반도체 재료의 바디 내의 MOS 디바이스의 제조방법에 있어서,
    상기 제 1층으로부터 시작하여 상기 제 2층을 통해 반대쪽 경계까지 완전히 지나, 상기 경계면을 지나 상기 제 1층 내로 연장되도록 하여, 상기 제 1 및 제 2층의 노출된 표면을 포함하는 연속 벽을 갖춘 트렌치를 형성하는 에칭 단계; 상기 경계면을 포함하여 상기 노출된 표면의 적어도 일부분을 덮는 상기 벽상에 유전재료로 된 제 3층을 형성하는 제 3 층 형성 단계; 전도성 재료로 상기 트렌치를 충진시키고, 상기 유전재료로 된 층의 적어도 일부분을 전도성 재료로 덮는 단계; 상기 바디의 노출된 표면상에 이산화규소로 된 제 4층을 열적 성장시킴에 있어, 상기 제 4층은 상기 트렌치 둘레에서 간극을 두고 이격되어 상기 제 2층의 상기 반대 표면의 영역 위에 놓인 제 1영역, 상기 트렌치 내에서 상기 전도성 재료의 표면 위의 제 2영역, 및 상기 제 3층과 상기 간극위에 놓인 제 3영역을 포함하고, 상기 제 2 및 제 3 영역은 상기 제 1영역보다 두껍게 이루어지도록, 상기 제 4 층을 열적 성장시키는 제 4층의 열적 성장 단계; 상기 제 4층의 상기 제 2영역 및 제 3영역을 덮으면서, 상기 제 4층의 상기 제 1영역을 노출시키는 개구를 포함하는 제 1 이온 불가입성 마스크를 제공하는 단계 ; 그리고, 제 1 불순물을 상기 제 2층내로 도입시키는 도입 단계로서, 상기 제 2층의 제 1영역을 상기 제 1전도 타입 및 상기 제 2층의 상기 제 2전기전도 보다 큰 제 3전기전도로 바꾸며, 상기 제 1영역은 상기 전도성 재료로 덮힌 상기 유전재료층과 차례로 인접한 트렌치 벽의 일부와 인접하고, 상기 제 1영역은 상기 제 2층내에서 상기 제 1층 및 제 2층 사이의 경계면으로부터 이격되도록 제 1 불순물을 상기 제 2층에 도입하는 제 1 불순물 도입 단계 ;로 이루어지는 것을 특징으로 하는 반도체 재료의 바디 내의 MOS 디바이스의 제조방법.
  2. 제 1항에 있어서, 상기 제 2층의 농도는 크기의 적어도 한 차수의 인수에 의하여 상기 제 1층의 그것보다 크고, 상기 제 1영역의 농도는 크기의 적어도 4차 수의 인수에 의하여 상기 제 2층 보다 큰 것을 특징으로 하는 MOS 디바이스의 제조방법.
  3. 제 2항에 있어서, 상기 제 2층의 상기 반대쪽 표면은 (100) 결정면내에 놓이고, 상기 에칭 단계는 반응 이온 에칭 공정에 의하여 수행되고, 상기 트렌치의 상기 벽은 (110) 결정면 안에 놓이는 것을 특징으로 하는 MOS 디바이스의 제조방법.
  4. 제 3항에 있어서, 상기 전도성 재료로 덮는 단계는 도핑된 폴리실리콘으로 상기 트렌치를 채우는 충진 단계를 포함하는 것을 특징으로 하는 MOS 디바이스의 제조방법.
  5. 삭제
  6. 삭제
  7. 제 1 항에 있어서, 상기 제 1 불순물 도입 단계 이후에, 상기 제 2층의 표면을 노출시키기 위하여 상기 제 1영역의 깊이보다 더 깊이 상기 제 1 이온 불가입성 마스크에 의하여 노출되는 영역을 통해 상기 제 2층 내로 에칭하는 에칭 단계; 그리고 상기 제 2 전도 타입의 제 2영역을 성형하기 위하여 상기 제 2표면을 통해 상기 제 2층 내로 제 2불순물을 도입하는 제 2 불순물 도입 단계 ;를 포함하며, 상기 제 2 영역은 상기 제 2층의 제 2전기전도 보다 큰 제 4전기전도를 갖고 상기 제 1영역과 접촉하는 것을 특징으로 하는 MOS 디바이스의 제조방법.
  8. 제 7 있어서, 상기 제 1 불순물 도입단계 후에, 상기 제 1 이온 불가입성 마스크를 통해 노출된 상기 제 4층의 제 1, 2 및 제 3 영역의 두께를 증가시키는 단계; 상기 제 3영역과 접촉하는 상기 제 4층의 제 4영역을 노출시키기 위해 상기 제 1 이온 불가입성 마스크를 제거하는 단계, 그리고, 상기 제 4층의 제 1, 2 및 제 3영역들 보다 얇은 두께를 갖고, 상기 제 2전도 타입의 상기 제 2 층 내에 제 2영역을 성형하기 위하여 상기 제 4층의 제 4영역을 통해서만 침투하는데 충분히 높은 에너지로 제 2불순물의 이온 주입 단계; 를 포함하고, 상기 제 2영역은 상기 제 2층의 제 2전기전도보다 큰 전기전도가 되고, 상기 제 1이온 불가입성 마스크는 실리콘 질화물을 포함하는 상기 제 1영역과 접촉하도록 하는 것을 특징으로 하는 MOS 디바이스의 제조방법.
  9. 삭제
  10. 바디의 제 1 표면으로 연장되는 트렌치를 갖춘 반도체 재료의 바디에서, 상기 트렌치는 상기 바디의 표면에서 제 2 표면의 제 1 산화물 층으로 덮혀지고, 상기 트렌치는 상기 바디의 표면에서 제 3 표면을 갖춘 폴리실리콘 층으로 충진되는 반도체 재료의 바디를 제공하는 단계, 상기 바디의 제 1 표면에 제 1 두께로, 상기 제 2 및 제 3 표면상에서는 더 큰 두께로 제 2 산화물 층을 열적 성장시키는 단계, 제 1 두께의 제 2 산화물 층의 일부분을 노출시키는 개구를 가지고, 노출 부분에 인접한 상기 제 2 및 제 3표면 상의 더 두꺼운 상기 제 2 산화물 층을 덮는 제 1이온 불가입성 마스크를 제공하는 단계, 그리고 상기 제 2 산화물 층의 상기 노출 부분을 투과할 수 있는 에너지로 상기 바디에 불순물을 이온 주입하는 이온 주입 단계 ;를 포함하는 것을 특징으로 하는 MOS 디바이스의 제조방법.
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