JPH065696A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH065696A JPH065696A JP16089192A JP16089192A JPH065696A JP H065696 A JPH065696 A JP H065696A JP 16089192 A JP16089192 A JP 16089192A JP 16089192 A JP16089192 A JP 16089192A JP H065696 A JPH065696 A JP H065696A
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- silicon
- film
- element isolating
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- polycrystalline silicon
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Abstract
(57)【要約】
【目的】半導体基板上に素子分離溝を設けずにトレンチ
型素子分離法と同等の微小な素子分離領域を形成し、不
純物付着による絶縁破壊更に素子間のリーク電流を低減
し、安定した歩留りを得る。 【構成】半導体基板１上に表面保護膜としてシリコン酸
化膜２異方性エッチング時のストッパーとしてシリコン
窒化膜３を形成し、多結晶シリコン膜４，フォトォジス
ト膜５をマスクとして、基板の素子分離領域にのみシリ
コンイオン７を注入してアモルファスシリコン化する。
次でフォトレジスト膜５，多結晶シリコン膜４，シリコ
ン窒化膜３を取り除いた後、熱処理し、アモルファスシ
リコン層８を比較的粒径の大きい多結晶シリコン層８Ａ
とする。次で基板表面のシリコン酸化膜を除去すること
により、基板上に溝を設けることなしにトレンチ型素子
分離と同等で、かつ電気的に安定した素子分離を実現す
る。
型素子分離法と同等の微小な素子分離領域を形成し、不
純物付着による絶縁破壊更に素子間のリーク電流を低減
し、安定した歩留りを得る。 【構成】半導体基板１上に表面保護膜としてシリコン酸
化膜２異方性エッチング時のストッパーとしてシリコン
窒化膜３を形成し、多結晶シリコン膜４，フォトォジス
ト膜５をマスクとして、基板の素子分離領域にのみシリ
コンイオン７を注入してアモルファスシリコン化する。
次でフォトレジスト膜５，多結晶シリコン膜４，シリコ
ン窒化膜３を取り除いた後、熱処理し、アモルファスシ
リコン層８を比較的粒径の大きい多結晶シリコン層８Ａ
とする。次で基板表面のシリコン酸化膜を除去すること
により、基板上に溝を設けることなしにトレンチ型素子
分離と同等で、かつ電気的に安定した素子分離を実現す
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に素子分離領域の形成方法に関する。
関し、特に素子分離領域の形成方法に関する。
【０００２】
【従来の技術】半導体集積回路の集積度の向上に伴い、
素子分離領域等の２次元的面積を縮小させる必要性か
ら、シリコン基板に幅１μｍ，深さ数μｍ程度の溝を形
成して絶縁物質を埋め込み、素子間の電気的分離を行う
トレンチ型素子分離技術が開発，研究されている。トレ
ンチ素子分離は選択酸化法による素子分離に比べて、素
子分離領域を大幅に縮小できるという利点をもってい
る。以下従来のトレンチ素子分離のプロセスを図２を用
いて説明する。
素子分離領域等の２次元的面積を縮小させる必要性か
ら、シリコン基板に幅１μｍ，深さ数μｍ程度の溝を形
成して絶縁物質を埋め込み、素子間の電気的分離を行う
トレンチ型素子分離技術が開発，研究されている。トレ
ンチ素子分離は選択酸化法による素子分離に比べて、素
子分離領域を大幅に縮小できるという利点をもってい
る。以下従来のトレンチ素子分離のプロセスを図２を用
いて説明する。
【０００３】まず図２（ａ）に示すように、シリコン酸
化膜１０をマスクとしてシリコン基板１に異方性エッチ
ングを施し、深さ５〜８μｍの溝１１を形成する。次に
図２（ｂ）に示すように、異方性エッチングによる溝１
１内壁の損傷を表面酸化により除いた後に、形成された
酸化膜を等方性エッチングで除去し、再度溝１１内壁を
熱酸化し厚さ約１０ｎｍのシリコン酸化膜２Ａを形成す
る。次に減圧化学気相成長法（以下減圧ＣＶＤ法と記
す）を用いて多結晶シリコン膜４Ａを約１．５μｍ堆積
する。次に図２（ｃ）に示すように、溝外に堆積した多
結晶シリコン膜４Ａをエッチバックすることにより、ト
レンチ型の素子分離領域を形成する。なお溝内の埋め込
み材としてＣＶＤ法による酸化膜やＢＰＳＧ膜等を用い
ることもある。また、多結晶シリコン膜を堆積した後、
熱酸化する方法も提案されている。
化膜１０をマスクとしてシリコン基板１に異方性エッチ
ングを施し、深さ５〜８μｍの溝１１を形成する。次に
図２（ｂ）に示すように、異方性エッチングによる溝１
１内壁の損傷を表面酸化により除いた後に、形成された
酸化膜を等方性エッチングで除去し、再度溝１１内壁を
熱酸化し厚さ約１０ｎｍのシリコン酸化膜２Ａを形成す
る。次に減圧化学気相成長法（以下減圧ＣＶＤ法と記
す）を用いて多結晶シリコン膜４Ａを約１．５μｍ堆積
する。次に図２（ｃ）に示すように、溝外に堆積した多
結晶シリコン膜４Ａをエッチバックすることにより、ト
レンチ型の素子分離領域を形成する。なお溝内の埋め込
み材としてＣＶＤ法による酸化膜やＢＰＳＧ膜等を用い
ることもある。また、多結晶シリコン膜を堆積した後、
熱酸化する方法も提案されている。
【０００４】
【発明が解決しようとする課題】この従来の半導体装置
の製造方法では、半導体基板にエッチングにて溝を設
け、エッチングの際に用いたマスクの酸化膜を除去し、
更に何らかの方法により溝内に絶縁物質を埋め込んで素
子分離領域を形成するという複雑な工程を必要とする。
更にそれらの工程、或いは工程間で、図２（ｃ）に示し
たように、溝内に不純物１２が侵入し、素子間の電気的
絶縁が破壊されるという懸念があるため、非常に高い清
浄度が要求されるという問題点がある。
の製造方法では、半導体基板にエッチングにて溝を設
け、エッチングの際に用いたマスクの酸化膜を除去し、
更に何らかの方法により溝内に絶縁物質を埋め込んで素
子分離領域を形成するという複雑な工程を必要とする。
更にそれらの工程、或いは工程間で、図２（ｃ）に示し
たように、溝内に不純物１２が侵入し、素子間の電気的
絶縁が破壊されるという懸念があるため、非常に高い清
浄度が要求されるという問題点がある。
【０００５】また溝内の埋め込み材として段差被覆性に
優れる多結晶シリコン膜を用いた場合、埋め込まれた多
結晶シリコン膜の電気的なポテンシャルが周囲電場の影
響によって変動し、素子間のリーク電流の原因になると
いう問題がある。これは多結晶シリコンの粒径が小さ
く、そのおのおのの境界が、結晶の格子欠陥と同様局在
準位となり、電子が遷移してリーク電流となる現象であ
る。粒径の大きい多結晶シリコン程、このリーク電流は
減少するということが知られている。
優れる多結晶シリコン膜を用いた場合、埋め込まれた多
結晶シリコン膜の電気的なポテンシャルが周囲電場の影
響によって変動し、素子間のリーク電流の原因になると
いう問題がある。これは多結晶シリコンの粒径が小さ
く、そのおのおのの境界が、結晶の格子欠陥と同様局在
準位となり、電子が遷移してリーク電流となる現象であ
る。粒径の大きい多結晶シリコン程、このリーク電流は
減少するということが知られている。
【０００６】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、シリコン基板の素子分離領域にシリコンイオ
ンを注入し基板のシリコンをアモルファス化する工程
と、前記シリコン基板を熱処理し前記アモルファスシリ
コンを多結晶シリコンとする工程とを含むものである。
造方法は、シリコン基板の素子分離領域にシリコンイオ
ンを注入し基板のシリコンをアモルファス化する工程
と、前記シリコン基板を熱処理し前記アモルファスシリ
コンを多結晶シリコンとする工程とを含むものである。
【０００７】
【実施例】次に本発明に関して図面を参照して説明す
る。
る。
【０００８】図１（ａ）〜（ｃ）は本発明の第１の実施
例を説明する為の工程順に示した半導体チップの断面図
である。
例を説明する為の工程順に示した半導体チップの断面図
である。
【０００９】まず図１（ａ）に示すように、シリコン基
板１上に表面保護膜として熱酸化によるシリコン酸化膜
２，エッチバックストッパーとしてシリコン窒化膜３及
びマスクとしての多結晶シリコン膜４を堆積した後、フ
ォトレジスト膜５を塗布し、フォトリソグラフィー及び
異方性エッチングを用いて、素子分離領域を設けるシリ
コン基板１上の多結晶シリコン膜４のみを除去し開口部
６を形成する。
板１上に表面保護膜として熱酸化によるシリコン酸化膜
２，エッチバックストッパーとしてシリコン窒化膜３及
びマスクとしての多結晶シリコン膜４を堆積した後、フ
ォトレジスト膜５を塗布し、フォトリソグラフィー及び
異方性エッチングを用いて、素子分離領域を設けるシリ
コン基板１上の多結晶シリコン膜４のみを除去し開口部
６を形成する。
【００１０】次に図１（ｂ）に示すように、イオン注入
技術を用いてシリコンイオン７を４〜５ＭｅＶ，２〜４
×１０15ｃｍ-2の条件でシリコン基板１に注入し、深さ
５μｍ程度のアモルファスシリコン層８を形成する。
技術を用いてシリコンイオン７を４〜５ＭｅＶ，２〜４
×１０15ｃｍ-2の条件でシリコン基板１に注入し、深さ
５μｍ程度のアモルファスシリコン層８を形成する。
【００１１】次に図１（ｃ）に示すように、フォトレジ
スト膜５を除去し、多結晶シリコン膜４をエッチバック
して除去した後に、等方性エッチング法を用いてシリコ
ン窒化膜３を除去する。
スト膜５を除去し、多結晶シリコン膜４をエッチバック
して除去した後に、等方性エッチング法を用いてシリコ
ン窒化膜３を除去する。
【００１２】次に８００〜１２００℃の熱処理を行な
い、固相エピタキシャル成長によりアモルファスシリコ
ン層８を多結晶シリコン層８Ａにする。このとき得られ
る多結晶シリコンは、通常の減圧ＣＶＤ法で得られる多
結晶シリコンに比べ数〜数十倍の粒径を持つ。以下等方
性エッチング法を用いシリコン酸化膜２を除去し素子分
離領域を完成させる。
い、固相エピタキシャル成長によりアモルファスシリコ
ン層８を多結晶シリコン層８Ａにする。このとき得られ
る多結晶シリコンは、通常の減圧ＣＶＤ法で得られる多
結晶シリコンに比べ数〜数十倍の粒径を持つ。以下等方
性エッチング法を用いシリコン酸化膜２を除去し素子分
離領域を完成させる。
【００１３】このように第１の実施例によれば、素子分
離領域に形成される多結晶シリコンは粒径が大きいため
リーク電流の発生を抑制できる。
離領域に形成される多結晶シリコンは粒径が大きいため
リーク電流の発生を抑制できる。
【００１４】上記第１の実施例では、シリコンイオンの
注入でアモルファスシリコン層を形成したのち、熱処理
して多結晶シリコンとしたが、第２の実施例では水素イ
オンを注入したのち熱処理する方法について説明する。
まず図１（ｂ）に示したように第１の実施例と同様の工
程で素子分離領域を設ける基板１にシリコンイオン７を
注入し、アモルファスシリコン層８を形成する。次にイ
オン注入技術を用いアモルファスシリコン層８に１００
〜１５０ｋｅＶ，２〜５×１０15ｃｍ-2で水素イオンを
注入する。
注入でアモルファスシリコン層を形成したのち、熱処理
して多結晶シリコンとしたが、第２の実施例では水素イ
オンを注入したのち熱処理する方法について説明する。
まず図１（ｂ）に示したように第１の実施例と同様の工
程で素子分離領域を設ける基板１にシリコンイオン７を
注入し、アモルファスシリコン層８を形成する。次にイ
オン注入技術を用いアモルファスシリコン層８に１００
〜１５０ｋｅＶ，２〜５×１０15ｃｍ-2で水素イオンを
注入する。
【００１５】以下、第１の実施例と同様にマスク多結晶
シリコン４を除去した後に８００〜１２００℃の熱処理
を行ない、アモルファスシリコン層を多結晶シリコン化
する。このとき水素イオンは多結晶シリコンの粒界のシ
リコン原子の未結合手と結合し、局在準位が減少するた
め電気的に安定化する。その後、酸化膜を除去し素子分
離領域を得る。
シリコン４を除去した後に８００〜１２００℃の熱処理
を行ない、アモルファスシリコン層を多結晶シリコン化
する。このとき水素イオンは多結晶シリコンの粒界のシ
リコン原子の未結合手と結合し、局在準位が減少するた
め電気的に安定化する。その後、酸化膜を除去し素子分
離領域を得る。
【００１６】
【発明の効果】以上説明したように本発明は、素子分離
領域を設けようとする半導体基板上へのシリコンイオン
の注入と、このイオン注入によって得られたアモルファ
スシリコン層を熱処理し、固相エピタキシャル成長させ
ることによる多結晶シリコンの形成を組み合わせて素子
分離領域を形成することにより、半導体基板上に溝を設
けることなしにトレンチ型の素子分離と同等の微細な素
子分離が実現できる。
領域を設けようとする半導体基板上へのシリコンイオン
の注入と、このイオン注入によって得られたアモルファ
スシリコン層を熱処理し、固相エピタキシャル成長させ
ることによる多結晶シリコンの形成を組み合わせて素子
分離領域を形成することにより、半導体基板上に溝を設
けることなしにトレンチ型の素子分離と同等の微細な素
子分離が実現できる。
【００１７】またアモルファスシリコンを熱処理し、通
常の数〜数十倍の粒径をもつ多結晶シリコンを形成する
ことにより、リーク電流を制御し得る電気的に安定した
素子分離が実現できる。本発明の適用により、２０％の
リーク不良低減、及び微細な不純物付着による絶縁破壊
を完全に防ぐことができる。
常の数〜数十倍の粒径をもつ多結晶シリコンを形成する
ことにより、リーク電流を制御し得る電気的に安定した
素子分離が実現できる。本発明の適用により、２０％の
リーク不良低減、及び微細な不純物付着による絶縁破壊
を完全に防ぐことができる。
【図１】本発明の第１の実施例を説明するための工程順
に示した半導体チップの断面図。
に示した半導体チップの断面図。
【図２】従来の半導体装置の製造方法を説明するための
工程順に示した半導体チップの断面図。
工程順に示した半導体チップの断面図。
１ シリコン基板 ２，２Ａ シリコン酸化膜 ３ シリコン窒化膜 ４，４Ａ 多結晶シリコン膜 ５ フォトレジスト膜 ６ 開口部 ７ シリコンイオン ８ アモルファスシリコン層 ８Ａ 多結晶シリコン層 １０ シリコン酸化膜 １２ 不純物
Claims (1)
- 【請求項１】 シリコン基板の素子分離領域にシリコン
イオンを注入し基板のシリコンをアモルファス化する工
程と、前記シリコン基板を熱処理し前記アモルファスシ
リコンを多結晶シリコンとする工程とを含むことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16089192A JPH065696A (ja) | 1992-06-19 | 1992-06-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16089192A JPH065696A (ja) | 1992-06-19 | 1992-06-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065696A true JPH065696A (ja) | 1994-01-14 |
Family
ID=15724604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16089192A Withdrawn JPH065696A (ja) | 1992-06-19 | 1992-06-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065696A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210051151A (ko) | 2019-10-30 | 2021-05-10 | 길형준 | 뮤직박스 |
-
1992
- 1992-06-19 JP JP16089192A patent/JPH065696A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210051151A (ko) | 2019-10-30 | 2021-05-10 | 길형준 | 뮤직박스 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |