CN111584630A - 绝缘体上硅pmos器件的制造方法 - Google Patents

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Abstract

本发明涉及一种绝缘体上硅PMOS器件的制造方法。该方法包括：获取基底，所述基底包括衬底、衬底上的埋氧层及埋氧层上的半导体层，半导体层中形成有N阱、源极区、漏极区，半导体层上形成有栅极；形成覆盖半导体层和栅极的介质层；在介质层中开设多个通孔，在介质层上形成金属连线层，所述金属连线层通过各通孔中填充的导电介质将源极区、漏极区及栅极引出；在金属连线层上形成钝化层，并通过光刻和刻蚀图形化钝化层，所述刻蚀是干法刻蚀；然后进行热处理工艺，热处理的工艺温度大于420摄氏度。通过提高热处理的工艺温度，有效的提高了PMOS管的背栅开启电压，解决了传统工艺中PMOS器件漏电过大的问题。

Description

绝缘体上硅PMOS器件的制造方法
技术领域
本发明涉及半导体集成电路技术领域，特别是涉及一种绝缘体上硅PMOS器件的制造方法。
背景技术
相对于普通的体硅器件，SOI(Silicon-On-Insulator，绝缘体上硅)器件具有隔离效果好,无栓锁效应,抗辐照效果好,寄生电容小,芯片设计面积小等一系列优点。
一般SOI包含3个层次：衬底(handle wafer)、衬底上的埋氧层(BOX)和埋氧层上的半导体层(SOI)，对于SOI衬底的PMOS晶体管来说，从底部向上看存在一个寄生器件：寄生器件的栅极为Si衬底，埋氧层为寄生器件的栅氧，寄生器件的源极区和漏极区是半导体层中的P+，半导体层中的N阱是寄生器件的N阱,如果衬底上加电压，可以在N阱靠近埋氧层的地方形成一个沟道，临界形成寄生沟道的电压值称之为背栅开启电压，是SOI器件的一个重要评估参数。背栅开启电压较小时，会出现器件漏电过大的问题(当衬底有一些未知的感应电荷的时候,容易在顶层硅靠近BOX的地方形成寄生沟道，导致正面的器件漏电，从而造成电路实效)。
发明内容
基于此，有必要提供一种背栅开启电压足够高的绝缘体上硅PMOS器件的制造方法。
一种绝缘体上硅PMOS器件的制造方法，包括：获取基底，所述基底包括衬底、衬底上的埋氧层及埋氧层上的半导体层，所述半导体层中形成有N阱、源极区、漏极区，所述半导体层上形成有栅极；形成覆盖所述半导体层和栅极的介质层；在所述介质层中开设多个通孔，在所述介质层上形成金属连线层，所述金属连线层通过各所述通孔中填充的导电介质将所述源极区、漏极区及栅极引出；在所述金属连线层上形成钝化层，并通过光刻和刻蚀图形化所述钝化层，所述刻蚀是干法刻蚀；图形化所述钝化层后进行热处理，所述热处理的工艺温度大于420摄氏度。
在其中一个实施例中，所述热处理的工艺温度为420摄氏度～430摄氏度。
在其中一个实施例中，所述热处理是在氮气和氢气的气氛中进行。
在其中一个实施例中，所述热处理是使得所述金属连线层与硅形成合金的合金工艺。
在其中一个实施例中，所述衬底的电阻率大于100Ω·cm。
在其中一个实施例中，所述绝缘体上硅PMOS器件为射频器件。
在其中一个实施例中，所述金属连线层包括至少两层结构、且顶层结构为氮化钛，所述刻蚀在刻蚀掉钝化层后继续向下刻蚀去除所述氮化钛。
在其中一个实施例中，所述获取基底的步骤还包括：在所述埋氧层上形成浅槽隔离，以对所述半导体层的有源区进行隔离。
在其中一个实施例中，所述获取基底的步骤还包括：在所述半导体层中形成轻掺杂漏极；在所述栅极的两侧形成侧墙。
在其中一个实施例中，还包括使所述源极区、漏极区及栅极表面形成自对准硅化物的步骤。
上述绝缘体上硅PMOS器件的制造方法，通过提高热处理的工艺温度，消除了后段工艺制程中钝化层干法刻蚀带来的电荷在埋氧层和衬底界面处形成的界面态，从而有效提高了PMOS管的背栅开启电压，解决了传统工艺中PMOS器件漏电过大的问题。
附图说明
图1为一实施例中绝缘体上硅PMOS器件的制造方法流程图；
图2为一实施例中PMOS器件背栅开启电压的I-V曲线对比图；
图3为一实施例中获取基底的流程图；
图4A为一实施例中包括衬底、埋氧层及半导体层的基底的示意图，图4B是对图4A所示的结构上继续形成N阱、源/漏极区、栅极后的示意图；
图5是图1所示的步骤S110在一实施例中的子步骤流程图。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
本文所使用的半导体领域词汇为本领域技术人员常用的技术词汇，例如对于P型和N型杂质，为区分掺杂浓度，简易的将P+型代表重掺杂浓度的P型，P型代表中掺杂浓度的P型，P-型代表轻掺杂浓度的P型，N+型代表重掺杂浓度的N型，N型代表中掺杂浓度的N型，N-型代表轻掺杂浓度的N型。
图1为一实施例中绝缘体上硅PMOS器件的制造方法流程图。
一种绝缘体上硅PMOS器件的制造方法，包括：
S110，获取基底。
参见图4A，在一个实施例中，首先获取包括衬底10、衬底10上的埋氧层20及埋氧层20上的半导体层30的基底。
在一个实施例中，获取图4A所示的基底后，依次形成N阱32、源/漏极区34、栅极50，如图4B所示。在一个实施例中，栅极50的多晶硅栅和半导体层30之间还形成有栅氧层(图4B中未示)。
参见图5，在一个实施例中，步骤S110包括以下子步骤：
S112，光刻并离子注入形成N阱。
在半导体层30的有源区上光刻，并向半导体层30内进行N型离子注入，形成N阱32。
S114，在半导体层上形成栅氧层。
在半导体层30上生长一层氧化层作为栅氧层。
S116，在栅氧层上形成多晶硅栅。
在栅氧层上淀积多晶硅，用多晶硅光刻版光刻并刻蚀多晶硅(和栅氧层)形成栅极50。
S120，形成覆盖半导体层和栅极的介质层。
介质层可以是层间介质(ILD)。在一个实施例中，层间介质可为氧化硅层，例如利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，具体可以是未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，层间介质也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。
S130，在介质层中开设通孔，介质层上形成金属连线层。
在一个实施例中，是光刻并刻蚀介质层形成通孔，并向通孔内填充导电金属(例如铝、钨等)；然后在介质层上淀积金属，光刻并刻蚀后形成金属连线层。金属连线层通过各通孔中填充的导电介质将源极区、漏极区及栅极引出作为电极。在本实施例中，阱区32也设置有通孔从而作为体区(bulk)引出形成电极端口。
S140，形成钝化层，并对其进行图形化。
在金属连线层上淀积钝化层，并通过光刻和刻蚀图形化所述钝化层。其中，钝化层的刻蚀采用干法刻蚀。
S150，热处理工艺。
步骤S140完成后，对得到的结构(wafer)进行热处理，热处理的工艺温度大于420摄氏度。热处理可以带来一些好的效果，例如消除前面的工艺步骤中等离子对晶格造成的损伤。在一个实施例中，热处理是使得金属连线层与硅形成合金的合金工艺，可以使得金属连线层与硅形成良好的欧姆接触，消除硅表面的悬挂键。
上述绝缘体上硅PMOS器件的制造方法，通过提高热处理的工艺温度，消除了后段工艺制程中钝化层干法刻蚀带来的电荷在埋氧层和衬底界面处形成的界面态，从而有效提高了PMOS管的背栅开启电压，解决了传统工艺中PMOS器件漏电过大的问题。
可以理解的，步骤S150的热处理工艺如果温度过高，会对器件的部分结构(例如金属材质的结构)造成负面影响。在一个实施例中，热处理的工艺温度为420～430摄氏度；在另外的实施例中，热处理的工艺温度为425摄氏度。
在一个实施例中，热处理是在氮气和氢气的气氛中进行。具体地，可以将wafer放到炉管恒温区，然后在炉管中依次通入N2和H2，热处理工艺温度为420～430摄氏度，工艺时间根据实际需求设置，例如几十分钟。
在一个实施例中，金属连线层包括至少两层结构、且顶层结构为氮化钛。步骤S140中在刻蚀掉钝化层后继续向下刻蚀去除金属连线层表层的氮化钛，以降低封装打线的接触电阻。
在一个实施例中，步骤S140淀积钝化层是采用高密度等离子增强化学气相淀积(HDPCVD)工艺，钝化层包括从下到上的二氧化硅、富硅氧化物(silicon rich oxide，缩写SRO)、氮化硅三层结构。在一个实施例中，淀积钝化层是淀积二氧化硅2000纳米、富硅氧化物150纳米、氮化硅530纳米。
由于后段制程工艺过程中的电荷较大，尤其对于钝化刻蚀，由于钝化层膜层较厚，并且在一些实施例中钝化刻蚀除了对钝化层进行刻蚀外，还需要刻蚀掉顶层金属上的氮化钛，所以整个钝化刻蚀的量相对较大。钝化刻蚀制程中使用的功率较大、工艺时间较长，容易在埋氧层和衬底的界面处形成界面态，导致器件背栅开启电压偏低,漏电偏高。在一个实施例中，钝化刻蚀采用等离子增强刻蚀。在进一步的实施例中，该等离子增强刻蚀的刻蚀气体是CF4和CHF3，刻蚀功率是1100W，刻蚀时间为300秒，可以看到刻蚀功率较大、时间较长。
上述绝缘体上硅PMOS器件的制造方法尤其适用于射频产品，因为射频产品要有好的射频效果，需要降低衬底在高频率下所产生的串扰，因此需要将衬底的电阻率提高。一般逻辑产品的衬底电阻率在10Ω·cm左右，但是射频产品的衬底电阻率，会是几百乃至上千Ω·cm(即所谓的高阻衬底)。可以理解的，在其他实施例中，上述绝缘体上硅PMOS器件的制造方法同样适用于其他类型的器件。
在一个实施例中，衬底10的电阻率大于100Ω·cm。
在一个实施例中，步骤S112之前还包括在埋氧层20上形成浅槽隔离(STI)的步骤，以对半导体层30的有源区进行隔离。具体可以在基底表面涂覆光刻胶后，采用有源区光刻版进行光刻，在光刻胶被去除的区域形成硅氧化物作为STI。
在一个实施例中，步骤S112和S114之间还包括快速热退火(RTA)的步骤。RTA的目的是将注入杂质激活，并且有一定的扩散过程以达到需求的结深和浓度。在一个实施例中，RTA的温度在1000摄氏度左右。
如图3所示，在一个实施例中，步骤S110还包括：
S310，在半导体层中形成轻掺杂漏极。
在一个实施例中，形成栅极50之后通过LDD光刻版进行光刻并注入N型离子，在栅极50两侧下方的N阱32内形成轻掺杂漏极区域。
S320，在栅极的两侧形成侧墙。
在一个实施例中，是淀积侧墙的材料后，通过刻蚀在栅极50的两侧形成侧墙。
在一个实施例中，还包括使源极区、漏极区及栅极50表面形成自对准硅化物的步骤。
图2为一实施例中实验得出的PMOS器件背栅开启电压的I-V曲线对比图，其中，改善前(传统热处理)的热处理工艺温度为400摄氏度，可以看到在电压＝5V(即图2中背面衬底电压为-5)时漏端电流的绝对值已经升高很多，也就是器件漏电太大(对于PMOS晶体管来说，开启电压越负，表示越不容易开启)；作为对比采用一个热处理工艺温度为430摄氏度的实施例，可以看到背栅开启电压得到了明显的改善。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种绝缘体上硅PMOS器件的制造方法，包括：
获取基底，所述基底包括衬底、衬底上的埋氧层及埋氧层上的半导体层，所述半导体层中形成有N阱、源极区、漏极区，所述半导体层上形成有栅极；
形成覆盖所述半导体层和栅极的介质层；
在所述介质层中开设多个通孔，在所述介质层上形成金属连线层，所述金属连线层通过各所述通孔中填充的导电介质将所述源极区、漏极区及栅极引出；
在所述金属连线层上形成钝化层，并通过光刻和刻蚀图形化所述钝化层，所述刻蚀是干法刻蚀；
图形化所述钝化层后进行热处理，所述热处理的工艺温度大于420摄氏度。
2.根据权利要求1所述的制造方法，其特征在于，所述热处理的工艺温度为420摄氏度～430摄氏度。
3.根据权利要求2所述的制造方法，其特征在于，所述热处理是在氮气和氢气的气氛中进行。
4.根据权利要求1-3中任一项所述的制造方法，其特征在于，所述热处理是使得所述金属连线层与硅形成合金的合金工艺。
5.根据权利要求1所述的制造方法，其特征在于，所述衬底的电阻率大于100Ω·cm。
6.根据权利要求1所述的制造方法，其特征在于，所述绝缘体上硅PMOS器件为射频器件。
7.根据权利要求1所述的制造方法，其特征在于，所述金属连线层包括至少两层结构、且顶层结构为氮化钛，所述刻蚀在刻蚀掉钝化层后继续向下刻蚀去除所述氮化钛。
8.根据权利要求1所述的制造方法，其特征在于，所述获取基底的步骤还包括：在所述埋氧层上形成浅槽隔离，以对所述半导体层的有源区进行隔离。
9.根据权利要求1所述的制造方法，其特征在于，所述获取基底的步骤还包括：
在所述半导体层中形成轻掺杂漏极；
在所述栅极的两侧形成侧墙。
10.根据权利要求1所述的制造方法，其特征在于，还包括使所述源极区、漏极区及栅极表面形成自对准硅化物的步骤。
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