TWI672813B - 用於改善遷移率之具有應力材料的異質接面雙極電晶體結構及其形成方法 - Google Patents
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Abstract
根據本文中之半導體裝置，該裝置包括基板。主動裝置形成在該基板中。該主動裝置包括集極區、形成於該集極區上之基極區、及形成於該基極區上之射極區。隔離結構圍繞該主動裝置而形成在該基板中。以壓縮材料填充之溝槽係形成於該基板中，並且係側向地安置成相鄰於該射極區與基極區。該溝槽至少部分地延伸入該基極區內。
Description
本案揭露大體上係關於積體電路裝置結構，並且更具體地說，係關於用於改善遷移率之具有應力材料於溝槽中的裝置結構。
矽鍺(SiGe)異質接面雙極電晶體(HBT)已廣泛用於高速及高頻應用。對於一般雙極性接面電晶體(BJT)，與中心層中之基極及頂層中之射極相比較，位於合夾層(sandwich layer)底端之集極接面有更多電流在流動。
諸如射頻(RF)應用中所使用之功率放大器(PA)、低雜訊放大器(LNA)及開關一般合併雙極性接面電晶體(BJT)、以及尤其是合併高效能異質接面雙極電晶體(HBT)。為增加此類電晶體之單位短路電流增益頻率(fT)(即切換速度)而變更設計會相應增加放大器之線性度及增益。所屬技術領域中具有通常知識者將認識的是，fT為包括寄生電阻及寄生電容在內之裝置寄生現象的函數。舉例而言，BJT或HBT之fT能藉由減少基極射極電容(Cbe)及/
或降低射極電阻(Re)來增加，結果會增加合併此類BJT或HBT之放大器的線性度及增益。Cbe通常是藉由增加該等基極與射極之間的間隔距離來降低。不幸的是，此技術導致射極電阻(Re)相應增加，致使fT降低。BJT或HBT的尺寸，尤其是寬度，若增加而使Re降低且fT增大，則Cbe將會相應增加。因此，將有助益的是要提供一種形成電晶體結構(例如：BJT或HBT結構)之方法，容許隨著諸如基極射極電容(Cbe)、集極基極電容(Ccb)及基極電阻(Rb)等寄生現象減少而有更高的增益頻率(fT/fmax)。
為了降低基極電阻(Rb)並使增益頻率(fT/fmax)更高，可將應力效應用於改善基極與集極之載子遷移率。相鄰於HBT之溝槽係以壓縮材料填充，能用於改善基極與集極區之載子遷移率。載子遷移率係指電荷載子受電場拉動而穿過金屬或半導體移動的速度。一般來說，載子遷移率一詞係指半導體中電子與電洞兩者之遷移率。改善後的載子遷移率使fT提升並使Rb降低。另外，降低基極電阻(Rb)能使fmax及增益提升。鑑於前述，本文中所揭示的是電晶體(例如：雙極性接面電晶體(BJT)或異質接面雙極電晶體(HBT))，其合併壓縮材料以改善基極與集極區之載子遷移率。此壓縮材料可由諸層鈦(Ti)及鋁(Al)膜形成，其係在拉伸條件下圍繞射極而沉積於溝槽中，並且隨著形成TiAl3之Ti-Al反應而變為有壓縮性。在一些具體實施例中，可使用氮化鈦(TiN)或其它壓縮材料之膜件，其如沉積具有壓縮性並且保持壓縮性。
根據本文中之半導體裝置，該裝置包括基板。主動裝置形成在該基板中。該主動裝置為NPN電晶體，其具有集極區、形成於該集極區上之基極區、及形成於該基極區上之射極區。隔離結構圍繞該主動裝置而形成在該基板中。以壓縮材料填充之溝槽係形成於該基板中，並且係側向地安置成相鄰於該等射極區與基極區。該溝槽至少部分地延伸該基極區內。
根據本文中之結構，異質接面雙極電晶體結構包括射極、具有外質基極與本質基極之基極、以及集極。在一些具體實施例中，異質接面雙極電晶體之基極含有SiGe。圍繞該等射極、基極及集極形成淺溝槽隔離(STI)結構。溝槽係側向地安置成相鄰於該射極與基極。該溝槽至少部分地延伸該基極內。壓縮材料填充該溝槽，並且改善該基極與集極中之載子遷移率。該異質接面雙極電晶體為NPN型電晶體。
根據本文中之方法，主動裝置形成於矽基板上。該主動裝置為NPN電晶體，其包括集極區、形成於該集極區上之基極區、及形成於該基極區上之射極區。隔離結構圍繞該NPN電晶體而形成在該矽基板中。該隔離結構含有介電質。溝槽形成係於該矽基板中，並且相鄰該NPN電晶體而側向安置。該溝槽係至少部分地形成到該基極區內。該溝槽以壓縮材料填充以改善該基極與集極區中之載子遷移率。
111‧‧‧異質接面雙極電晶體、HBT
114‧‧‧基板
117‧‧‧隔離結構
120‧‧‧射極
123‧‧‧基極
125‧‧‧本質基極
126‧‧‧外質基極
129‧‧‧集極
132‧‧‧矽化物層
135‧‧‧射極接觸部、接觸部
138‧‧‧基極接觸部、接觸部
141‧‧‧集極接觸部
144‧‧‧介電層
147‧‧‧溝槽
150‧‧‧氧化間隔物
156‧‧‧鋁層
160‧‧‧核心
163‧‧‧底切區
166‧‧‧氮化物層
169‧‧‧氣隙
172‧‧‧鈍化層
210~240‧‧‧步驟
本文中之裝置及方法將會參照圖式經由以下詳細說明而更加讓人了解，此等圖式不必然按照比例繪製，其中：第1至6圖(包括第3a及3b圖)為截面圖，其繪示根據本文中之裝置及方法所形成之部分完成的IC結構；第7圖為截面圖，其繪示根據本文中之裝置及方法之另一具體實施例所形成之部分完成的IC結構；第8及9圖為截面圖，其繪示根據本文中之裝置及方法之另一具體實施例所形成之部分完成的IC結構；第10至14圖根據本文中之裝置及方法展示具有溝槽之NPN佈局的平面圖；以及第15圖為流程圖，其繪示本文中之裝置及方法。
將輕易理解的是，大體上如本文圖式所述及所示，除了本文中所述之裝置及方法以外，還可用各式各樣不同的組態，設置且設計本揭露之裝置及方法。因此，如圖式中所示，以下對於裝置及方法之詳細說明用意不在於限制隨附申請專利範圍所定義之範疇，而只是代表所選擇之裝置及方法。以下說明用意僅在於舉例，並且單純地繪示裝置及方式之某些概念，如本文中所揭示及主張者。
如上述，諸如射頻(RF)應用中所使用之功率放大器(PA)、低雜訊放大器(LNA)及開關一般合併雙極性接面電晶體(BJT)、以及尤其是合併高效能異質接面雙極電晶體(HBT)。為增加此類電晶體之單位短路電流增益頻率(fT)(即切換速度)而變更設計會相應增加放大器之線性度及增益。所屬技術領域中具有通常知識者將認識的是，fT為包括寄生電阻及寄生電容在內之裝置寄生現象的函數。舉例而言，BJT或HBT之fT能藉由減少基極射極電容(Cbe)及/或降低射極電阻(Re)來增加，結果會使合併此類BJT或HBT之放大器改善線性度及增益。Cbe通常是藉由增加該基極與射極之間的間隔距離來降低。不幸的是，此技術導致射極電阻(Re)相應增加，致使fT降低。BJT或HBT的尺寸，尤其是寬度，若增加而使Re降低且fT增大，則Cbe將會相應增加。因此，將有助益的是要提供一種形成電晶體結構(例如：BJT或HBT結構)之方法，容許隨著諸如基極射極電容(Cbe)、集極基極電容(Cbe)及基極電阻(Rb)等寄生現象下降而有更高增益頻率(fT/fmax)。
鑑於前述，本文中所揭示的是電晶體(例如：雙極性接面電晶體(BJT)或異質接面雙極電晶體(HBT))，其合併壓縮材料以改善基極與集極區之載子遷移率。此壓縮材料可由諸層鈦(Ti)及鋁(Al)膜形成，其係在拉伸條件下圍繞射極而沉積於溝槽中，並且隨著形成TiAl3之Ti-Al反應而變為有壓縮性。在一些具體實施例中，可使用諸如氮化鈦(TiN)之壓縮膜，其保持壓縮性。在具體實施例中，TiN能比TiAl3薄很多。
請參閱圖式，第1圖展示異質接面雙極電晶體(HBT)，大體上標示為111。HBT 111可在基板114上形成，在基板114中形成有隔離結構117。隔離結構117應含有介電質。在一些情況下，隔離結構117可以是淺溝槽隔離(STI)，如所屬技術領域中具有通常知識者將知者。基板114可以是任何習知的半導體基板，舉例如主體矽基板或矽絕緣體(SOI)晶圓之主動半導體材料層。HBT 111之各具體實施例可包括基板114，其可以是半導體基板(例如：任何其它合適的半導體材料之單晶矽基板或單晶基板)。基板114舉例而言，能摻有第一類型摻質(例如：P型摻質，諸如硼或任何其它合適的P摻質，下文有更詳細的論述)，使得其具有較低導電性層級(例如：使得基板114為P-基板)之第一類型導電性(例如：P型導電性)。為了說明，圖中將基板114展示為主體半導體基板。然而，應了解的是，基板114可替代地為上覆半導體絕緣體(SOI)晶圓之單晶半導體層。
隔離結構117可以是使用習知半導體製作程序及材料所形成之習知淺溝槽隔離(STI)結構。舉例而言，隔離結構117在形成方面，可藉由在基板114上形成光阻材料，使光阻曝露及顯影，穿過圖型化光阻在基板中被蝕刻較淺溝槽，剥除光阻，以介電材料(例如：SiO2)填充較淺溝槽，以及平坦化基板之頂端表面(例如：經由化學機械研磨(CMP)來平坦化)。亦即，隔離結構117能被形成在較淺溝槽內。此較淺溝槽能予以圖型化並且蝕刻到基板 114之頂端表面內，並且在一項例示性具體實施例中，其深度範圍可為自大約50nm至5微米深。該較淺溝槽能用一或多種隔離材料(例如：二氧化矽(SiO2)、氮化矽(SiN)、氮氧化矽(SiON)或任何其它合適的隔離材料或以上之組合)來填充。
HBT 111合併射極120、基極123(包括本質基極125及外質基極126)、以及形成於隔離結構117內側之集極129。集極129能包括至少一個摻質佈植區。該摻質佈植區能摻有第二類型摻質(例如：N型摻質，諸如砷、磷、或銻或任何其它合適的N型摻質，下文有更詳細的論述)，以使得其具有較高導電性層級(例如：使集極129為N+集極區)之第二類型導電性(例如：N型導電性)。應了解的是，基板內集極129之各種不同組態在所屬技術領域為眾所周知(例如，與基板之頂端表面相鄰之單一集極區、所具集極台座自埋置型集極區延展至基板頂端表面之埋置型集極區等)，並且可將這些組態中任一者併入本文中所揭示之電晶體具體實施例。因此，應了解的是本文中所揭示之方法可合併用於在基板114內形成集極129之任何合適的程序。
基極123係位在基板114之頂端表面上面並且與之緊密相鄰，而且特別的是，係於集極129上面垂直對準。所屬技術領域中具有通常知識者將認識的是，由於磊晶沉積程序及不同結晶結構的關係，基極123可以較厚。基極123能包括位於基極123中心處並在集極129之 中心上面對準的本質基極125、以及位於基極123外部分中相鄰於本質基極125而側向安置且尤其側向圍繞該本質基極125的外質基極126。半導體層能經原位摻雜或隨後以第一類型摻質(例如：P型摻質，諸如硼或任何其它合適的P型摻質，下文有更詳細的論述)佈植，舉例而言，使得本質基極125具有較低導通性層級之第一類型導電性(例如，使得本質基極125為P本質基極區)。基極123之外部分地能用第一類型摻質(例如：P型摻質，諸如硼或任何其它合適的P型摻質，下文有更詳細的論述)來佈植，使得外質基極126具有較高導電性層級之第一類型導電性(例如，使得外質基極126為P+外質基極區)。
射極120係位在基極123上面並且於該基極上面垂直對準。射極120能摻有第二類型摻質(例如：N型摻質，諸如砷、磷、或銻或任何其它合適的N型摻質，下文有更詳細的論述)，以使得射極120具有較高導電性層級(例如：使該射極為N+射極)之第二類型導電性(例如：N型導電性)。
矽化物層132可被沉積在基極123上。HBT111更包括射極接觸部135，基極接觸部138、以及穿過介電層144形成之集極接觸部141。各射極接觸部135、基極接觸部138、及集極接觸部141垂直伸透介電層144。舉例而言，介電層144能是氧化矽或任何其它合適的材料(例如：硼磷矽酸鹽玻璃(BPSG)、四乙氧基矽烷(TEOS)、氟化四乙氧基矽烷(FTEOS)等)。接觸部135、138、141可以是 鎢(W)或銅(Cu)。HBT之組件可使用眾所周知的微製造(microfabrication)技巧來形成，如所屬技術領域中具有通常知識者將知悉者，本說明書已省略其細節，以便容許讀者聚焦於所揭示結構之突出態樣。
請參閱第2圖，溝槽147可被圖型化及蝕刻而穿過介電層144，並且至少部分地延伸入基極123內。在一些情況下，諸如第2圖所示，溝槽147可整個延伸穿過基極123，並且至少部分地延伸入集極129內。根據本文中之裝置及方法，溝槽147可使用適當的光阻(圖未示)，藉由蝕刻介電層144來形成，如所屬技術領域中具有通常知識者將知悉者。可將諸如反應性離子蝕刻(RIE)等一或多個習知的蝕刻程序用於形成溝槽147。舉例而言，可進行反應性離子蝕刻(RIE)程序以蝕刻介電層144及一部分基極123之各者，各RIE程序係經修改而適用於所蝕刻特徵之材料。
可將任何合適的蝕刻用於形成溝槽147，諸如選擇性RIE程序。在一項非限制性實施例中，溝槽147具有約200nm之寬度。可預見的是，本揭露不受限於本文中所述之例示性尺寸，然而，可視需要配合溝槽147來使用任何合適的寬度及深度。請注意，溝槽147可形成在隔離結構117與HBT 111之間。或者，隔離結構117可形成在溝槽147與HBT 111之間。又再者，溝槽147可形成為跨立隔離結構117。
如第3圖所示，氧化間隔物150可形成用以 將溝槽147之至少一部分之諸側壁對齊。氧化間隔物150可具有大約30nm之厚度，係如第3圖所示，使用熱或選擇性氧化程序在受曝露的Si與SiGe上形成。或者，如第3a圖所示，可使用氣相沉積程序，諸如化學氣相沉積或原子層沉積，其將塗佈基板114之已曝露的Si與SiGe，但也將塗佈介電層144中所形成之溝槽147之側壁與底端。氧化間隔物150可被沉積(如第3a圖所示)或在回蝕之後以形成間隔物(如第3b圖所示)。後續內容係參照第3圖所示之具體實施例作說明；然而，可預見的是，可使用第3，3a及3b圖所示具體實施例中任一者。
請參閱第4圖，鈦襯墊153可形成於溝槽147之已曝露表面上，包括側壁與底端。鈦襯墊153可使用習知的半導體程序形成。舉例而言，鈦襯墊153可使用原子層沉積技巧形成。或者，可使用保形沉積程序，諸如化學氣相沉積(CVD)或物理氣相沉積(PVD)。在一些非限制性實施例中，鈦襯墊153可具有約20nm之厚度，但可使用其它厚度。
進一步如第4圖所示，可在介電層144之頂端表面上、及鈦襯墊153上之溝槽147中形成鋁層156。根據本文中之裝置及方法，鋁層156可使用習知的半導體程序形成。在某些非限制的舉例中，鋁層156可使用原子層沉積技巧來形成。或者，可使用保形沉積程序，諸如化學氣相沉積(CVD)。在一些非限制性實施例中，鋁層156可具有約80nm之厚度，但可使用其它厚度。在一項例示 性具體實施例，因為後續退火將鋁與鈦轉換成壓縮三鋁化鈦(TiAl3)，所以鈦襯墊153與鋁層156之厚度比大約為1：3。
鋁層156之沉積可導致額外材料在介電層144之上表面上形成。如第5圖所示，該額外材料可使用平坦化程序移除。可使用任何合適的平坦化程序，諸如蝕刻或CMP程序。特別的是，可將結構平坦化以將額外材料從介電層144之頂端表面移除。平坦化在介電層144之頂端處終止。於此步驟之後，可使用習知之處理來形成接觸部與互連。注意：可預見的是，在形成與填充溝槽147之後，可形成射極接觸部135、基極接觸部138及集極接觸部141。
在第6圖中，HBT 111經受退火程序。該退火將鈦襯墊153與鋁層156轉換成核心160。核心160係由TiAl3所製成，是由Ti與Al之反應產生。HBT 111可在大約400℃下退火大約20分鐘以將TiAl3形成為核心160。應認識的是，退火程序可能僅使已在溝槽147中沉積之鋁(Al)與鈦(Ti)部分反應。舉例而言，核心160可基於(1)退火程序之時間與溫度、及/或(2)鈦襯墊153與鋁層156之相對濃度/厚度而含有未反應的Ti或未反應的Al。在一些具體實施例中，核心160可藉由將沉積時具有壓縮性之氮化鈦(TiN)或其它膜件予以沉積來形成。
在一些具體實施例中，可先沉積鋁層以塗佈溝槽147之側壁。舉例而言，視需要，150nm鋁層可使用原子層沉積(ALD)或其它技術沉積。接著，50nm鈦層可藉 由ALD來進行沉積以夾止(pinch off)溝槽147。該等層可在大約400℃下退火以形成TiAl3。在一些情況下，可在退火程序之前，替代地用一或多個鋁層156來塗敷一或多個鈦襯墊153。在另一選項中，鋁層156能使用400℃氮電漿來氮化以夾止溝槽147。
請注意：在溝槽中之鋁具有將近373MPa拉伸的應力，而溝槽中之鈦具有將近293MPa拉伸之的應力。在溝槽147內之退火後反應的TiAl3具有大約-390MPa壓縮之殘餘應力。另外，在溝槽內之退火後的核心160可含有基於退火程序而留下之未反應的鈦或未反應的鋁。
根據本文中之裝置及方法，HBT 111可以是PNP或NPN電晶體陣列。(請注意：為免雜亂，圖中未展示線路及連接器。)一個或若干HBT係連接至積體電路(IC)晶片中(例如：BiCMOS IC晶片上)之其它裝置。特別的是，HBT 111可以是任何合適的HBT，諸如自對準SiGe HBT。若要增加PNP電晶體之基極遷移率，會在溝槽147中沉積拉伸材料。若在同一晶圓上形成NPN與PNP兩電晶體且這兩者需要已增大之基極遷移率，則壓縮溝槽填充材料將會被用於NPN電晶體，並且拉伸溝槽填充材料將會被用於PNP電晶體。
第7圖展示在形成核心160時之額外任選步驟。類似於第3b圖所示之具體實施例，沉積鈦襯墊153與鋁層156前，可先蝕刻氧化間隔物150之底端。這容許將核心160連接至集極接觸部141。
在第8圖中，氧化間隔物150蝕刻完成之後，可在沉積鈦襯墊153與鋁層156前，先在基極123下面形成底切區163。底切區163可使用二氟化氙(XeF2)、六氟化硫(SF6)、氫氧化鉀(KOH)、或類似的矽蝕刻來形成。在一些情況下，可在基極上沉積氮化物層166以取代矽化物層132。在一些情況下，底切區163亦能具有在核心160中受圍蔽之氣隙169。
在第9圖中，可蝕刻氧化間隔物150之底端，並且可使用如上所述之二氟化氙(XeF2)或其它化學物來形成底切區163。接著，可在沉積鈦襯墊153與鋁層156前，先在底切區163上形成鈍化層172。接著，結構經退火以將鈦襯墊153與鋁層156轉換成核心160(TiAl3或TiN)。
第10至14圖根據本文中之裝置及方法展示具有溝槽之NPN佈局的平面圖或俯視圖。第10圖展示在各射極之各側邊上具有溝槽之正交集極-射極-基極(OCEB)佈局。第11圖展示公稱為多射極電晶體結構的結構，其在各端上具有溝槽。第10及11圖中之這些結構使用短射極長度以維持fmax。此類結構可適用於低雜訊放大器(LNA)或高效能矽鍺(SiGe)。
第12及13圖展示電晶體之類似組態。在第12圖中，溝槽佈局係圍繞射極而呈對稱。在第13圖中，溝槽佈局為不對稱。第14圖展示基極與溝槽相互交叉之對稱佈局。在不會讓用於接觸基極、射極與集極之接線的電阻降低之情況下，這些佈局容許溝槽147被形成。舉例而 言，若將溝槽147置放於基極接觸部與射極(圖未示)之間，基極電阻將會更高或無限地更高，其原因在於基極與射極之間電流路徑縮減或沒有電流路徑。
第15圖為流程圖，其根據本文中之裝置及方法，繪示為了改善遷移率，圍繞射極在溝槽中具有應力材料之異質接面雙極電晶體(HBT)的例示性製作方法。於步驟210，NPN電晶體形成位在矽基板上。NPN電晶體包括集極區、形成於該集極區上之基極區、及形成於該基極區上之射極區。於步驟220，隔離結構圍繞該NPN電晶體而形成在該矽基板中。該隔離結構可以是淺溝槽隔離(STI)。於步驟230，溝槽係形成於該矽基板中，並且側向地安置成相鄰於該NPN電晶體。該溝槽係至少部分地形成到該基極區內。於步驟240，接著以壓縮材料填充該溝槽以改善該基極與集極區中之載子遷移率。
可預見的是，本文中所述之方法能用於製作矽鍺(SiGe)異質接面雙極性裝置或任何互補式金屬氧化物半導體(CMOS)裝置。
本方法如以上所述，可用於製造積體電路晶片。所產生之積體電路晶片由製造商以空白晶圓形式(也就是說，作為具有多個未封裝晶片的單一晶圓)、當作裸晶粒、或以封裝形式來配送。在已封裝的例子中，晶片係被嵌裝於單一晶片封裝(諸如塑膠載體，具有黏貼至主機板或其它更高階載體之引線)中，或多晶片封裝(諸如具有表面互連或埋置型互連任一者或兩者之陶瓷載體)中。在 任一例子中，該晶片接著與其它晶片、離散電路元件、及/或其它信號處理裝置整合成下列之部分或任一者：(a)諸如主機板之中間產品，或(b)最終產品。最終產品能是包括積體電路晶片之任何產品，範圍涵蓋玩具及其它低階應用至具有顯示器、鍵盤或其它輸入裝置、及中央處理器的進階電腦產品。
對於電子產品的應用，可使用半導電性基板，諸如矽晶圓。該基板致使能夠透過許多製作步驟輕易操作微型裝置。許多個別裝置通常是在一個基板上被製作在一起，然後在製作接近結束時被單獨化成分開的裝置。為了製作微型裝置，一個接著一個重複多次執行許多程序。這些程序一般包括：沉積膜件、以所欲微型特徵將膜件進行圖型化、以及移除(或蝕刻)膜件之部分。舉例而言，在記憶體晶片製作中，可進行有數個微影步驟、氧化步驟、蝕刻步驟、摻雜步驟、以及許多其它步驟。許多微製造程序之複雜度能透過這些程序的遮罩數量說明。
本案揭露之態樣在本文中係根據本文中之具體實施例，參照方法、設備(系統)及電腦程式產品之流程圖說明及/或方塊圖來描述。將會理解的是，在流程圖說明及/或二維方塊圖的各方塊、以及流程圖說明及/或方塊圖中的方塊組合能藉由電腦程式指令實施。可將這些電腦程式指令提供至通用型電腦、特殊用途電腦、或其它可程式化資料處理器具的處理器以產生機器，使得經由電腦或其它可程式化資料處理器具的處理器所執行的指令建立用 於實施流程圖及/或方塊圖一或多個功能塊中所指定之功能/動作的手段。
電腦程式指令亦可被載入到電腦、其它可程式化資料處理器具、或其它裝置，而在電腦、其它可程式化器具或其它裝置上進行一連串操作步驟以產生電腦實施程序，使得電腦或其它可程式化器具上執行的指令提供用於實施流程圖及/或方塊圖一或多個功能塊中所指定功能/動作的程序。
應了解的是，本文所用術語的目的僅在於說明特殊具體實施例並且意圖不在於限制本揭示。如本文中所用，單數形式「一」、「一種」、「一個」、以及「該」的用意在於同時包括複數形式，上下文另有所指除外。將進一步了解的是，「包含」(及/或其變形)等詞於本說明書中使用時，指明所述特徵、整體、步驟、操作、元件及/或組件之存在，但並未排除一或多個其它特徵、整體、步驟、操作、元件、組件及/或其群組之存在或新增。
另外，了解本文中所使用諸如「右」、「左」、「垂直」、「水平」、「頂端」、「底端」、「上」、「下」、「底下」、「下面」、「下層」、「上方」、「上層」、「平行」、「垂直」等用語在於說明此等用語在圖式中取向及繪示時的相對位置(除非另有所指)。諸如「觸及」、「上」、「直接接觸」、「毗連」、「直接相鄰於」等用語意為至少一個元件實體接觸另一元件(此等所述元件之間沒有用其它元件來分隔)。
下面申請專利範圍中所有手段或步驟加上功 能元件之對應結構、材料、動作及均等者用意在於包括結合如具體主張之其它主張專利權之元件進行任何結構、材料或動作。本發明之各項具體實施例的描述已為了說明目的而介紹，但用意不在於窮舉或受限於所揭示的具體實施例。許多修改及變例對所屬技術領域中具有通常知識者將會顯而易見，但不會脫離所述具體實施例的範疇及精神。本文中使用的術語是為了最佳闡釋具體實施例之原理、對市場出現之技術所作的實務應用或技術改良、或讓所屬技術領域中具有通常知識者能夠理解本文中所揭示之具體實施例而選擇。
Claims (17)
- 一種半導體裝置，包含：基板；NPN電晶體，形成於該基板中，該NPN電晶體包含：集極區，基極區，形成於該集極區上，以及射極區，形成於該基極區上；隔離結構，圍繞該NPN電晶體而形成於該基板中，該隔離結構含有介電質；以及溝槽，形成於該基板中並側向地安置成相鄰於該射極區及基極區、並且至少部分地延伸入該基極區，該溝槽係以壓縮材料填充，其中，該溝槽係被底切以在該基極區之至少一部分下面延伸。
- 如申請專利範圍第1項所述之半導體裝置，在該溝槽中之該壓縮材料包含三鋁化鈦(TiAl3)或氮化鈦(TiN)。
- 如申請專利範圍第2項所述之半導體裝置，該壓縮材料更包含未反應的鈦(Ti)或未反應的鋁(Al)。
- 如申請專利範圍第1項所述之半導體裝置，其中，該溝槽延伸穿過該基極區並且至少部分地伸入該集極區內。
- 如申請專利範圍第1項所述之半導體裝置，其中，該溝槽係安置於該隔離結構與該NPN電晶體之間，或該隔離結構係安置於該溝槽與該NPN電晶體之間。
- 如申請專利範圍第1項所述之半導體裝置，其中，在該 基極區之一部分下面的該溝槽中之該壓縮材料包括圍蔽氣隙。
- 如申請專利範圍第1項所述之半導體裝置，其中，該隔離結構包含淺溝槽隔離(STI)結構。
- 一種異質接面雙極電晶體(HBT)結構，包含：射極；基極，包含外質基極及本質基極；集極；淺溝槽隔離(STI)結構，圍繞該射極、基極及集極而形成；溝槽，側向地安置成相鄰於該等射極與基極，該溝槽至少部分地延伸入該外質基極內，其中，該溝槽係被底切以在該基極之至少一部分下面延伸；以及壓縮材料，填充該溝槽，其中，該壓縮材料改善在該基極與集極中之載子遷移率，該HBT包含NPN型電晶體。
- 如申請專利範圍第8項所述之HBT結構，該溝槽中之該壓縮材料包含三鋁化鈦(TiAl3)或氮化鈦(TiN)。
- 如申請專利範圍第9項所述之HBT結構，該壓縮材料更包含未反應的鈦(Ti)或未反應的鋁(Al)。
- 如申請專利範圍第8項所述之HBT結構，其中，該溝槽延伸穿過該基極並且至少部分地延伸入該集極內。
- 如申請專利範圍第8項所述之HBT結構，其中，該射極、基極及集極包含主動裝置，並且該溝槽係安置於該 STI結構與該主動裝置之間，或該STI結構係安置於該溝槽與該主動裝置之間。
- 如申請專利範圍第8項所述之HBT結構，其中，在該基極之一部分下面的該溝槽中之該壓縮材料包括圍蔽氣隙。
- 一種形成半導體裝置之方法，該方法包含：在矽基板上形成NPN電晶體，該NPN電晶體包含：集極區，基極區，形成於該集極區上，以及射極區，形成於該基極區上；形成圍繞該NPN電晶體位在該矽基板中的隔離結構，該隔離結構含有介電質；形成側向地安置成相鄰於該NPN電晶體之溝槽，該溝槽係至少部分地形成到該基極區內；以及用壓縮材料填充該溝槽以改善在該基極與集極區中之載子遷移率，其中，以該壓縮材料填充該溝槽更包含退火主動裝置以產生三鋁化鈦(TiAl3)，且該退火留下未反應的鈦(Ti)之一部分或未反應的鋁(Al)之一部分。
- 如申請專利範圍第14項所述之方法，其中，該隔離結構包含淺溝槽隔離(STI)結構。
- 如申請專利範圍第14項所述的方法，更包含：使該溝槽延伸穿過該基極區並且至少部分地延伸入該集極區內。
- 如申請專利範圍第16項所述之方法，其中，該以壓縮 材料填充該溝槽更包含：形成位在該溝槽之底端與側壁上之一或多個鈦襯墊；以及將一或多個鋁層沉積於該鈦襯墊上，該等鋁層與該等鈦襯墊交錯。
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