KR100565142B1 - 저임피던스 디커플링 디바이스, 및 반도체 회로 - Google Patents

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닛뽕덴끼 가부시끼가이샤
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Abstract

디지털 회로에서의 고주파 잡음파를 디커플링하는 디커플링 디바이스는, 반도체 기판 (43) 의 일부분, 그 위에 게이트 산화막으로서 형성된 절연막 (47), 및 그 위에 게이트 전극으로서 형성된 배선 (48) 을 포함하는 라인 디바이스로 형성된다. 배선 (48) 과 반도체 기판 (43) 사이의 라인 커패시턴스는 100㎊ 이상이고, 그럼으로써 디커플링 디바이스는 10㎓ 와 1000㎓ 사이의 주파수 범위에서 스위칭 디바이스에 의해 발생된 전자기 잡음파를 효과적으로 디커플링한다.
디커플링 디바이스, 반도체 회로

Description

저임피던스 디커플링 디바이스, 및 반도체 회로 {LOW-IMPEDANCE DECOUPLING DEVICE, AND SEMICONDUCTOR CIRCUIT}
도 1a 와 1b 는, 각각 본 발명의 제 1 실시형태에 따른 반도체 회로의 디커플링 디바이스 (라인 디바이스) 의 단면도와 사시도.
도 2 는 제 1 실시형태의 라인 디바이스를 제조하는 공정의 플로우차트.
도 3a, 3b, 및 3c 는, 각각 본 발명의 제 2 실시형태에 따른 반도체 회로의 라인 디바이스의 단면도, 평면도, 및 사시도이며, 여기서 도 3a 는 도 3b 의 선 A-A' 을 따라서 절취한 것이다.
도 4 는 제 2 실시형태의 라인 디바이스를 제조하는 공정의 플로우차트.
도 5a, 5b, 및 5c 는, 각각 제 2 실시형태에 따른 반도체 회로의 라인 디바이스의 다른 실시예의 단면도, 평면도, 및 사시도이며, 여기서 도 5a 는 도 5b 의 선 B-B' 을 따라서 절취한 것이다.
도 6a, 6b, 및 6c 는, 각각 본 발명의 제 3 실시형태에 따른 반도체 장치의 라인 디바이스의 단면도, 평면도, 및 사시도이며, 여기서 도 6a 는 도 6b 의 라인 C-C' 을 따라서 절취한 것이다.
도 7 은 제 3 실시형태의 라인 디바이스를 제조하는 공정의 플로우차트.
도 8a 와 8b 는 본 발명의 제 4 실시형태에 따른 반도체 회로의 라인 디바이 스의 실시예들의 단면도.
도 9 는 도 8a 의 라인 디바이스를 제조하는 공정의 플로우차트.
도 10 는 도 8b 의 라인 디바이스를 제조하는 공정의 다른 플로우차트.
도 11 은 본 발명의 일실시예의 라인 디바이스를 구비하는 전원 분배 회로의 회로도.
도 12 는 도 11 의 단순 회로도.
도 13a, 13b, 및 13c 는 종래의 디커플링 디바이스의 사시도 및 본 발명의 디커플링 디바이스의 사시도.
도 14 는 전송율과 잡음 주파수간의 관계를 나타내는 그래프.
도 15 는 종래의 배선의 단면도.
도 16 은 변조 전달 함수 및 잡음 주파수 사이의 관계를 나타내는 그래프.
* 도면의 주요 부분에 대한 부호의 설명 *
10, 14, 42, 47 : 절연막 13 : 도전층
11, 15, 41, 48 : 배선 19 : 고주파 소스
30, 31 : 도전 소자 43 : 반도체 기판
44 : 필드 산화막 45, 46 : 확산 영역
49 : 콘택 플러그
본 발명은 저임피던스 디커플링 디바이스에 관한 것으로, 특히 라인 디바이스 (line device) 로 구현되며 고주파 LSI 에서의 전자기 잡음파를 디커플링하는 데 적절하게 사용되는 저임피던스 디커플링 디바이스에 관한 것이다.
전자기 간섭은 디지털 회로에서 스위칭 디바이스로서 사용되는 반도체 소자의 스위칭 동작에 의해 유도된 전자기파에 의해 야기된다. 전자기파는, 반도체 회로에서의 고주파 잡음을 야기하는 클록 주파수나 기본파의 고주파 성분을 포함한다. LSI 의 스위칭 디바이스에 의해 발생한 고주파 전자기파 성분의 일부는, LSI, 패키지, 또는 인쇄회로기판 (PCB) 의 신호 라인 등과 유도결합에 의해 커플링되며, 전자기 성분은 LSI 의 전원 분배 라인을 따라서 전달된다. 고주파 전자기파와 신호 라인의 유도결합은 신호 케이블 또는 장치로부터의 전자기파의 방출을 유발하며, 따라서 LSI 외부로의 누설을 유발한다.
서지 임피던스 (surge impedance), 즉 LSI 의 스위칭 디바이스에서 관측한 고주파 범위의 전원 분배 라인의 임피던스가 더 높은 경우, LSI 의 스위칭 디바이스에 의해 발생된 고주파 전자기파는 신호 라인과 간섭하여 신호라인상의 신호에 왜곡을 발생시킨다. 이런 간섭을 억제하기 위해서는, 전원 분배 라인에 전원 디커플링 회로를 삽입하는 것이 효과적이다.
일본 특개평 JP-A-10-270643 호에 기술된 "Semiconductor die having an on-die decoupling capacitance" 의 경우와 같은 반도체 회로용의 종래의 디커플링 디바이스는, 반도체 회로의 동작 주파수에 대응하는 파장과 비교할 때 작은 크기를 갖는다. 따라서, 저임피던스 장치인 전원 분배 라인에 럼프 파라미터 (lump-parameter) 커패시턴스를 갖는 커패시터를 구비하는 디커플링 디바이스를 부가하는 것이 일반적이다.
LSI 의 전원 분배 라인 하부에 위치하는 절연막은, 일반적으로 필드 산화막 (소자 분리 산화막) 으로 구현되며 약 500 내지 1000nm (약 5000 내지 10000 옹스트롱) 의 두께를 갖는다.
도 13a 에 나타낸 바와 같이 전원 분배 라인 (20) 에 커패시터 (21) 를 접속하여 디커플링 디바이스로서 사용하는 경우, 접속 라인 (22) 의 직렬 인덕턴스를 고려해야만 한다. 즉, 접속 라인 (22) 의 인덕턴스는 커패시터 (21) 의 디커플링 성능을 저하시킨다.
커패시터를 복수의 저용량 커패시터로 분리하고, 그것을 LSI, 패키지, 및 PCB 에 개별적으로 배치하는 것을 고려할 수 있다. 이는 커패시터 (21) 에 대한 접속 라인 (22) 의 인덕턴스를 감소시켜서, 커패시터 (21) 의 디커플링 성능의 저하를 억제한다.
그러나, 접속 라인 (22) 의 인덕턴스는, 커패시터 (21) 가 다수의 저용량 커패시터로 분리되는 경우에도, 무시할 수 없다. 예를 들어, 도 13b 에 나타낸 바와 같이, 이러한 커패시터 (21) 가 분배 라인 (20) 에 갭이 없이 인접하게 위치하는 경우, 분배 라인 (20) 과 커패시터 (21) 의 모든 부분들 사이의 평균 거리는 커패시터 (21) 폭의 절반이며, 따라서, 절반 폭의 거리에 대응하는 커패시터 (21) 의 디커플링 성능을 저하시킨다.
또한, 커패시터는 커패시터 (21) 의 커패시턴스와 인덕턴스의 직렬 공진 주파수보다 높은 주파수에서는 인덕턴스 성분이 우세하기 때문에, 더 높은 주파수에서는, 커패시터 (21) 의 임피던스 특성이 저하된다.
요약하면, 커패시터 자체는 커패시터가 다수의 소용량 커패시터로 분리되어 개별적으로 제공된다고 할 지라도, 수백 메가헤르쯔 (MHz) 보다 높은 주파수 범위의 인덕턴스 특성을 갖기 때문에, 고주파수 범위에서는, 커패시터가 용량성 디커플링 디바이스로서 기능하지 못한다.
전류 디지털 회로가 기가헤르쯔 급의 높은 동작 주파수를 갖는 환경에서, 커패시터는 수백 메가헤르쯔 보다 높은 주파수 범위의 디커플링 디바이스에서 요구되는 낮은 임피던스를 가져야 한다.
상술한 바와 같이, 종래의 디커플링 디바이스로서 일반적으로 사용되는 커패시터는 수백 MHz 보다 높은 주파수 범위의 인덕턴스 특성을 갖는다. 따라서, 기가 헤르쯔 급의 클럭 주파수를 갖는 디지털 회로에서 디커플링 기능을 효과적으로 수행하는 디커플링 회로를 달성하기 위해서 저임피던스 장치 또는 저임피던스 구조를 제공하는 것이 요구된다.
상술한 관점에서, 본 발명의 목적은 디커플링 디바이스로서 커패시터를 갖는 종래의 디커플링 회로가 효과적인 디커플링 기능을 거의 수행하지 못하는 고주파 범위에서 사용되는 저임피던스 디커플링 디바이스를 제공하는 것이다.
본 발명의 또 다른 목적은 전원 분배 라인으로부터 전자기 잡음파를 효과적으로 디커플링하는 이런 저임피던스 디커플링 디바이스를 포함하는 반도체 회로를 제공하는 것이다.
본 발명은 반도체 기판; 상기 반도체 기판상에 형성된 절연막; 및 상기 절연막상에 형성된 배선을 구비하며, 배선과 반도체 기판 사이의 라인 커패시턴스는 디커플링 디바이스가 반도체 회로에서 발생된 전자기 잡음파를 효과적으로 디커플링하거나 방지하는 값으로 설정되는 반도체 회로에 형성된 디커플링 디바이스를 제공한다.
또한, 본 발명은 반도체 기판상에 형성된 제 1 절연막; 상기 절연막상에 형성된 도전층, 상기 도전층상에 형성된 제 2 절연막; 및 상기 제 2 절연막상에 형성된 배선을 구비하며, 상기 도전층과 상기 제 2 절연막 사이, 그리고 상기 제 2 절연막과 상기 배선사이의 인터페이스중 하나 이상은 요철면을 가지며, 상기 배선과 도전층사이의 라인 커패시턴스는 상기 배선이 반도체 회로에 발생한 전자기 잡음파를 효과적으로 디커플링하는 값으로 설정되는 반도체 회로에 형성된 디커플링 디바이스를 제공한다.
또한, 본 발명은 반도체 기판; 상기 반도체 기판 위에 위치하는 고주파 소스; 반도체 기판위에 위치하고 고주파 소스에 전력을 공급하는 전원 분배 라인; 및 반도체 기판의 일부분, 상기 일부분에 형성된 절연막; 및 상기 절연막상에 형성된 배선을 포함하는 라인 디바이스를 구비하며, 상기 배선은 전원 분배 라인과 직렬로 접속되는 부분을 형성하며, 배선과 반도체 기판사이의 라인 커패시턴스는 배선이 고주파 소스에 의해 발생된 전자기파를 효과적으로 디커플링하는 값으로 설정되는 반도체 회로를 제공한다.
또한, 본 발명은 반도체 기판; 상기 반도체 기판위에 위치한 고주파 소스; 상기 반도체 기판 상부에 위치하고, 고주파 소스에 전력을 공급하는 전원 분배 라인; 및 상기 반도체 기판 상부에 위치하는 도전층 및 상기 절연막상에 형성된 배선을 포함하는 라인 디바이스를 구비하며, 상기 배선은 전원 분배 라인과 직렬로 접속되는 부분을 형성하고, 배선과 도전층사이의 라인 커패시턴스는 배선이 고주파 소스에 의해 발생된 전자기파를 효과적으로 디커플링하는 값으로 설정되는 반도체 회로를 제공한다.
본 발명의 디커플링 디바이스 및 반도체 회로에 따르면, 라인 디바이스로서 구현된 디커플링 회로는 고주파 범위에서 커패시터에 의해 구현된 디커플링 디바이스와 비교하여 더 낮은 임피던스를 가지며, 따라서 더 높은 디커플링 성분을 갖는다.
이하, 첨부 도면을 참조하여, 본 발명의 상기 및 다른 목적, 특성, 및 이점을 다음의 상세한 설명에서 보다 명확하게 설명한다.
본 발명의 실시형태들을 설명하기에 앞서, 본 발명의 보다 용이한 이해를 위해서 본 발명의 디커플링 디바이스 또는 라인 디바이스의 원리를 상세히 설명한다.
도 11 을 참조하면, 본 발명의 제 1 실시형태에 따른 라인 디바이스를 포함하는 반도체 회로 부분의 회로 블록도를 나타내고 있다. 전원 회로는, DC 전원 (18), 본 실시형태의 라인 디바이스 (17), 및 인덕턴스 성분 (L) 을 갖는 전원 분배 라인 (분배 라인 또는 전원 라인) 을 통하여 접속되어 고주파 잡음 소스로서 기 능하는 스위칭 디바이스 (19) 를 구비한다.
스위칭 디바이스 (19) 는 DC 전원 (18) 으로부터 공급된 DC 전력에 의해 동작하여 스위칭 동작을 수행하며, 이는 전원 라인을 따라서 흐르는 고주파 전류를 발생시킨다. 스위칭 디바이스 (19) 는, 예를 들어 MOSFET 으로 구현된다.
라인 디바이스 (17) 는 디커플링 디바이스로서 기능하고, 스위칭 디바이스 (19) 에 인접하게 위치한다.
라인 디바이스 (17) 의 특성 임피던스 Zc 는 DC 전원 (18) 에 직렬인 직렬 임피던스 Zz 와 DC 전원 (18) 에 평행한 평행 임피던스 Zy 를 포함하는 것으로 가정한다. 또한, 스위칭 디바이스 (19) 내의 서지 임피던스 Zs 는 알려지지 않으며, 전원 라인의 특성 임피던스 (Z0) 는 원하는 디커플링 성능에 대한 주파수 범위에서 수십 옴을 갖는다.
상기 구성의 반도체 장치에서, 스위칭 디바이스 (19) 에 의해 발생한 고주파 전원 전류 (16) 는 라인 디바이스 (17) 에 의해 바이패스되며, 라인 디바이스 (17) 의 특성 임피던스 Zc 가 충분히 작은 이상, DC 전원 (18) 에 실질적으로 전달되지 않는다. 즉, 라인 디바이스 (17) 의 특성 임피던스 Zc 에 대하여 작은 값을 구함으로써, 반도체 회로에서 향상된 디커플링 성능을 얻을 수 있다.
도 12 를 참조하면, 라인 디바이스 (17) 의 구성 요소들을 어드미턴스 (Yc) 로 대체하고 특성 임피던스 (Zz) 를 무시함으로써, 간략화된 회로도를 도 11 로부터 획득하였다. 이러한 구성에서, 반사율
Figure 112005010930226-pat00001
및 전송 계수 T 를, 아래와 같이 분산 매트릭스 [S] 의 구성 요소 S11 및 S21 에 의해 각각 나타내며,
Figure 112005010930226-pat00002
Figure 112005010930226-pat00003
Figure 112005010930226-pat00033
여기서, Yc'=Yc/Y0, Y0=1/Z0, 및 Yc=1/Zc 이다.
전원 라인의 특성 임피던스 (Z0) 가 상당히 큰 정도 Zc/Z0 ≒ 0 를 충족시키도록 라인 디바이스 (17) 의 특성 임피던스 (Zc) 보다 더 높다고 가정한다. 이 경우에, 반사율
Figure 112005010930226-pat00005
은 "-1" 을 가지는 반면에, 전송 계수 (T) 는 "0" 을 가진다. 따라서, 고주파 전류 (16) 가 DC 전원 (18) 으로 이동하지 않으므로, 전자기 방출을 전원 디커플링 기능에 의해 억제할 수 있다.
즉, 상기 수학식 3 으로 전송 계수 (T) 를 표현하는 경우에, 스위칭 디바이스 (19) 로부터 DC 전원 (18) 으로 전송되는 고주파 전류의 전송 계수 (T) 를 거의 0 으로 추론할 수 있으면, 라인 디바이스 (17) 는 디커플링 디바이스로서 우수한 성능을 나타낸다.
또한, 스위칭 디바이스 (19) 로부터 보여지는 라인 디바이스 (17) 의 서지 임피던스 값을 매우 작은 값으로 감소시킴으로써, 스위칭 디바이스 (19) 에 의해 생성된 신호파의 왜곡을 억제할 수 있다.
전술한 바와 같이, 통상의 커패시터를 디커플링 디바이스로서 사용하는 경우에, 디커플링 성능은 디커플링 커패시터와 배선 사이에 제공되는 접속 라인의 인덕턴스에 의한 영향으로 인하여 저하된다. 또한, 커패시터 자체의 주파수 특성이 고주파 범위의 디커플링 성능을 저하시킨다.
상술한 바와 같이, 본 발명은, 배선 (23) 으로 구성되며, 디커플링 디바이스로서 도 13c 에 나타낸 바와 같은 라인 디바이스를 이용한다. 도 11 또는 도 12 에 나타낸 라인 디바이스 (17) 를 구현하는 이러한 배선 (23) 은 개선된 디커플링 성능을 가진다. 특히, 배선 (23) 의 구성은 커패시터와 분배 라인 사이의 라인 길이를 거의 0 이 되게 하여, 접속 라인의 인덕턴스에 의한 영향을 제거한다. 또한, 배선의 임피던스를
Figure 112005010930226-pat00006
로부터 계산하므로, 임피던스는 주파수에 의존하지 않고 배선의 용량성 성분과 유도성 성분에 의해 규정되는 일정한 값을 가진다. 따라서, 본 발명의 라인 디바이스의 디커플링 성능은 원칙적으로 고주파 범위에서 저하되지 않는다.
도 14 를 참조하여, 도 13b 및 13c 에 나타낸 디커플링 디바이스들 각각의 전송 계수 T 를 표현하는, 매트릭스 [S] 의 구성요소 S21 (수학식 3 참조) 의 주파수 특성을 나타내었다. 즉, 도 14 는 도 13b 및 도 13c 에 나타낸 디커플링 디바이스들의 전송 계수 (T) 들과 주파수 사이의 관계를 나타낸다. 점선은 도 13b 의 디커플링 디바이스의 전송 계수 (T) 를 나타내는 반면에, 실선은 도 13c 의 디커플링 디바이스의 전송 계수 (T) 를 나타낸다. 전송 계수를 데시벨 단위로 세로축에 나타내었고, 잡음 주파수를 기가헤르쯔 단위로 가로축에 나타내었다.
도 13b 에 나타낸 디커플링 디바이스에서, 예를 들어 분배 라인 (20) 은 2 ㎜ 의 라인 길이 및 50 ㎛ 의 라인 폭을 가지는 반면에, 그 분배 라인 (20) 아래에 놓이는 실리콘 산화물 (SiO2) 막은 500nm (5000 옹스트롬) 의 두께 및 2㎊의 라인 커패시턴스를 가진다. 디커플링 커패시터 (21) 자체는 8 ㎊의 커패시턴스를 가지므로, 디커플링 디바이스는 10 ㎊ 의 전체 커패시턴스를 가진다. 한편, 도 13c 에 나타낸 디커플링 디바이스에 있어서, 배선 (23) 은 2 ㎜의 라인 길이 및 50 ㎛ 의 라인 폭을 가지며, 그 배선 (23) 아래에 놓이는 실리콘 산화물막은 100nm (1000 옹스트롬) 의 두께 및 10 ㎊ 의 전체 커패시턴스 또는 라인 커패시턴스를 가진다.
도 14 에서, 도 13b 의 디커플링 디바이스의 전송 계수에 대하여 도 13c 의 디커플링 디바이스의 전송 계수를 비교하면, 도13c 의 디커플링 디바이스의 디커플링 성능이 낮은 전송 계수 즉, 높은 컷-오프 레이트로 인하여 우수하게 됨을 알 수 있다. 특히, 디커플링 성능의 차이가 도 14 의 고주파 범위에서 더욱 현저하게 되므로, 본 발명의 디커플링 디바이스는 고주파 범위에서 우수한 디커플링 성능을 나타낸다.
본 발명에 있어서, 디커플링 디바이스는 분배 라인 또는 배선을 포함하는 라인 디바이스에 의해 구현되며, 상기 라인 디바이스는 분배 라인 자체의 디커플링 성능을 달성하기 위해, 인덕턴스 (L), 커패시턴스 (C), 및 레지스턴스 (R) 에 대하여 원하는 값들을 가진다.
배선 (또는 분배 라인) 자체에서 달성된 디커플링 성능은, 고주파 범위에서 저하된 디커플링 성능을 가지는 커패시터를 구비하는 종래의 디커플링 디바이스에 의해 제공되는 디커플링 성능보다 우수하다. 본 발명에 의해 달성되는 디커플링 성능에 의해 고주파원에 의해 발생되는 DC 전원의 전압 변동의 피크값을 특정 퍼센티지 이하로 예를 들어 5% 이하로, 바람직하기로는 3% 이하로, 보다 바람직하기로는 1% 이하로 감소시킬 수 있다.
비록 원하는 디커플링 성능을 L, C, 및 R 을 포함하는 파라미터들을 선택함으로써 달성할 수 있지만, L 또는 R 의 값을 높이기 위해 논리 회로의 스위칭 동작들 동안에 전원 전압을 증가시켜야 하므로 C 의 값을 선택하는 것이 바람직하다.
분배 라인을 포함하는 라인 디바이스의 커패시턴스 C 에 대한 값을 선택하여 원하는 디커플링 성능을 달성하기 위하여, 분배 라인은, 10 ㎓ 와 100㎓ 사이의 고주파 범위에서 우수한 디커플링 성능을 획득하기 위하여, 종래의 분배 라인에 비하여 더 높은 커패시턴스를 가져야 한다.
본 발명의 라인 디바이스에 있어서,
(1) 라인 디바이스의 절연막 즉, 배선 아래에 놓이는 절연막의 두께를 감소시키고;
(2) 반도체 장치에 사용되는 게이트 산화물막과 같이, 보다 작은 두께를 가지는 절연막을 이용하여, 라인 디바이스의 절연막의 두께를 감소시키고;
(3) 게이트 전극층의 두께를 증가시키거나 또는 게이트 전극층에 대하여 바이패스 라인을 형성함으로써 배선의 저항을 조정하고, 그리고 게이트 산화물막을 이용하는 경우에는 라인 커패시턴스를 증가시키고;
(4) 선택된 절연막의 두께와 관련된 높은 유전율 재료를 사용함으로써 절연막을 형성하고; 그리고
(5) 배선에 대하여 요철면을 형성하거나 또는 요철 배선을 형성하여, 배선에 의해 점유되는 영역을 증가시키지 않거나 및/또는 매우 얇은 절연막을 이용하여 라인 커패시턴스를 증가시킴으로써, 커패시턴스를 더 높게 할 수 있다.
(4) 및 (5) 항목을 다른 항목들에 의해 달성할 수도 있다. 증가된 점유 영역이 반도체 회로의 고밀도 집적을 방해하지 않는 한, 배선에 의해 점유된 영역을 증가시켜 그 커패시턴스를 증가시킬 수도 있다. 그러나, 라인 디바이스가 반도체 기판상에 형성되는 점유 면적을 증가시키지 않고 커패시턴스를 증가시키기 위하여, 상기 항목들 중 어떤 것을 사용할 수도 있다.
도 15 를 참조하여, 불순물로 크게 도핑된 실리콘 기판 (26) 상에 형성된 실리콘 산화물막 (25) 상에, Al (aluminum) 배선 (24) 을 형성하는 종래의 배선 구조를 나타내었다. 배선 (24) 이 2㎜ 의 길이 및 50 ㎛ 의 폭을 가지며, 산화물막 (25) 이 500㎚ 의 두께를 가진다고 가정하면, 배선의 인덕턴스 (L), 저항 (R), 및 커패시턴스 (C) 는 L=1.4nH, R=1.2Ω, 및 C=2㎊ 이다.
도 16 을 참조하여, L 및 R 을 고정시키고 C 를 파라미터로 사용하여, 가로축에 나타낸 주파수 (㎐) 에 대하여 세로축에 배선의 MTF (modulation trasfer function)(dB) 를 나타내었다. 여기서, 배선을 10 개의 조각으로 분할하면서 그 배선을 사다리 라인으로 근사화한다. 도 16 에 나타낸 바와 같이, 고주파 범위의 전자기파의 전송 정도를 라인 커패시턴스의 증가에 의해 감소시켜, 디커플링 성능이 향상됨을 나타내었다.
현재의 고속 반도체 회로의 디커플링 디바이스에 요구되는 성능은, MTF 가 10 과 100 ㎓ 사이의 주파수 범위에서 -26dB 이하, 바람직하기로는 -30dB 이하, 보다 바람직하기로는 -40dB 이하가 되도록 한다. 즉, 도 16 은 라인 디바이스에 대하여 100㎊ 이상의 커패시턴스를 달성함으로써 바람직한 디커플링 성능을 획득할 수 있음을 나타낸다.
상술한 바와 같이, 라인 디바이스 (17) 의 커패시턴스를 요구되는 디커플링 성능에 따라 설정해야 하므로, 단일 반도체 기판상에 라인 디바이스 (17), 스위칭 디바이스 (19), 및 전원 분배 라인을 형성하여 온-칩 반도체 회로를 달성하는 것이 바람직하다. 또한, 이러한 장치들을 공통적인 반도체 공정을 이용하여 형성하는 것이 바람직하다. 이는 라인 디바이스 (17) 의 커패시턴스를 스위칭 디바이스 (19) 에 의해 분배 라인상에 발생된 고주파 잡음을 디커플링하는데 요구되는 상기 값으로 설정하도록 보증한다.
또한, 라인 디바이스 (17) 와 스위칭 디바이스 (19) 를 서로 아주 인접하게 배치하여 고주파 범위의 전자기파의 누설을 감소시켜야 한다. 또한, 라인 디바이스 (17) 와 스위칭 디바이스 (19) 를 아주 인접하게 배치하면 반도체 기판상의 이러한 장치들 (17, 19) 에 의해 점유되는 면적을 감소시켜, 고밀도 집적을 달성할 수 있다.
이하, 첨부된 도면을 참조하여 라인 디바이스 (17) 에 대하여 보다 높은 커패시턴스를 달성하기 위한 기술들을 설명하며, 여기서 동일한 구성요소들을 동일한 도면 부호들로 나타낸다.
제 1 실시형태
도 1a 및 도 1b 를 참조하여, 본 발명의 제 1 실시형태에 따른 라인 디바이스의 구조를 나타내었다. p-형 또는 n-형의 반도체 기판 (43) 상에 절연막 (42) 을 개재하여 라인 디바이스의 배선 (41) 을 형성한다. 배선 (41) 은 스위칭 디바이스에 전력을 공급하는 전원 분배 라인 (이하, 간단히 분배 라인이라 함) 의 일부를 형성한다.
반도체 장치 (43) 를 알려진 반도체 재료들 중 어떤 것으로도 제조할 수 있지만, 제조 공정의 편리함을 고려할 때 실리콘이 바람직하다. 절연막 (42) 재료의 일례로는, SiO2, SiO, SiN, TaO2, TiO2, Al2O3, MgO, SrTiO3, ZrO2, 및 LaAlO3 를 포함하지만, 이것으로 제한되지는 않는다. 이러한 절연체들 각각을 단독으로 사용하거나 또는 열거된 하나 이상의 다른 절연체들과 결합하여 사용할 수도 있다. 이러한 산화물막들은 실리콘 반도체 공정과 우수하게 부합되므로, 절연막 (42) 의 재료들로서 적합하다. 배선 (41) 의 재료들에 대한 일례로는, 폴리실리콘, Al (aluminum), Al 합금, 및 구리와 같은 금속들을 포함하지만, 이것으로 제한되지는 않는다.
라인 커패시턴스 즉, 배선 (41) 과 반도체 기판 (43) 사이의 커패시턴스는, SiO2 로 이루어진 절연층 (42) 을 이용하여, 배선 (41) 이 2㎜ 의 길이 및 50 ㎛ 의 폭을 가지는 경우에, 절연막 (42) 의 두께를 10 nm 이하 로 선택함으로써 획득되며, 이는 10 과 100㎓ 사이의 주파수 범위에서 우수한 디커플링 성능을 달성하기 위하여 100㎊ 이상을 가져야 한다.
절연막 (42) 이 SiO2 의 상대 유전율의 2 배인, "8" 의 상대 유전율 (유전체 상수) 를 가지는 SiO, SiN, TaO2, TiO2, Al2O3 또는 MgO 로 이루어지는 경우에, 100㎊ 의 라인 커패시턴스를 달성하기 위하여 20 nm 이하의 두께를 선택할 수도 있다. 이와 유사하게, 절연막 (42) 이 SiO2 의 상대 유전율의 4 배인, "16" 의 상대 유전율을 가지는 SrTiO3 또는 ZrO2 로 이루어지는 경우에, 100 ㎊ 의 커패시턴스를 달성하기 위하여 절연막 (42) 에 대해 40 nm 이하의 두께를 선택할 수도 있다. 이와 유사하게, 절연막 (42) 이 SiO2 의 상대 유전율의 6 배인, "24"의 상대 유전율을 가지는 LaAlO3 등으로 이루어진 경우에, 100㎊ 의 커패시턴스를 달성하기 위하여 절연막 (42) 에 대해 60 nm 이하의 두께를 선택할 수도 있다.
도 2 를 참조하면, 도 1 의 라인 구조의 제조 방법은 CVD 공정에 의해 반도체 기판 (43) 상에 절연막 (42) 을 형성하는 단계 (단계 S101) 를 포함하며, 여기서 배선 (41) 에 대하여 100㎊ 의 라인 커패시턴스를 달성하는 값으로 절연막 (42) 의 두께를 선택한다.
이후에, 증착 기술에 의해 반도체 기판 (41) 상부에 위치하는 절연막 (42) 상에 Al 과 같은 금속을 증착하고 (단계 S102), 포토리소그래피 (photolithographic) 기술을 이용하여 그 금속을 패터닝하여 배선 (41) 을 형성하고, 그 결과로서 생기는 웨이퍼로부터 노출된 부분들을 습식 에칭 기술을 이용하여 제거하고, 웨이퍼의 포토레지스트를 세척하여 (단계 S103), 도 1 의 구조를 획득한다.
이와 같이 제조된 라인 디바이스는 10㎓ 와 100㎓ 사이와 같이 높은 고주파 잡음을 발생하는 디지털 회로에서 우수한 디커플링 성능을 가진다.
제 2 실시형태
다음, 도 3a 내지 도 3c 를 참조하여, 일반적인 반도체 회로에서 게이트 산화막으로서 사용되는 절연막은 라인 디바이스에서 배선 하부에 사용되는 제 2 실시형태를 설명한다.
이 도면들에 나타낸 라인 디바이스는 MOSFET 과 유사한 구조를 가지며, 확산영역 (45, 46) 을 수용하는 반도체 (실리콘) 기판 (43), 상부에서 관측된 경우 확산영역 (45, 46) 사이의 반도체 기판 (43) 상에 형성되는 산화막 (47), 및 그 산화막 (47) 상에 형성되는 배선 (48) 을 구비한다. 그 배선 (48) 은 분배 라인의 일부를 형성하여 전원 전압을 공급한다.
확산영역 (45, 46) 은 필드 산화막 (44) 에 의해 둘러싸인 영역에 수용되며, 그 필드 산화막은 다른 영역으로부터 그 영역을 격리시킨다. 그 확산영역 (45, 46) 은 접지 전위에서 유지된다. 확산영역 (45, 46) 은 반도체 기판 (43) 의 도전성 유형과 동일 또는 반대인 도전성 유형을 가질 수 있다. 예를 들면, 반도체 기판이 n 형이면, 확산영역은 n+ 형 또는 p+ 형이다. p 형 기판의 경우에도 동일하게 적용된다.
반도체 기판 (43) 이 p 형이라 가정하면, 확산영역 (45, 46) 은 n+ 형이다. 이 구조는 MOSFET 과 유사하다. 즉, 확산영역 (45, 46) 은 소스와 드레인에 각각 대응하고, 절연막 (47) 은 게이트 산화막에 대응하며, 배선 (48) 은 게이트 전극에 대응하는 MOSFET 구조를 이용함으로써, 라인 구조가 구현된다.
절연막 (47) 용 재료의 일례는 SiO2, SiO, SiN, TaO2, TiO2, Al2O 3, MgO, SrTiO3, ZrO2 및 LaAlO3 을 구비하며, 이들 각각은 단독으로 또는 하나 이상의 다른 재료와 결합하여 사용될 수 있다. 이 재료들은 실리콘 반도체공정에 매우 적합하다. 배선 (48) 용 재료의 일례는 폴리실리콘, Al, Al 합금, 및 Cu 를 포함한다. 확산 영역 (45, 46) 은 반도체 기판을 비소 (arsenic), 인 (phosphorus), 및 붕소 (boron) 과 같은 불순물을 대량으로 도핑함으로써 획득된다. 반도체 기판 (43) 용 재료는 제 1 실시형태에서 사용된 재료와 유사하다.
본 실시형태에서, 10 ㎓ 내지 100 ㎓ 사이의 주파수 범위에서 우수한 디커플링 성능을 획득하는 100 ㎊ 의 라인 커패시턴스를 달성하기 위해서는, 배선 (48) 이 길이 2 ㎜, 폭 50 ㎛ 을 가지며, 절연막 (47) 은, 예를 들면, SiO2 의 경우에는 10 ㎚ 이하의 두께를 갖는다. 일반적으로, 필드 산화막은 약 500 ㎚ 내지 1000 ㎚ 의 두께를 갖기 때문에 100 ㎊ 이상의 라인 커패시턴스를 갖기 힘들다.
작은 두께를 갖는 절연막 (47) 은 게이트 산화막의 구조를 이용하여 획득되며, 본 실시형태의 라인 구조는 MOSFET 을 형성하는 단계를 동일하게 이용하여 형성될 수 있다. 이는 반도체 회로의 제조 공정을 단순화시킨다.
도 4 를 참조하면, 본 발명의 라인 디바이스를 갖는 반도체회로를 제조하는 공정은, 예를 들면, p 형 실리콘의 반도체 기판 (43) 의 표면 영역을 산화시킴으로써, 반도체 기판 (43) 상에 MOS 영역을 격리시키는 필드 산화막 (44) 을 형성하는 단계 (S201) 를 구비한다. 그 후, 절연막이 실리콘 표면상에 게이트 산화막으로서 형성된 후 (단계 S202), 저압 CVD 기술을 이용하여 그 위에, 예를 들면, 폴리실리콘 막과 같은 도전막을 형성한다 (단계 S203). 그 후, 포토레지스트 마스크가 폴리실리콘 막 상에 형성되고 에칭 마스크로서 사용되어 그 폴리실리콘 막과 절연막을 패턴하여 배선 (48) 과 절연막 (47) 을 형성한다 (단계 S204). 그 후, 배선 (48) 에 인접한 필드 산화막 (44) 에 둘러싸인 영역에서 불순물을 도입함으로써 이온주입이 행해지며, p 형 기판 (43) 에서 n+ 형 도전성을 갖는 확산영역을 형성한다 (단계 S205). 따라서, 기판 (43) 의 일부, 절연막 (47), 및 배선 (48) 을 구비하는 라인 디바이스가 획득된다.
전압이 배선 (48) 에 인가되는 경우, 사실상 배선 (48) 의 영향에 의해 기판전위가 변동한다. 그러나, 상기 실시형태에서, 반도체 기판 (43) 의 전위 변동은 배선 (48) 의 양측면 근방에 배치되는 확산영역 (45, 46) 에 의해 경감되어 접 지 전위에서 유지될 수 있다.
구체적인 예로서, 여기서는 실리콘 기판 (43), 필드 산화막 (44), 및 SiO2 절연막 (47) 이 사용되며, 100 ㎊ 의 라인 커패시턴스는 배선 (48) 의 길이, 폭, 두께를 각각 2 ㎜, 50 ㎛, 100 ㎚ 로 선택하고, 절연막 (47) 의 두께를 10 ㎚ 이하로 선택함으로써 획득될 수 있다.
도 5a, 5b, 및 5c 는 제 2 실시형태의 변형을 나타낸다. 그 변형은, 도 3a, 3b, 및 3c 에 나타낸 실시형태와, 확산영역 (45, 46) 각각이 라인 디바이스를 커버하는 보호막 (40) 을 관통하도록 형성되는 콘택 플러그 (31) 를 통하여 접지선 (30) 에 접속되는 점을 제외하면, 유사하다. 보다 나은 이해를 위해, 보호막 (40) 이 도 5a 에 나타내며, 도 5b 와 도 5c 에는 도시가 생략된다.
상부에서 관측되는 경우, 콘택 플러그 (31) 는 절연막 (47) 의 연장방향을 따라서 연장하는 폭을 갖는 스트라이프이며, 일정 간격으로 배치되지만, 배선 (48) 에 가깝다. 즉, 콘택 플러그 (31) 는 직선 배선 (48) 의 경우에는 거의 도전성 스트라이프이며, Al, Al 합금 또는 구리로 이루어질 수 있다.
배선 (48) 의 두께가 그 폭에 비해 작더라도, 콘택 플러그 (31) 가 배선의 측면을 대향함으로써 배선 (48) 의 용량은 약 수 퍼센트 만큼 증가될 수 있다. 이 구성은 라인 디바이스의 디커플링 성능을 향상시켜, 디지털 회로에서 10 내지 100 ㎓ 의 고주파 잡음의 전송을 효과적으로 차단한다.
제 3 실시형태
도 6a, 6b, 및 6c 를 참조하면, 본 발명의 제 3 실시형태에 따른 라인 디바이스를 나타내며, 게이트 전극선의 구조를 갖는 배선 (48) 저항이 바이패스 선 또는 관련 배선을 형성함으로써 감소되는 점을 제외하면, 제 2 실시형태와 유사하다.
보다 상세하게는, 배선 (48) 이 배선 (48) 상부의 층간 유전막 (10) 상에 형성되는 금속 배선 (11) 과 관련된다. 그 관련 배선 (11) 은 배선 (48) 의 폭과 유사한 폭을 가지며, 그에 평행하게 연장한다. 그 관련 배선 (11) 은 층간 유전막 (10) 을 관통하는 콘택 플러그 (49) 를 통하여 배선 (48) 에 접속되며, 배선 (48) 을 따라 배치된다. 이 실시형태에서, 배선 (48), 콘택 플러그 (49), 및 관련 배선 (11) 은, 스위칭 디바이스에 전원을 공급하는 분배 라인의 일부 또는 잡음 소스를 형성한다. 따라서, 반도체 기판 (43) 의 일부, 절연막 (47), 배선 (48), 층간 유전막 (10), 및 관련배선 (11) 이 결합되어 라인 디바이스를 구성한다.
구성성분 재료는 이전의 실시형태에서 인용된 것들로부터 선택될 수 있다.
본 실시형태에서, 통상, 불순물로 도핑되는 폴리실리콘 게이트 전극선은 불충분한 전도성과 분배 라인으로서 불충분한 성능을 갖는다. 그 관련 배선은 Al, Al 합금 또는 구리로 제조될 수 있다.
도 7 을 참조하면, 도 5a, 5b, 5c 의 라인 디바이스를 제조하는 공정은, 도 4 에 나타낸 단계 S201 내지 단계 S205 와 각각 유사한 단계 S301 내지 단계 S305 를 구비하며, 단계 S306 내지 단계 S308 을 더 갖는다. 보다 상세하게는, 배선 (48) 이 단계 S305 에서 형성된 후, 층간 유전층 (10) 이 형성되며 (S306), 그 후, 패터닝되어 스루홀을 형성한다 (단계 S307). 그 후, Al 이 층간 절연막 (10) 상 및 스루홀 내부에 증착되며, 그 후, 선택 에칭 기술을 이용해서 패터닝하여 관련 배선 (11) 과 콘택 플러그 (49) (단계 S308) 를 형성한다.
구체적인 예로서, 반도체 기판 (43), 필드 산화막 (44), 층간 절연막 (10), 배선 (48), 관련 배선 (11) 용 재료들은 각각 실리콘, SiO2, SiO2, 폴리실리콘, 및 Al 이며, 배선 (48) 과 반도체 기판 (43) 간의 100 ㎊ 의 라인 커패시턴스는 배선 (48) 의 길이, 폭, 및 두께를 각각 2㎜, 50 ㎛, 300 ㎚ 으로, 층간 절연막 (10) 의 두께를 200 ㎚, 관련 배선 (11) 의 두께를 1000 ㎚, 및 절연막 (47) 의 두께를 10 ㎚ 이하로 선택함으로써 획득될 수 있다.
본 실시형태에서, 층간절연막 (10) 은 생략되어 층을 이룬 배선이 획득될 수 있다. 이 경우, 배리어 (barrier) 금속막은 배선 (48) 과 관련 배선 (11) 사이에 삽입되는 것이 바람직하다. 또한, 본 실시형태는 이전 실시형태들과 유사하게 디커플링 성능에서 향상을 달성한다.
제 4 실시형태
도 8a 및 도 8b 를 참조하면, 본 발명의 제 4 실시형태들의 예를 나타내며, 라인 디바이스의 배선은 볼록표면과 오목표면을 갖는다.
도 7a 에 나타낸 라인 디바이스는 반도체 기판 (43) 의 일부, 절연막 (12), 도전막 (13), 절연막 (14), 배선 (15) 을 구비하며, 반도체 기판 (43) 의 일부에 연속적으로 형성된다. 배선 (15) 는 전원을 스위칭 디바이스에 공급하는 분배 라인의 일부를 형성한다. 본 실시형태에서, 라인 구조는 배선 (15), 절연막 (14), 및 접지층으로서 제공되는 도전층 (13) 을 구비한다.
이 소자들을 형성하는데 사용되는 재료들은 이전의 실시형태들에 기재된 것들과 유사하다. 그러나, 요철부를 형성하는 것이 용이하기 때문에, 도전층 (13) 은 예를 들면 폴리실리콘으로 이루어지는 것이 바람직하다. 또한, 절연막 (14) 와 배선 (15) 상부에는 도전층 (13) 상에 형성되는 요철부에 대응하여 경계면에 요철부를 갖는다. 요철부는 배선 (15) 과 접지층 (도전층; 13) 양자가 서로 대향하는 영역이 증가하여, 라인 커패시턴스가 증가된다.
도 9 를 참조하면, 도 8a 의 구조를 제조하는 공정을 나타낸다. 절연막 (12) 은, 예를 들면, CVD 기술을 이용하여 반도체 기판 (43) 상에 형성된다 (단계 S401). 그 후, 폴리실리콘이 절연막 (12) 상에 배포되어 도전층 (13) 을 형성한 후, 폴리실리콘 표면 (단계 S403) 상에 에쳔트를 스프레이함으로써 도전층 (13) 의 표면상에 요철부를 형성시킨다. 또한, 챔버내에 수용된 폴리실리콘 층 (13) 상으로 SiH4 기체를 도입함으로써, 요철부가 폴리실리콘층 (13) 상에 형성될 수 있다.
그 후, 절연막 (14) 이 도전막 (13) 의 요철면 상에 배포된다 (단계 S404). 절연막 (14) 의 두께는, 배선 (15) 과 도전층 (13) 간의 라인 커패시턴스에 대하여 100 ㎊ 이 획득되도록 제어된다. 그 후, Al 과 같은 금속은 절연막 (14) 상에 배포되어 금속막을 형성한 후, 에칭 마스크로서 포토레지스트 마스크를 이용하여 습식에칭함으로써 포토레지스트 마스크를 형성하고 금속막을 패터닝하여 배선 (15) 을 형성한다.
도 8b 에서, 본 실시형태의 또다른 구조는 도전층 (13) 의 요철부를 계단지운다 (step). 도 10 은 도 8b 의 구조를 제조하는 공정을 나타내며, 단계 S503 을 제외하면 도 9 에 나타낸 단계 S401 내지 단계 S406 과 유사한 단계 S501 내지 단계 506 을 포함한다. 단계 S503 은 폴리실리콘 층 (13) 이 에칭 마스크로서 포토레지스트 마스크를 이용함으로써 선택적으로 에칭되게 한다.
구체적인 예로서, 반도체 기판 (43), 절연막 (12), 절연막 (14), 도전층 (13), 및 배선 (15) 용 재료들은 각각 실리콘, SiO2, SiO2, 폴리실리콘, 및 Al 이며, 배선 (15) 과 도전층 (13) 간의 100 ㎊ 의 라인 커패시턴스는, 배선 (15) 의 길이, 폭, 및 두께를 각각 2㎜, 50 ㎛, 1000 ㎚ 으로, 절연막 (10) 의 두께를 10 ㎚ 을 선택하고, 2.5 ㎛ 의 폭을 갖는 10 개의 디프레션 (depression) 과 폴리실리콘 (13) 상의 깊이 250 ㎚ 를 형성함으로써, 획득될 수 있다.
본 실시형태의 라인 디바이스는, 디지털 회로에서, 예를 들면, 10 ㎓ 내지 100 ㎓ 사이의 주파수 범위에서의 고주파 잡음을 디커플링하는데 있어서 우수한 디커플링 성능을 갖는다.
상기 실시형태들은 단지 예시하는 것이며, 본 발명은 상기 실시형태에 한정하는 것이 아니고, 다양한 변형 또는 변경이 본 발명의 범위를 벗어나지 않으면서 당업자에게 용이하게 행해질 수 있다. 예를 들면, 10 ㎓ 내지 100 ㎓ 사이의 주파수 범위는 단지 일례이며, 본 발명의 라인 디바이스는 구성성분 소자의 매개변수에 대하여 서로 다른 값들을 선택함으로써 다른 주파수 범위에 적용될 수 있다. 또한, 실리콘 공정이 상기 실시형태들에 이용되지만, GaAs 공정과 같은 다른 공정이 본 발명에 이용될 수 있다.
상술한 바와 같이, 본 발명의 디커플링 디바이스 및 반도체 회로에 따르면, 라인 디바이스로서 구현된 디커플링 회로는 고주파 범위에서 커패시터에 의해 구현된 디커플링 디바이스와 비교하여 더 낮은 임피던스를 가지며, 따라서 더 높은 디커플링 성분을 갖는다.

Claims (35)

  1. 반도체 기판 (43);
    상기 반도체 기판 (43) 상에 형성된 절연막 (42, 47); 및
    상기 절연막 (42, 47) 상에 형성된 배선 (41, 48) 을 구비하는, 반도체 회로에 형성된 디커플링 디바이스에 있어서,
    상기 배선 (41, 48) 과 상기 반도체 기판 (43) 사이의 라인 커패시턴스는, 상기 디커플링 디바이스가 상기 반도체 회로에서 발생된 전자기 잡음파를 효과적으로 디커플링하는 값으로서, 라인 커패시턴스는 100pF 이상이며, 상기 전자기 잡음파는 10GHz 와 100GHz 사이의 주파수를 갖도록 설정되는 것을 특징으로 하는 디커플링 디바이스.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 절연막 (47) 은 스트라이프로 되어 있으며,
    상기 반도체 기판 (43) 은 상부에서 관측할 때 상기 스트라이프 절연막 (47) 을 그들 사이에 끼운 한쌍의 확산 영역 (45, 46) 을 구비하는 것을 특징으로 하는 디커플링 디바이스.
  5. 제 4 항에 있어서,
    상기 확산 영역 (45, 46) 각각은 도전 소자 (30, 31) 를 통해 접지에 접속되는 것을 특징으로 하는 디커플링 디바이스.
  6. 제 5 항에 있어서,
    상기 도전 소자 (31) 는 상기 배선 (48) 을 따라서 상기 배선 (48) 에 인접하게 연장하는 스트라이프로 되어 있는 것을 특징으로 하는 디커플링 디바이스.
  7. 제 4 항에 있어서,
    상기 디커플링 디바이스는 -40㏈ 이하의 전송 계수에서 상기 전자기 잡음파를 디커플링하는 것을 특징으로 하는 디커플링 디바이스.
  8. 삭제
  9. 제 4 항에 있어서,
    상기 배선 (48) 에 접속되며, 상기 배선 (48) 에 평행하게 연장하는 다른 배선 (11) 을 더 구비하는 것을 특징으로 하는 디커플링 디바이스.
  10. 제 9 항에 있어서,
    상기 배선 (48) 과 상기 다른 배선 (11) 사이에 다른 절연막 (10) 이 개재되고,
    상기 다른 절연막 (10) 은 상기 배선 (48) 과 상기 다른 배선 (11) 을 함께 접속하는 콘택 플러그 (49) 를 그 내부에 수용하는 것을 특징으로 하는 디커플링 디바이스.
  11. 제 9 항에 있어서,
    상기 배선 (48) 과 상기 다른 배선 (11) 은 층상 배선을 형성하는 것을 특징으로 하는 디커플링 디바이스.
  12. 제 4 항에 있어서,
    상기 확산 영역 (45, 46) 은 필드 산화막 (44) 에 의해 둘러싸이며,
    상기 절연막 (47) 은 상기 필드 산화막 (44) 의 두께보다 더 작은 두께를 갖 는 것을 특징으로 하는 디커플링 디바이스.
  13. 반도체 기판 (43) 상에 형성된 제 1 절연막 (12);
    상기 절연막 (12) 상에 형성된 도전층 (13);
    상기 도전층 (13) 상에 형성된 제 2 절연막 (14); 및
    상기 제 2 절연막 (14) 상에 형성된 배선 (15) 을 구비하는, 반도체 회로에 형성된 디커플링 디바이스에 있어서,
    상기 도전층 (13) 과 상기 제 2 절연막 (14) 사이, 및 상기 제 2 절연막 (14) 과 상기 배선 (15) 사이의 인터페이스 중 하나 이상은 요철면을 가지며,
    상기 배선 (15) 과 상기 도전층 (13) 사이의 라인 커패시턴스는, 상기 디커플링 디바이스가 상기 반도체 회로에서 발생된 전자기 잡음파를 효과적으로 디커플링하는 값으로서, 라인 커패시턴스는 100pF 이상이며, 상기 전자기 잡음파는 10GHz 와 100GHz 사이의 주파수를 갖도록 설정되는 것을 특징으로 하는 디커플링 디바이스.
  14. 삭제
  15. 삭제
  16. 반도체 기판 (43);
    상기 반도체 기판 (43) 위에 위치하는 고주파 소스 (19);
    상기 반도체 기판 (43) 위에 위치하며, 상기 고주파 소스 (19) 에 전력을 공급하는 전원 분배 라인; 및
    상기 반도체 기판의 일부분, 상기 반도체 기판의 일부분상에 형성된 절연막 (42, 47), 및 상기 절연막 (42, 47) 상에 형성된 배선 (41, 48) 을 포함하는 라인 디바이스로서, 상기 배선 (41, 48) 이 상기 전원 분배 라인에 직렬로 접속됨으로써 상기 라인 디바이스의 일부를 형성하는 상기 라인 디바이스를 구비하는 반도체 회로에 있어서,
    상기 배선 (41, 48) 과 상기 반도체 기판 (43) 사이의 라인 커패시턴스는, 상기 라인 디바이스가 상기 고주파 소스 (19) 에 의해 발생된 전자기 잡음파를 효과적으로 디커플링하는 값으로서, 라인 커패시턴스는 100pF 이상이며, 상기 전자기 잡음파는 10GHz 와 100GHz 사이의 주파수를 갖도록 설정되는 것을 특징으로 하는 반도체 회로.
  17. 제 16 항에 있어서,
    상기 절연막 (47) 은 스트라이프로 되어 있으며,
    상기 반도체 기판 (43) 은 상부에서 관측할 때 상기 스트라이프 절연막 (47) 을 그들 사이에 끼운 한쌍의 확산 영역 (45, 46) 을 구비하는 것을 특징으로 하는 반도체 회로.
  18. 제 17 항에 있어서,
    상기 확산 영역 (45, 46) 각각은 도전 소자 (30, 31) 를 통해 접지에 접속되는 것을 특징으로 하는 반도체 회로.
  19. 제 17 항에 있어서,
    상기 도전 소자 (31) 는 상기 배선 (48) 을 따라서 상기 배선 (48) 에 인접하도록 연장하는 스트라이프로 되어 있는 것을 특징으로 하는 반도체 장치.
  20. 삭제
  21. 삭제
  22. 제 17 항에 있어서,
    상기 배선 (48) 에 접속되며, 상기 배선 (48) 에 평행하게 연장하는 다른 배 선 (11) 을 더 구비하는 것을 특징으로 하는 반도체 회로.
  23. 제 22 항에 있어서,
    상기 배선 (48) 과 상기 다른 배선 (11) 사이에 다른 절연막 (10) 이 개재되고,
    상기 다른 절연막 (10) 은 상기 배선 (48) 과 상기 다른 배선 (11) 을 함께 접속하는 콘택 플러그 (49) 를 그 내부에 수용하는 것을 특징으로 하는 반도체 회로.
  24. 제 22 항에 있어서,
    상기 배선 (48) 과 상기 또 다른 배선 (11) 은 층상 배선을 형성하는 것을 특징으로 하는 반도체 회로.
  25. 제 17 항에 있어서,
    상기 확산 영역 (45, 46) 은 필드 산화막 (44) 에 의해 둘러싸이며,
    상기 절연막 (47) 은 상기 필드 산화막 (44) 의 두께보다 더 작은 두께를 갖는 것을 특징으로 하는 반도체 회로.
  26. 제 17 항에 있어서,
    상기 절연막 (47) 과 상기 배선 (48) 은 고주파 소스 (19) 와 함께 동일기판 상에 형성된 단일칩 구성인 것을 특징으로 하는 반도체 회로.
  27. 제 16 항에 있어서,
    상기 고주파 소스 (19), 전원 분배 라인, 및 라인 디바이스는 모두 동일기판상에 형성된 단일칩 구성인 것을 특징으로 하는 반도체 회로.
  28. 반도체 기판 (43);
    상기 반도체 기판 (43) 위에 위치하는 고주파 소스 (19);
    상기 반도체 기판 (43) 위에 위치하며, 상기 고주파 소스 (19) 에 전력을 공급하는 전원 분배 라인; 및
    상기 반도체 기판 (43) 위에 위치하는 도전층 (13), 상기 도전층 (13) 상에 형성된 절연막 (14), 및 상기 절연막 (14) 상에 형성된 배선 (15) 을 포함하는 라인 디바이스로서, 상기 배선이 상기 전원 분배 라인에 직렬로 접속됨으로써 상기 라인 디바이스의 일부를 형성하는 상기 라인 디바이스를 구비하는 반도체 회로에 있어서,
    상기 배선 (15) 과 상기 도전층 (13) 사이의 라인 커패시턴스는, 상기 라인 디바이스가 상기 고주파 소스 (19) 에 의해 발생된 전자기 잡음파를 효과적으로 디커플링하는 값으로서, 라인 커패시턴스는 100pF 이상이며, 상기 전자기 잡음파는 10GHz 와 100GHz 사이의 주파수를 갖도록 설정되는 것을 특징으로 하는 반도체 회로.
  29. 제 28 항에 있어서,
    상기 도전층 (13) 과 상기 절연막 (14) 사이, 및 상기 절연막 (14) 과 상기 배선 (15) 사이의 인터페이스 중 하나 이상은 요철면을 갖는 것을 특징으로 하는 반도체 회로.
  30. 삭제
  31. 삭제
  32. 제 28 항에 있어서,
    상기 절연막 (14) 과 상기 배선 (15) 은 고주파 소스 (19) 와 함께 동일기판 상에 형성된 단일칩 구성인 것을 특징으로 하는 반도체 회로.
  33. 제 28 항에 있어서,
    상기 고주파 소스 (19), 전원 분배 라인, 및 라인 디바이스는 모두 동일기판 상에 형성된 단일칩 구성인 것을 특징으로 하는 반도체 회로.
  34. 제 1 항 또는 제 13 항에 있어서,
    상기 디커플링 디바이스는 -40dB 이하의 전송 계수에서 상기 전자기 잡음파를 디커플링하는 것을 특징으로 하는 디커플링 디바이스.
  35. 제 16 항 또는 제 28 항에 있어서,
    상기 라인 디바이스는 -40dB 이하의 전송 계수에서 상기 전자기 잡음파를 디커플링하는 것을 특징으로 하는 반도체 회로.
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