TWI423515B - 積體電路結構 - Google Patents

Description

積體電路結構

本發明係有關於一種積體電路的形成方法，特別係有關於一種利用與互補式金氧半電晶體(CMOS)相容的製程形成的同軸傳輸線，更特別係有關於一種具有慢波特性(slow-wave feature)的同軸傳輸線。

在微波電路的應用中，傳輸線為重要的元件。這些元件係提供微波電路之主動元件和被動元件的內部連接，且也用來做為電感匹配元件。微帶線(microstrip line)為傳輸線的一種，其係廣泛用於單晶微波積體電路(monolithic microwave integrated circuit,MMIC)。

當微帶線應用於單晶微波積體電路時係具有許多優點。第一，由於由導電薄板製成的微帶線係設置於基板上，這些元件係易於與積體電路製程相容。因此，微帶線可與例如互補式金氧半電晶體(CMOS)之常用的積體電路形成於同一基板上。

第1圖係顯示設置於基板4上的習知微帶線2。上述微帶線2包括訊號線6、為無空隙金屬薄板的接地薄板8，以及用以隔開訊號線6和接地薄板8的(複數個)介電層10。接地薄板8具有許多優點，隔絕訊號線6與基板4，因此可降低基板導致的能量損失。然而，接地薄板8的形成也會導致缺點。當後段製程的尺寸持續縮小時，介於訊號線6和接地薄板8之間的垂直距離H會明顯縮小。因此，為了達到想要的特徵阻抗，需要持續地使訊號線6變窄。結果微帶線的歐姆(電阻)損耗(Ohmic loss)會明顯增加。因此，微帶線2和其他網路元件之間需要更好的電感匹配。另外，由於介於訊號線6和接地薄板8之間的垂直距離H的限制，可調整的範圍很小，所以接地薄板8本身成為調整微帶線2的特徵阻抗的阻礙。

另外，微帶線通常佔據巨大的晶片面積。舉例來說，在二氧化矽介電質中之頻率為50GHz電磁波，其波長約為3000μm。為了與網路電感匹配，微帶線2的長度L1的要求須至少為波長的四分之一，因此，微帶線2的長度約為750μm，非常浪費面積。隨著積體電路的尺寸持續縮小，微帶線的晶片面積需求變成阻止微波元件和積體電路與CMOS元件製程相容的瓶頸。

在此技術領域中，有需要一種傳輸線，其具有可降低能量損失的優點，且同時克服習知技術的缺點。

有鑑於此，本發明之一實施例係提供一種積體電路結構，包括位於一半導體基板上方的一內連線結構以及一同軸傳輸線。上述同軸傳輸線包括一訊號線；一頂薄板，位於上述同軸傳輸線上方，且與上述同軸傳輸線電性絕緣；一底薄板，位於上述同軸傳輸線下方，且與上述同軸傳輸線電性絕緣。上述頂薄板和上述底薄板之至少一個包括複數個金屬條狀遮蔽物；複數個介電質條狀物，每一個上述介電質條狀物介於兩個上述金屬條狀遮蔽物之間。上述積體電路結構更包括一接地導電物，電性連接至上述頂薄板和上述底薄板。上述接地導電物藉由一介電材料與上述訊號線絕緣。

本發明之另一實施例係提供一種積體電路結構，包括一半導體基板；複數個介電層，位於上述半導體基板上方。複數個上述介電層包括一第一介電層；一第二介電層，位於上述第一介電層上方；一第三介電層，位於上述第一介電層下方；上述積體電路結構更包括一同軸傳輸線，包括一訊號線，位於上述第一介電層中；一第一接地導電物；一第二接地導電物；一頂薄板和一底薄板。上述第一接地導電物位於上述訊號線的一第一側，且與上述訊號線電性隔絕。上述第一接地導電物係從上述第二介電層中延伸至上述第三介電層中。上述第二接地導電物位於上述訊號線與上述第一接地導電物的上述第一側的一相對側，其中上述第二接地導電物係從上述第二介電層中延伸至上述第三介電層中。上述頂薄板位於上述第二介電層中，上述頂薄板包括形成一交錯圖案的複數個第一金屬條狀遮蔽物和複數個第一介電質條狀物。上述底薄板位於上述第三介電層中，上述底薄板底包括形成一交錯圖案的複數個第二金屬條狀遮蔽物和複數個第二介電質條狀物，其中複數個上述第一金屬條狀遮蔽物和複數個上述第二金屬條狀遮蔽物電性連接至上述第一接地導電物和上述第二接地導電物。

本發明之又一實施例係提供一種積體電路結構，包括一同軸傳輸線，其更包括一訊號線，沿一第一方向延伸；一接地線，包圍上述訊號線。上述接地線包括一頂薄板，包括彼此隔開的第一複數個金屬條狀遮蔽物；一底薄板，包括彼此隔開的第二複數個金屬條狀遮蔽物，其中上述第一複數個金屬條狀遮蔽物和上述第二複數個金屬條狀遮蔽物的一長度方向係沿著實質上與上述第一方向垂直的一第二方向：一第一接地導電物和一第二接地導電物，分別位於上述訊號線的相對兩側。每一個上述第一接地導電物和上述第二接地導電物與上述第一複數個金屬條狀遮蔽物和上述第二複數個金屬條狀遮蔽物互相連接。

以下以各實施例詳細說明並伴隨著圖式說明之範例，做為本發明之參考依據。

以下以各實施例詳細說明並伴隨著圖式說明之範例，做為本發明之參考依據。在圖式或說明書描述中，相似或相同之部分皆使用相同之圖號。且在圖式中，實施例之形狀或是厚度可擴大，並以簡化或是方便標示。再者，圖式中各元件之部分將以分別描述說明之，值得注意的是，圖中未繪示或描述之元件，為所屬技術領域中具有通常知識者所知的形式，另外，特定之實施例僅為揭示本發明使用之特定方式，其並非用以限定本發明。

由於未遮蔽的習知傳輸線有高能量損失的缺點，所以研發同軸傳輸線以用於更有效的訊號傳輸。本發明實施例在此併入美國專利號碼US 12/023,184做為本發明參考。第2A圖和第2B圖係顯示美國專利號碼US 12/023,184揭露的同軸傳輸線12，第2A圖為同軸傳輸線12的透視圖，而第2B圖為同軸傳輸線12的剖面圖。同軸傳輸線12的訊號線14係被介電材料16包圍。介電材料16係被接地線18包圍，接地線18係對訊號線14形成無空隙的金屬遮蔽。由於訊號線14係被接地線18包圍，可使可能會有的電磁場洩漏(leakage of electro-magnetic field)減到最小，因此可使能量損失(energy loss)減到最小。

然而，同軸傳輸線12的製造方法會遇到製程的困難。由於同軸傳輸線12典型具有巨大的長度和寬度，所以其製程會違反互補式金氧半電晶體(以下簡稱為CMOS)的設計規則(design rule)。而同軸傳輸線12的製造方法係特別會包含化學機械研磨製程(CMP)。然而，接地線18之頂薄板和底薄板的巨大尺寸會導致習知的微負載效應(micro-loading effect)和淺碟化效應(dishing effect)。另外，同軸傳輸線12的傳遞速度(propagation speed)僅由介電材料16的特性來控制，因此同軸傳輸線12的特徵波長(characteristic wavelength)會變得難以調整。

為了改善同軸傳輸線與CMOS製造方法的製程相容度，以及為了可以調整同軸傳輸線12的特徵波長，本發明實施例係提供一種新的同軸傳輸線，其具有可調整的特徵阻抗(characteristic impedance)和可調整的特徵波長(characteristic wavelength)。本發明的不同實施例會在後續描述。在本發明的圖式或說明書描述中，相似或相同之部分皆使用相同之圖號。

本發明實施例係有關於具有同軸傳輸線的積體電路，其包括耦接至一頂薄板和一底薄板的至少一接地導電物，至少一上述接地導電物具有複數個金屬條狀遮蔽物以及複數個介電質條狀物，每一個上述介電質條狀物介於兩個上述金屬條狀遮蔽物之間。本發明實施例的同軸傳輸線可利用調整上述金屬條狀遮蔽物的寬度和間距，以提供可調整的特徵阻抗及/或慢波(slow-wave)特性。

第3A圖為本發明實施例之積體電路結構的剖面圖和透視圖。一同軸傳輸線20，形成於一基板28上方。上述同軸傳輸線20包括一訊號線22、一圖案化接地線24和(複數個)介電層26(如第3B圖所示)。在本發明一實施例中，基板28為可包括例如矽、鍺或類似材料的常用的半導體材料之一半導體基板。如第3A圖所示的結構為一半導體晶片的一部分，其可更包括不具有微波傳輸線形成於其上的其他區域。例如為CMOS元件之複數個積體電路30，可形成於基板28的表面上。上述積體電路30係以一金氧半電晶體元件(以下簡稱為MOS)繪示。

第3B圖為第3A圖所示之積體電路結構的剖面圖，其中係沿著第3A圖中3B-3B’切線之垂直平面的剖面圖。接地線24較佳為接地。接地線24可形成於層間介電層(ILD)32上方。複數個接觸孔插塞(圖未顯示)，係形成於層間介電層(ILD)32中，以連接上述積體電路30。在本發明一實施例中，接地線24係延伸穿過複數個金屬層，上述金屬層可包括一層或多層金屬層(其包括從底層金屬層(習知的M1金屬層)至頂層金屬層(M_top )排列之上述金屬層的任一層)。因此，介電層26可包括例如介電常數低於3.0或甚至低於或等於2.5的低介電常數材料。接地線24也可延伸於包括未摻雜矽玻璃(USG)之較上層的介電層中，接地線24可甚至延伸至位於介電層上方之保護層中，上述保護層係通常利用非雙鑲嵌製程形成。

請參考第3A和3B圖，由例如銅金屬形成的接地線24，其係包括位於訊號線22上方的一頂薄板40，以及位於訊號線22下方的一底薄板42。在本發明一實施例中，上述頂薄板40和底薄板42兩者皆包括複數個彼此隔開的金屬條狀遮蔽物24₁ ，上述金屬條狀遮蔽物24₁ 的長度方向係垂直於訊號線22的長度方向。如第3C圖所示的角度α可為90°，也可小於或大於90°。在其他實施例中，頂薄板40和底薄板42中僅有一個包括被介電材料隔開的金屬條狀遮蔽物24₁ ，而另外一個係形成一無空隙的薄板。為接地線24的側壁部分之接地導電物24₂ 係連接至金屬條狀遮蔽物24₁ 。在本發明一實施例中，接地導電物24₂ 係平行於或至少實質上平行於訊號線22。在頂薄板40中的每一個金屬條狀遮蔽物24₁ 與在底薄板42中的其中之一個金屬條狀遮蔽物24₁ 在垂直方向可部分重疊，然而在頂薄板40中的每一個金屬條狀遮蔽物24₁ 與在底薄板42中的其中之一個金屬條狀遮蔽物24₁ 在垂直方向也可不對準。

請參考第3C圖，其顯示第3A圖所示之積體電路的上視圖(未顯示頂薄板)，金屬條狀遮蔽物24₁ 具有長度SL，且金屬條狀遮蔽物24₁ 係藉由複數個介電質區域36(之後也可視為介電質條狀物36)彼此隔開，上述介電質區域36的寬度也等於金屬條狀遮蔽物24₁ 之間的間距SS。為了有效地遮蔽訊號線22傳遞之訊號以保護基板28，以及考量例如衰減損失(attenuation loss)、品質因數(quality factor)、波長等傳輸線的性能，長度SL可以愈小愈好。在本發明實施例中，長度SL可以小於製程允許的最小長度的兩倍。在本發明其他實施例中，長度SL可以等於製程允許的最小長度。在利用45nm製程世代形成的本發明實施例之積體電路中，金屬條狀遮蔽物的長度SL和間距SS可介於70nm和4μm之間。可依據不同應用之規格要求的考量，以不同的金屬條狀遮蔽物的長度SL和間距SS來作為不同的設計組合。金屬條狀遮蔽物24₁ 的長度SL和間距SS會影響同軸傳輸線20的特徵阻抗(characteristic impedance)和特徵波長(characteristic wavelength)之特性，且可經由實驗得到最理想的數值。在本發明一實施例中，訊號線22係水平地位於兩相對之接地導電物24₂ 的中間，且與接地導電物24₂ 相隔一間距S。

不同的金屬條狀遮蔽物24₁ 的長度SL可為一週期圖案。換句話說，相鄰的金屬條狀遮蔽物24₁ 可分為一個群組，在某一個群組中的金屬條狀遮蔽物24₁ 係與在其他的群組中的的金屬條狀遮蔽物24₁ 重複相同的長度SL。在每一個群組中，金屬條狀遮蔽物24₁ 的長度SL可從小至大依序排列(舉例來說，形成一等差數列或一幾何數列)，而每一個群組中金屬條狀遮蔽物的長度SL大於前一個群組中金屬條狀遮蔽物的長度。在本發明一實施例中，在接地線24的每一個頂薄板和每一個底薄板中，所有的金屬條狀遮蔽物24₁ 可具有相同的長度SL，然而上述之金屬條狀遮蔽物的長度SL也可彼此不同。類似的，介於金屬條狀遮蔽物24₁ 之間所有的間距SS可彼此相等。在本發明其他實施例中，金屬條狀遮蔽物的間距SS可具有類似於長度SL之其他的週期圖案。

訊號線22和接地線24的形成方法可包括習知的單鑲嵌製程或雙鑲嵌製程，其中訊號線22和接地線24係由銅或銅合金形成。因此，訊號線22可僅包括一金屬線部分，而沒有介層孔插塞部分。如第3B圖所示，本發明其他實施例中，訊號線22可包括一金屬線部分22M和其下的一介層孔插塞部分22V。另外，訊號線22可延伸至多於一層的介電層中，而每一層介電層中的訊號線22係具有一金屬線部分和一介層孔插塞部分。在本例中，訊號線22及/或接地線24係延伸至保護層中，而其形成方法可包括沉積一金屬層；利用蝕刻方式圖案化上述金屬層；利用介電材料填入剩餘金屬層部分之間的間距中。

請參考第3D和3E圖，接地線24包括複數個部分，每一個部分係位於介電層26的其中之一層中。在本發明一實施例中，在不同介電層26中的接地線24的上述部分係藉由介層孔條狀物24_{2_} V互相連接，而上述介層孔條狀物24_{2_} V係與其上的金屬層部分24_{2_} M相接。另外，如第3D圖(沿著第3A圖中3D-3D’切線之垂直平面的剖面圖)所示，接地導電物24₂ 為無空隙的側壁。在本發明其他實施例中，在第3E圖中，其為沿著第4圖中3E-3E’切線之垂直平面的剖面圖，接地導電物24₂ 的介層孔插塞部分包括位於金屬線部分下方之週期性設置的介層孔柱狀物，其中上述金屬線部分為連續的部分。接地導電物24₂ 的介層孔插塞部分係藉由介電區域彼此隔開。類似地，訊號線22可包括多於一層的結構，而每一層係設置於一金屬層中，且藉由介層孔柱狀物或無空隙的介層孔條狀物連接訊號線22的不同層。

在具有無空隙接地薄板的同軸傳輸線中，訊號回傳路徑(return path)通常位於頂薄板至底薄板中，且位於各別的訊號線的正上方和正下方。在本發明實施例中，介電質條狀物36(如第3C圖所示)會有助於阻礙位於各別的訊號線的正上方和正下方的訊號回傳路徑。因此訊號回傳路徑會被強迫經過遠離於訊號線22的接地導電物24₂ 。因此，可經由調整金屬條狀遮蔽物24₁ 的間距SS(如第3C圖所示)之方式調整相對接地導電物24₂ 之間的間距，以調整特徵阻抗(characteristic impedance)和特徵波長(characteristic wavelength)。金屬條狀遮蔽物24₁ 和介電質條狀物36會有助於導致慢波(slow-wave)特性的形成。上述慢波(slow-wave)特性係部分由包括介電質條狀物36的同軸傳輸線20的部分和包括金屬條狀遮蔽物24₁ 的同軸傳輸線20的部分之間的特徵電容差值造成。

第5至8圖為模擬結果。從上述模擬結果可知，可經由調整訊號線22的寬度W(如第3C圖所示)以及調整訊號線22和接地導電物24₂ 之間的間距S，以調整本發明實施例之同軸傳輸線的特性。第1表係列示具有如第4圖所示之結構的不同寬度W和不同間距S的同軸傳輸線試樣的模擬結果。

第5圖係顯示同軸傳輸線試樣的特徵阻抗(characteristic impedance)為頻率的函數。上述模擬結果係由量測試樣SMS1、SMS2、SMS3和SMS4得知，其顯示在任一個微波頻率，本發明實施例之同軸傳輸線的特徵阻抗會隨著訊號線22的寬度W增加而增加。因此，可經由調整訊號線22的寬度W來調整本發明實施例之同軸傳輸線的特徵阻抗。另外，試樣SMS5和SMS6的特徵阻抗分別明顯大於試樣SMS3和SMS4的特徵阻抗。上述結果顯示降低訊號線22的寬度W會使特徵阻抗增加。因此，可在一有效的範圍內調整本發明實施例之同軸傳輸線的特徵阻抗。

第6圖為模擬結果，其顯示同軸傳輸線試樣的品質因數(quality factor)為頻率的函數。如第6圖所示的品質因數係高於習知同軸傳輸線的品質因數，且可相當於位於絕緣基板和半絕緣基板上的同軸傳輸線的品質因數。

第7圖為模擬結果，其顯示同軸傳輸線試樣的特徵波長(characteristic wavelength)為頻率的函數。上述模擬結果係由量測試樣SMS1、SMS2、SMS3和SMS4得知，其顯示在任一個微波頻率，本發明實施例之同軸傳輸線的特徵波長會隨著訊號線22的寬度W增加而降低。因此，可經由調整訊號線22的寬度W來調整本發明實施例之同軸傳輸線的特徵波長。

第8圖為模擬結果，其顯示同軸傳輸線試樣的衰減損失(attenuation loss)為頻率的函數。上述模擬結果係用以模擬在較長的金屬條狀物(間距S分別為100μm和200μm之試樣SMS4和SMS6)感應之渦電流(eddy-current)導致的高頻衰減損失。可利用最小化金屬條狀物的長度SL(第3A和4圖)降低此一不想要的渦電流電源損失，可利用持續縮小後段製程的尺寸達到最小化金屬條狀物的長度SL的目的。

本發明實施例之積體電路係具有許多優點。第一：可利用調整接地導電物之間的距離來調整特徵阻抗和特徵波長。第二：利用形成週期性的頂薄板和底薄板來代替無空隙的頂薄板和底薄板，以使本發明實施例之同軸傳輸線的製程與CMOS電路的製程完全相容。本發明實施例之同軸傳輸線不須要額外的光罩，因而不會增加製造成本。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定為準。

2．．．微帶線

4．．．基板

6．．．訊號線

8．．．接地薄板

10．．．介電層

12．．．同軸傳輸線

14．．．訊號線

16．．．介電材料

18．．．接地線

20．．．同軸傳輸線

22．．．訊號線

22M．．．金屬線部分

22V．．．介層孔插塞部分

24．．．接地線

24₁ ．．．金屬條狀遮蔽物

24₂ ．．．接地導電物

24_{2_} V．．．介層孔條狀物

24_{2_} M．．．金屬層部分

26．．．介電層

28．．．基板

30．．．積體電路

32．．．層間介電層

36．．．介電質條狀物

40．．．頂薄板

42．．．底薄板

SMS1、SMS2、SMS3、SMS4、SMS5、SMS6．．．試樣

H．．．垂直距離

L1、SL．．．長度

α．．．角度

SS、S．．．間距

W．．．寬度

第1圖顯示習知的微帶線，包括一訊號線和一無空隙的接地薄板，其中上述無空隙接地薄板介於上述訊號線和其下之一基板之間。

第2A和2B圖為本發明實施例之同軸傳輸線的剖面圖和透視圖，上述同軸傳輸線具有被一無空隙接地線包圍的一訊號線。

第3A圖為本發明實施例之積體電路結構的剖面圖和透視圖，其中同軸傳輸線包括被複數個介電質條狀物隔開的複數個金屬條狀遮蔽物。

第3B至3E圖為第3A圖的剖面圖和上視圖。

第4圖為第3E圖的透視圖。

第5圖為模擬結果，其顯示本發明實施例之同軸傳輸線試樣的特徵阻抗為頻率的函數。

第6圖為模擬結果，其顯示本發明實施例之同軸傳輸線試樣的品質因數為頻率的函數。

第7圖為模擬結果，其顯示本發明實施例之同軸傳輸線試樣的特徵波長為頻率的函數。

第8圖為模擬結果，其顯示本發明實施例之同軸傳輸線試樣的衰減損失為頻率的函數。

20．．．同軸傳輸線

22．．．訊號線

24．．．接地線

24₁ ．．．金屬條狀遮蔽物

24₂ ．．．接地導電物

28．．．基板

30．．．積體電路

32．．．層間介電層

SL．．．長度

S．．．間距

W．．．寬度

Claims (20)

1. 一種積體電路結構，包括：一半導體基板；一內連線結構，位於該半導體基板上方；以及一同軸傳輸線，包括：一訊號線；一頂薄板，位於該同軸傳輸線上方，且與該同軸傳輸線電性絕緣；一底薄板，位於該同軸傳輸線下方，且與該同軸傳輸線電性絕緣，其中該頂薄板和該底薄板之至少一個包括：複數個金屬條狀遮蔽物；以及複數個介電質條狀物，每一個該介電質條狀物介於兩個該金屬條狀遮蔽物之間；以及一第一接地導電物，電性連接至該頂薄板和該底薄板，其中該第一接地導電物藉由一介電材料與該訊號線絕緣。
2. 如申請專利範圍第1項所述之積體電路結構，更包括一第二接地導電物，電性連接至該頂薄板和該底薄板，其中該第二接地導電物位於該訊號線與該第一接地導電物鄰接側的相對側。
3. 如申請專利範圍第1項所述之積體電路結構，其中該頂薄板和該底薄板兩者皆包括複數個該金屬條狀遮蔽物和複數個該介電質條狀物。
4. 如申請專利範圍第1項所述之積體電路結構，其中複數個該金屬條狀遮蔽物和複數個該介電質條狀物的寬度實質上等於該積體電路結構的最小尺寸。
5. 如申請專利範圍第1項所述之積體電路結構，其中該第一接地導電物係延伸至複數個介電層中，且其中每一個該介電層中的該第一接地導電物包括用以形成一無空隙的垂直金屬壁之一金屬線部分和一介層孔插塞部分。
6. 如申請專利範圍第1項所述之積體電路結構，其中該第一接地導電物係延伸至複數個介電層中，且其中每一個該介電層中的該第一接地導電物包括一金屬線部分和位於該金屬線部分下方的複數個介層孔插塞，且複數個該介層孔插塞係接觸該金屬線部分，其中複數個該介層孔插塞藉由複數個介電區域彼此隔絕。
7. 如申請專利範圍第1項所述之積體電路結構，其中該金屬條狀遮蔽物的長度方向實質上垂直於該訊號線的長度方向。
8. 一種積體電路結構，包括：一半導體基板；複數個介電層，位於該半導體基板上方，複數個該介電層包括：一第一介電層；一第二介電層，位於該第一介電層上方；以及一第三介電層，位於該第一介電層下方；以及一同軸傳輸線，包括：一訊號線，位於該第一介電層中；一第一接地導電物，位於該訊號線的一第一側，且與該訊號線電性隔絕，其中該第一接地導電物係從該第二介電層中延伸至該第三介電層中；一第二接地導電物，位於該訊號線的該第一側的一相對側，其中該第二接地導電物係從該第二介電層中延伸至該第三介電層中；一頂薄板，位於該第二介電層中，該頂薄板包括形成一交錯圖案的複數個第一金屬條狀遮蔽物和複數個第一介電質條狀物；以及一底薄板，位於該第三介電層中，該底薄板底包括形成一交錯圖案的複數個第二金屬條狀遮蔽物和複數個第二介電質條狀物，其中複數個該第一金屬條狀遮蔽物和複數個該第二金屬條狀遮蔽物電性連接至該第一接地導電物和該第二接地導電物。
9. 如申請專利範圍第8項所述之積體電路結構，其中每一個該第一接地導電物和該第二接地導電物係形成一無空隙壁，且該無空隙壁中不具任何開口。
10. 如申請專利範圍第8項所述之積體電路結構，其中每一個該第一接地導電物和該第二接地導電物包括一金屬線部分，以及位於該金屬線部分下方的複數個介層孔柱狀物。
11. 如申請專利範圍第8項所述之積體電路結構，其中複數個該第一金屬條狀遮蔽物和複數個該第二金屬條狀遮蔽物具有實質上相同的長度。
12. 如申請專利範圍第8項所述之積體電路結構，其中複數個該第一金屬條狀遮蔽物和複數個該第二金屬條狀遮蔽物的長度具有一週期性圖案，且其中相鄰的複數個該第一金屬條狀遮蔽物和相鄰的複數個該第二金屬條狀遮蔽物具有不同的長度。
13. 如申請專利範圍第8項所述之積體電路結構，其中複數個該第一介電質條狀物和複數個該第二介電質條狀物具有實質上相同的寬度。
14. 如申請專利範圍第8項所述之積體電路結構，其中複數個該第一介電質條狀物和複數個該第二介電質條狀物的寬度具有一週期性圖案，且其中相鄰的複數個該第一介電質條狀物和相鄰的複數個該第二介電質條狀物具有不同的寬度。
15. 如申請專利範圍第8項所述之積體電路結構，其中複數個該第一金屬條狀遮蔽物和複數個該第二金屬條狀遮蔽物的長度方向垂直於該訊號線的長度方向。
16. 一種積體電路結構，包括：一同軸傳輸線，包括：一訊號線，沿一第一方向延伸；以及一接地線，包圍該訊號線，其中該接地線包括：一頂薄板，包括彼此隔開的第一複數個金屬條狀遮蔽物；一底薄板，包括彼此隔開的第二複數個金屬條狀遮蔽物，其中該第一複數個金屬條狀遮蔽物和該第二複數個金屬條狀遮蔽物的一長度方向係沿著實質上與該第一方向垂直的一第二方向：以及一第一接地導電物和一第二接地導電物，分別位於該訊號線的相對兩側，其中每一個該第一接地導電物和該第二接地導電物與該第一複數個金屬條狀遮蔽物和該第二複數個金屬條狀遮蔽物互相連接。
17. 如申請專利範圍第16項所述之積體電路結構，其中該同軸傳輸線延伸至一第一金屬層和一第二金屬層中，且其中該第一金屬層和該第二金屬層包括不同的介電材料。
18. 如申請專利範圍第16項所述之積體電路結構，其中該第一複數個金屬條狀遮蔽物和該第二複數個金屬條狀遮蔽物具有相同的長度。
19. 如申請專利範圍第16項所述之積體電路結構，更包括複數個介電材料填入該第一複數個金屬條狀遮蔽物之間的複數個第一間距中和該第二複數個金屬條狀遮蔽物之間的複數個第二間距中。
20. 如申請專利範圍第16項所述之積體電路結構，其中每一個該第一複數個金屬條狀遮蔽物和該第二複數個金屬條狀遮蔽物具有該積體電路結構之製程允許的一最小寬度。