CN107768345A - 半导体装置及其制造方法 - Google Patents
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Abstract
本公开涉及半导体装置及其制造方法。其中一个实施例提供了一种半导体装置，其包括：衬底；在衬底上方的第一金属屏蔽件；在第一金属屏蔽件上方的信号线；和在信号线上方的第二金属屏蔽件，其中在与衬底主平面平行的平面视图中，第一金属屏蔽件和第二金属屏蔽件均与整个信号线重叠。
Description
技术领域
本公开涉及半导体领域，具体来说，涉及半导体装置及其制造方法。
背景技术
在一些半导体装置中，通常存在很长的信号线，而长信号线附近的其它信号线和/或电源线会对其造成较大干扰，从而可能影响半导体装置的操作或性能。
因此存在对于新的技术的需求。
发明内容
本公开的一个目的是提供一种新颖的半导体装置及其制造方法，特别地，涉及减少或避免信号线附近的干扰。
根据本公开的第一方面，提供了一种半导体装置，其包括：衬底；在衬底上方的第一金属屏蔽件；在第一金属屏蔽件上方的信号线；和在信号线上方的第二金属屏蔽件，其中在与衬底主平面平行的平面视图中，第一金属屏蔽件和第二金属屏蔽件均与整个信号线重叠。
根据本公开的第二方面，提供了一种制造半导体装置的方法，其包括：在衬底上方形成第一金属屏蔽件；在第一金属屏蔽件上方形成信号线；在信号线上方形成第二金属屏蔽件，其中第一金属屏蔽件和第二金属屏蔽件被形成为在与衬底主平面平行的平面视图中均与整个信号线重叠。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得更为清楚。
附图说明
构成说明书的一部分的附图描述了本公开的实施例，并且连同说明书一起用于解释本公开的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本公开，其中：
图1A示出了根据本公开一个示例性实施例的半导体装置的平面图，图1B示出了其沿图1A中的剖面线AA获得的剖面图。
图1C示出了作为背照式图像传感器的半导体装置沿图1A中的剖面线AA获得的剖面图。
图2A-2C分别示出了根据本公开一个示例性实施例的半导体装置的平面图，图2D示出了图2A-2C中的半导体装置分别沿图中的剖面线AA获得的剖面图。
图3A-3C分别示出了根据本公开另一个示例性实施例的半导体装置的平面图，图3D示出了图3A-3C中的半导体装置分别沿图中的剖面线AA获得的剖面图。
图4A示出了根据本公开又一个示例性实施例的半导体装置的平面图，图4C示出了其沿图4A中的剖面线AA获得的剖面图。
图4B示出了根据本公开又一个示例性实施例的半导体装置的平面图，图4D示出了其沿图4B中的剖面线AA获得的剖面图。
图5A-5C分别示出了根据本公开又一个示例性实施例的半导体装置的平面图，图5D示出了图5A-5C中的半导体装置分别沿图中的剖面线AA获得的剖面图。
图6A-6C分别示出了根据本公开又一个示例性实施例的半导体装置的平面图，图6D示出了图6A-6C中的半导体装置分别沿图中的剖面线AA获得的剖面图。
图7示出了根据本公开一个示例性实施例的半导体装置的制造方法的流程图。
图8A-8C分别示出了在根据本公开一个示例性实施例来制造半导体装置的一个方法示例的各个步骤处的装置剖面示意图。
图9A-9C分别示出了在根据本公开又一个示例性替代实施例来制造半导体装置的一个方法示例的各个步骤处的装置剖面示意图。
注意，在以下说明的实施方式中，有时在不同的附图之间共同使用同一附图标记来表示相同部分或具有相同功能的部分，而省略其重复说明。在本说明书中，使用相似的标号和字母表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
为了便于理解，在附图等中所示的各结构的位置、尺寸及范围等有时不表示实际的位置、尺寸及范围等。因此，所公开的发明并不限于附图等所公开的位置、尺寸及范围等。
具体实施方式
下面将参照附图来详细描述本公开的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本公开的范围。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本公开及其应用或使用的任何限制。也就是说，本文中的半导体装置及其制造方法是以示例性的方式示出，来说明本公开中的结构和方法的不同实施例。然而，本领域技术人员将会理解，它们仅仅说明可以用来实施的本发明的示例性方式，而不是穷尽的方式。此外，附图不必按比例绘制，一些特征可能被放大以示出具体组件的细节。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
本申请的发明人发现，在一些半导体装置(例如图像传感器、存储器等)中，通常要设计很长的信号线，而长信号线附近的其它信号线和/或电源线会对其有较大干扰，从而可能影响半导体装置的操作或性能。例如，在CMOS图像传感器中，根据分辨率和像素大小的不同，信号线(例如列线)的长度可从几百微米到几个毫米，而对于高端 CMOS图像传感器来说，信号线的稳定程度对最终成像效果影响很大。如果感光阵列中的列信号线受到其它电源线的扰动，会导致固定模式噪声(Fixed Pattern Noise，FPN)问题，降低列信号线的扰动很有意义。
通常，可以在设计规则允许的情况下尽量增大信号线与其它信号线和/或电源线之间的间距，从而降低它们之间的串扰来改善信号稳定性。可替代地和/或附加地，可以在信号线的两侧加入地线来吸收其它信号线和/或电源线对信号线的干扰。这两种方式对信号的稳定性都有帮助，但是还存在不足。
经过深入研究，本申请的发明人进一步发现，在信号线的上方和下方的金属线也会给信号线带来不少干扰。因此在此提出了一种新颖的半导体装置的结构，其在信号线的下层和上层同时加入金属屏蔽件，这样可以抑制或避免对信号线的干扰，改善信号线的稳定性。本公开的技术特别适用于CMOS图像传感器中的列信号线，但是本领域技术人员均理解，该技术不限于列信号线。
为了更全面、清楚地理解本发明，下面将结合附图来阐述根据本公开的新颖的技术。
图1A示出了根据本公开一个示例性实施例的半导体装置的平面图，图1B示出了其沿图1A中的剖面线AA获得的剖面图。本文中提到的平面图示出该半导体装置的各部件投影在与衬底主平面平行的平面视图中的图形，该衬底主平面指的是衬底的正面和背面(如图1B 中的衬底204的上、下表面)。
请注意，为了方便显示本公开的主旨，本申请中的所有平面图都没有示出衬底，而在剖面图中示出衬底是为了明确各金属线、屏蔽件等在半导体装置中的相对位置。
如图1A和图1B所示，半导体装置包括：衬底204；在衬底204 上方的第一金属屏蔽件202；在第一金属屏蔽件202上方的信号线201；和在信号线201上方的第二金属屏蔽件203，而在与衬底主平面平行的平面视图(如图1A)中，第一金属屏蔽件202和第二金属屏蔽件 203均与整个信号线201重叠。
在一些实施方式中，第一金属屏蔽件202、信号线201和第二金属屏蔽件203分别形成在衬底上方的三个连续的金属层(例如金属层 M1、M2和M3)中。当然，本发明不限于此。
在一些实施方式中，第一金属屏蔽件202和第二金属屏蔽件203 都可以连接到地。例如，这两个金属屏蔽件可以分别连接到原有的地线，或者可以通过通孔(如后面将详细描述的)相互连接并一起连接到地，这些都是可以根据实际情况来设计的。
在一些实施方式中，信号线的长度L1可以在0.5毫米到10毫米的范围内，这可以取决于单元尺寸等因素。另外，例如，信号线的宽度W1可以为0.1微米左右，信号线的厚度可以大于0.2微米。
在一些实施方式中，第一金属屏蔽件202和第二金属屏蔽件203 的宽度W2大于或等于信号线的宽度W1，例如可以在0.07微米到10 微米的范围内，这可以取决于单元尺寸等各种因素。另外，第一金属屏蔽件202和第二金属屏蔽件203的长度L2可以大于或等于信号线 201的长度L1。
虽然图1A示出的第一金属屏蔽件202和第二金属屏蔽件203在平面图中完全重合，但是本领域技术人员均能理解，本发明并不限于此，而是只要二者均与整个信号线201重合即可。
在一些实施方式中，例如，在上述图1A的半导体装置为背照式图像传感器的情况下，该结构格外有利，如图1C所示。图1C示出了作为背照式图像传感器的半导体装置沿图1A中的剖面线AA获得的剖面图。如图1C所示，衬底204中形成有光电二极管207，并且入射光从衬底的背面入射到光电二极管207中。在一些情况下，有部分入射光未被光电二极管207完全吸收，而到达了第一金属屏蔽件202，此时，第一金属屏蔽件202能够将这部分入射光反射回到光电二极管 207中。优选地，还可以在第一金属屏蔽件202的下表面增加反射层，从而增强对入射光的反射。在一些情况下，第一金属屏蔽件202可以覆盖整个光电二极管207的表面。图1C为了方便仅示出了一个光电二极管207，而本领域技术人员均能理解，图像传感器可以包括多个光电二极管，甚至可以包括光电二极管的一维或二维阵列。
因此，采用例如图1C所示的这种结构，可以在降低对信号线的串扰的同时，将入射光反射回到光电二极管区域，从而提高了感光度。
图2A-2C分别示出了根据本公开一个示例性实施例的半导体装置的平面图，图2D示出了图2A-2C中的半导体装置分别沿图中的剖面线AA获得的剖面图。相比于图1A-1C示出的半导体装置，图2A-2D 中的半导体装置增加了直接连接第一金属屏蔽件202和第二金属屏蔽件203的一个或更多个通孔205。
通过这样的通孔，可以容易地将第一金属屏蔽件和第二金属屏蔽件保持在相同的电位，从而更好实现对信号线上下方的有效屏蔽。另外，通过如图2B和2C所示的通孔设计，可以实现对信号线侧面的屏蔽，从而进一步减少对信号线的干扰。下面将具体讨论这些通孔设计的示例。
图2A中示出了在信号线201的一侧存在一个通孔205，用于连接第一金属屏蔽件202和第二金属屏蔽件203。在一些实施方式中，该通孔205可以采用常规的通孔设计，例如采用常规尺寸，设计为方形等等。本领域技术人员均理解，在一些实施方式中，在平面图中示出的通孔形状只是个示意，或者说可以是设计的理想图案，但是实际上在制造时该通孔需要进行OPC(光学临近修正)，实际制造出来的通孔是圆形的，等等。在一些实施方式中，通孔205的宽度W3可以大于或等于0.08微米。通常，通孔的厚度可以大于0.2微米。在一些实施方式中，通孔205距离信号线201的距离d1可以大于或等于0.1微米。当然，本领域技术人员均能理解，本发明不限于此，而是可以根据实际情况进行相应设计。
图2B示出了图2A的一个可替代示例，其中通孔改为在信号线 201一侧的一排通孔205。在一些实施方式中，该排通孔沿着信号线 201的长度方向排列且总长度L3等于或大于信号线的长度L1，并且该排通孔之间的间距d2在关键尺寸的1倍到3倍的范围内。本领域技术人员均能理解，本文中所述的“关键尺寸(critical dimension)”，也称为“临界尺寸”，与制造该半导体装置的工艺制程相关。优选地，该排通孔可以被形成为宽度与间距为1:1的通孔，其中宽度和间距均采用能制造的最小尺寸。当然宽度与间距的比例不限于此，只将间距采用能制造的最小尺寸也可。通过这样一排紧密排列的通孔，可以较好地屏蔽信号线的侧面的干扰。
虽然图中未示出，但是本领域技术人员均能理解，本发明不限于在一侧仅布置一排通孔205，而是可以根据需要布置多于1排通孔205，例如，可以布置2排交错放置的通孔，即在第一排通孔之间的间隙处布置第二排通孔，从而可以结合起来共同实现对信号线侧面的更好屏蔽效果。采用类似图2B的这种通孔布置，可以在其制造复杂度与信号线屏蔽效果之间实现较好的平衡。
图2C示出了图2A的一个可替代示例，其中通孔改为在信号线201一侧的一个长条形通孔205。在一些实施方式中，该长条形通孔沿着信号线201的长度方向延伸且长度L4等于或大于信号线的长度L1，从而覆盖了整个信号线的相应侧面。如图2C所示的结构实现了对信号线侧面的完全屏蔽。
同样，如前面关于图2A所讨论的一样，本领域技术人员均理解，在一些实施方式中，图2B和图2C的平面图中示出的通孔形状只是个示意，或者说是设计的理想图案，但是实际上在制造时该通孔可以根据需要进行OPC等各种辅助或修正图案设计，也就是说实际制造时对应的掩模图案和/或制造出来的实际通孔形状可以不同于该理想图案。
图3A-3C分别示出了根据本公开另一个示例性实施例的半导体装置的平面图，图3D示出了图3A-3C中的半导体装置分别沿图中的剖面线AA获得的剖面图。相比于图2A-2D示出的半导体装置，图 3A-3D中的半导体装置在信号线另一侧增加了直接连接第一金属屏蔽件和第二金属屏蔽件的另一个方形通孔、另一排通孔或另一长条形通孔。前面关于图2A-2D所讨论的相应特征也可以适用于图3A-3D的半导体装置，下面可能会不再赘述。
相比于图2A-2D示出的半导体装置，通过图3A-3D中的通孔设计，可以进一步实现对信号线两侧的屏蔽，从而更进一步减少对信号线的干扰。下面将具体讨论这些通孔设计的示例。
图3A中示出了在信号线201两侧各存在一个通孔205，用于连接第一金属屏蔽件202和第二金属屏蔽件203。具体的通孔设计或尺寸等内容可以参照前面关于图2A所描述的内容，均适用于两侧的通孔。
图3B示出了图3A的一个可替代示例，其中在信号线201的两侧各布置一排通孔205。通过这样两排紧密排列的通孔，可以较好地屏蔽来自信号线的两个侧面的干扰。具体的通孔设计或尺寸等内容可以参照前面关于图2B所描述的内容，均适用于两侧的通孔。两侧的通孔可以采用相同设计或不同设计，这可以根据实际需要而定。
虽然图中未示出，但是本领域技术人员均能理解，本发明不限于在每一侧仅布置一排通孔205，而是可以根据需要在每一侧都布置多于1排通孔205，例如，每侧都可以布置2排交错放置的通孔，即在第一排通孔之间的间隙处布置第二排通孔，从而可以结合起来共同实现对信号线两侧的更好屏蔽效果。采用类似图3B的这种通孔布置，可以在其制造复杂度与信号线屏蔽效果之间实现较好的平衡。
图3C示出了图3A的一个可替代示例，其中在信号线201的两侧分别布置一个长条形通孔205。具体的通孔设计或尺寸等内容可以参照前面关于图2C所描述的内容，均适用于两侧的通孔。两侧的通孔可以采用相同设计或不同设计，这可以根据实际需要而定。如图3C所示的结构可以对信号线两侧进行完全屏蔽，从而实现了对整个信号线各个方位的完美屏蔽，最大限度地改善了信号线受扰动的状况。
另外，请注意，虽然前面的剖面图中示出的通孔都是上下一般粗细的，但是在实际制造时，可能根据工艺要求，例如在分两次形成该通孔的上下部分的情况下，为了方便上下部分对接，在二者中间的接头处会比其它地方更宽。
图4A示出了根据本公开又一个示例性实施例的半导体装置的平面图，图4C示出了其沿图4A中的剖面线AA获得的剖面图。
与图1A和图1B所示的半导体装置相比，图4A和图4C的半导体装置还包括：第三金属屏蔽件206，其与信号线201相邻且处于同一金属布线层。前面关于图1A和图1B所讨论的相应特征也可以适用于图4A和图4C的半导体装置，下面可能会不再赘述。
设置第三金属屏蔽件206可以更好地实现对信号线侧面的屏蔽。
在一些实施方式中，第三金属屏蔽件206的长度可以大于或等于信号线201的长度。在一些实施方式中，第一金属屏蔽件202、第二金属屏蔽件203和第三金属屏蔽件206都可以连接到地。例如，这三个金属屏蔽件可以分别连接到原有的地线，或者可以通过通孔(如后面将详细描述的)相互连接并一起连接到地，这些都是可以根据实际情况来设计的。
图4A和图4C仅示出了在信号线201的一侧设置第三金属屏蔽件 206，而图4B和图4D的半导体装置在信号线201的两侧都有第三金属屏蔽件206，从而实现了对信号线两侧的有效屏蔽。图4B示出了根据本公开又一个示例性实施例的半导体装置的平面图，图4D示出了其沿图4B中的剖面线AA获得的剖面图。前面关于图1A和图1B、图4A和图4C所讨论的相应特征也可以适用于图4B和图4D的半导体装置，下面将不再赘述。
图5A-5C分别示出了根据本公开又一个示例性实施例的半导体装置的平面图，图5D示出了图5A-5C中的半导体装置分别沿图中的剖面线AA获得的剖面图。相比于图4A和4C示出的半导体装置，图 5A-5D中的半导体装置增加了分别将第三金属屏蔽件连接到第一金属屏蔽件和第二金属屏蔽件的多个通孔207和208。虽然图5A-5C示出的上下通孔208和207在平面图中完全重合，但是本领域技术人员均能理解，本发明并不限于此，二者不一定要完全重合。
通过这样的通孔，可以容易地将第一金属屏蔽件、第二金属屏蔽件和第三金属屏蔽件保持在相同的电位，从而更好实现对信号线上下方以及侧面的有效屏蔽。另外，通过如图5B和5C所示的通孔设计，可以实现对信号线侧面的进一步屏蔽，从而更进一步减少对信号线的干扰。其中图5B示出了在信号线201一侧的两排通孔207和208，分别将第三金属屏蔽件206直接连接到第一金属屏蔽件202和第二金属屏蔽件203。图5C示出了图5A的一个可替代示例，其中通孔改为在信号线201一侧的两个长条形通孔207和208，分别将第三金属屏蔽件206直接连接到第一金属屏蔽件202和第二金属屏蔽件203。
前面关于通孔所讨论的相应特征均可以适用于图5A-5D的半导体装置，下面将不再赘述。
相比于图5A-5D示出的半导体装置，图6A-6D中的半导体装置在信号线另一侧增加了将第三金属屏蔽件直接连接到第一金属屏蔽件和第二金属屏蔽件的另两个方形通孔、另两排通孔或另两个长条形通孔。前面关于通孔所讨论的相应特征也可以适用于图6A-6D的半导体装置，下面不再赘述。
相比于图5A-5D示出的半导体装置，通过图6A-6D中的通孔设计，可以进一步实现对信号线两侧的屏蔽，从而更进一步减少对信号线的干扰。如图6C所示的结构可以对信号线两侧进行完全屏蔽，从而实现了对整个信号线各个方位的完美屏蔽，最大限度地改善了信号线受扰动的状况。
图7示出了根据本公开一个示例性实施例的半导体装置制造方法700的流程图。上面结合图1A到图6D所描述的内容都可以适用于对应的特征，下面可能不再赘述。
具体而言，如图7所示，在步骤710处，在衬底上方形成第一金属屏蔽件。第一金属屏蔽件可以具有与前述第一金属屏蔽件202相同的特征。
在步骤720处，在第一金属屏蔽件上方形成信号线。
在步骤730处，在信号线上方形成第二金属屏蔽件，其中第一金属屏蔽件和第二金属屏蔽件被形成为在与衬底主平面平行的平面视图中均与整个信号线重叠。
在一些实施方式中，所述半导体装置制造方法700还可以包括：形成一个或更多个通孔，所述通孔连接第一金属屏蔽件和第二金属屏蔽件，如图2A-3D所示。在一些实施方式中，形成通孔、信号线和第二金属屏蔽件的步骤可以包括：通过双大马士革工艺同时形成信号线和通孔的第一部分，所述第一部分连接到第一金属屏蔽件；以及在信号线和通孔的第一部分之上通过双大马士革工艺同时形成第二金属屏蔽件和通孔的第二部分，所述第二部分连接到第一部分和第二金属屏蔽件。
在一些实施方式中，所述半导体装置制造方法700还可以包括：在形成信号线的步骤中同时形成第三金属屏蔽件，所述第三金属屏蔽件与信号线相邻且处于同一金属布线层，如图4A-6D所示。可选地，还可以形成通孔，所述通孔可以将第三金属屏蔽件连接到第一金属屏蔽件或第二金属屏蔽件。在一些实施方式中，形成通孔、信号线、第二金属屏蔽件和第三金属屏蔽件的步骤可以包括：通过双大马士革工艺同时形成信号线、第三金属屏蔽件和所述通孔中的一部分通孔，所述一部分通孔连接到第三金属屏蔽件和第一金属屏蔽件；以及在信号线和第三金属屏蔽件之上通过双大马士革工艺同时形成第二金属屏蔽件和所述通孔中的另一部分通孔，所述另一部分通孔连接到第三金属屏蔽件和第二金属屏蔽件。
当然，上述的每个双大马士革(damascene)步骤都可以拆成两个单大马士革步骤来实现。
通过上述图7所示的方法，可以制造能抑制或避免对信号线的干扰的半导体装置。
为了更完整全面地理解本发明，下面将以图8A-8C为例来详细描述根据本公开一个示例性实施例的半导体装置制造方法的一个具体示例。其制造的半导体装置可以对应于图3A-3D所示的结构。请注意，这个示例并不意图构成对本发明的限制。例如，本发明并不仅限于图 8A-8C所示出的半导体装置的具体结构，而是对所有有相同需求或设计考量的半导体装置都适用。上面结合图1A到图7所描述的内容也可以适用于对应的特征。
图8A-8C分别示出了在该方法示例的各个步骤处的装置剖面示意图。
在图8A处，在衬底204上方形成第一金属屏蔽件202，该第一金属屏蔽件202被镶嵌在层间电介质810之中。这个形成步骤可以采用常规的铜金属线的形成工艺来实现，即将第一金属屏蔽件202形成作为一个金属层的一部分。本领域技术人员均理解，衬底204可以是任何半导体材料，包括但不限于Si、Ge、SiGe等，也可以是SOI、绝缘体上锗硅等各种复合衬底。本领域技术人员均理解衬底204不受到任何限制，而是可以根据实际应用进行选择。衬底204中可以形成有其它的半导体装置构件(未示出)，例如，隔离(诸如浅沟槽隔离(STI))、阱和/或在早期处理步骤中形成的其它构件。在形成第一金属屏蔽件 202所在的金属层之前，衬底上还可以已经形成有其它层或构件，例如，栅极结构、接触孔、下层金属连线和通孔等在早期处理步骤中形成的其它构件和/或层间电介质层等，为了不混淆本发明，在此并未示出。
在图8B处，在第一金属屏蔽件202之上形成新一层金属层和通孔，其中包含信号线201和通孔205的下部，均被镶嵌在层间电介质 820中。通孔205的下部连接到第一金属屏蔽件202。这个形成步骤可以采用常规的铜金属线的形成工艺来实现，例如采用双大马士革工艺来实现。
在图8C处，在图8B形成的金属层和通孔之上又形成新一层金属层和通孔，其中包含第二金属屏蔽件203和通孔205的上部，均被镶嵌在层间电介质830中。通孔205的上部与下部对准且接触，并且连接到第二金属屏蔽件203。这个形成步骤可以采用常规的铜金属线的形成工艺来实现，例如采用双大马士革工艺来实现。
本领域技术人员将理解，除了如图8A-8C示出的工艺和结构之外，本公开还包括形成半导体装置必需的其它任何工艺和结构。
下面将以图9A-9C为例来详细描述根据本公开又一个示例性实施例的半导体装置制造方法的一个具体示例。其制造的半导体装置可以对应于图6A-6D所示的结构。请注意，这个示例并不意图构成对本发明的限制。例如，本发明并不仅限于图9A-9C所示出的半导体装置的具体结构，而是对所有有相同需求或设计考量的半导体装置都适用。上面结合图1A到图8C所描述的内容也可以适用于对应的特征。
图9A-9C分别示出了在该方法示例的各个步骤处的装置剖面示意图。
图9A在衬底204上方形成第一金属屏蔽件202，其处理可以与图 8A的处理相同，因此不再赘述。
在图9B处，在第一金属屏蔽件202之上形成新一层金属层和通孔，其中包含信号线201、第三金属屏蔽件206和通孔207，均被镶嵌在层间电介质820中。通孔207连接到第三金属屏蔽件206和第一金属屏蔽件202。这个形成步骤可以采用常规的铜金属线的形成工艺来实现，例如采用双大马士革工艺来实现。
在图9C处，在图9B形成的金属层和通孔之上又形成新一层金属层和通孔，其中包含第二金属屏蔽件203和通孔208，均被镶嵌在层间电介质830中。通孔208连接到第三金属屏蔽件206和第二金属屏蔽件203。这个形成步骤可以采用常规的铜金属线的形成工艺来实现，例如采用双大马士革工艺来实现。
本领域技术人员将理解，除了如图9A-9C示出的工艺和结构之外，本公开还包括形成半导体装置必需的其它任何工艺和结构。
当然，在其它可替代实施例中，上述的每个双大马士革步骤都可以根据需要拆成两个单大马士革步骤来实现。
在说明书及权利要求中的词语“前”、“后”、“顶”、“底”、“之上”、“之下”等，如果存在的话，用于描述性的目的而并不一定用于描述不变的相对位置。应当理解，这样使用的词语在适当的情况下是可互换的，使得在此所描述的本公开的实施例，例如，能够在与在此所示出的或另外描述的那些取向不同的其他取向上操作。
如在此所使用的，词语“示例性的”意指“用作示例、实例或说明”，而不是作为将被精确复制的“模型”。在此示例性描述的任意实现方式并不一定要被解释为比其它实现方式优选的或有利的。而且，本公开不受在上述技术领域、背景技术、发明内容或具体实施方式中所给出的任何所表述的或所暗示的理论所限定。
如在此所使用的，词语“基本上”意指包含由设计或制造的缺陷、器件或元件的容差、环境影响和/或其它因素所致的任意微小的变化。词语“基本上”还允许由寄生效应、噪音以及可能存在于实际的实现方式中的其它实际考虑因素所致的与完美的或理想的情形之间的差异。
另外，仅仅为了参考的目的，还可以在本文中使用“第一”、“第二”等类似术语，并且因而并非意图限定。例如，除非上下文明确指出，否则涉及结构或元件的词语“第一”、“第二”和其它此类数字词语并没有暗示顺序或次序。
还应理解，“包括/包含”一词在本文中使用时，说明存在所指出的特征、整体、步骤、操作、单元和/或组件，但是并不排除存在或增加一个或多个其它特征、整体、步骤、操作、单元和/或组件以及/或者它们的组合。
在本公开中，术语“提供”从广义上用于涵盖获得对象的所有方式，因此“提供某对象”包括但不限于“购买”、“制备/制造”、“布置/设置”、“安装/装配”、和/或“订购”对象等。
上述描述可以指示被“连接”或“耦合”在一起的元件或节点或特征。如在此所使用的，除非另外明确说明，“连接”意指一个元件/ 节点/特征与另一种元件/节点/特征在电学上、机械上、逻辑上或以其它方式直接地连接(或者直接通信)。类似地，除非另外明确说明，“耦合”意指一个元件/节点/特征可以与另一元件/节点/特征以直接的或间接的方式在机械上、电学上、逻辑上或以其它方式连结以允许相互作用，即使这两个特征可能并没有直接连接也是如此。也就是说，“耦合”意图包含元件或其它特征的直接连结和间接连结，包括利用一个或多个中间元件的连接。
本领域技术人员应当意识到，在上述操作之间的边界仅仅是说明性的。多个操作可以结合成单个操作，单个操作可以分布于附加的操作中，并且操作可以在时间上至少部分重叠地执行。而且，另选的实施例可以包括特定操作的多个实例，并且在其他各种实施例中可以改变操作顺序。但是，其它的修改、变化和替换同样是可能的。因此，本说明书和附图应当被看作是说明性的，而非限制性的。
另外，本公开的实施方式还可以包括以下示例：
1、一种半导体装置，其特征在于，包括：
衬底；在衬底上方的第一金属屏蔽件；在第一金属屏蔽件上方的信号线；和在信号线上方的第二金属屏蔽件，
其中在与衬底主平面平行的平面视图中，第一金属屏蔽件和第二金属屏蔽件均与整个信号线重叠。
2、根据1所述的半导体装置，其特征在于，还包括：
一个或更多个通孔，连接第一金属屏蔽件和第二金属屏蔽件。
3、根据2所述的半导体装置，其特征在于，
所述通孔包括在信号线一侧的至少一排通孔，该排通孔沿着信号线的长度方向排列且总长度等于或大于信号线的长度，并且该排通孔之间的间距在关键尺寸的1倍到3倍的范围内。
4、根据3所述的半导体装置，其特征在于，
所述通孔还包括在信号线另一侧的至少另一排通孔，所述另一排通孔沿着信号线的长度方向排列且总长度等于或大于信号线的长度，并且所述另一排通孔之间的间距在关键尺寸的1倍到3倍的范围内。
5、根据2所述的半导体装置，其特征在于，
所述通孔包括在信号线一侧的一个长条形通孔，该长条形通孔沿着信号线的长度方向延伸且长度等于或大于信号线的长度，从而覆盖整个信号线的相应侧面。
6、根据5所述的半导体装置，其特征在于，
所述通孔还包括在信号线另一侧的另一个长条形通孔，所述另一个长条形通孔沿着信号线的长度方向延伸且长度等于或大于信号线的长度，从而覆盖整个信号线的另一侧面。
7、根据1所述的半导体装置，其特征在于，还包括：
第三金属屏蔽件，与信号线相邻且处于同一金属布线层。
8、根据7所述的半导体装置，其特征在于，还包括：
一个或更多个通孔，将第三金属屏蔽件连接到第一金属屏蔽件或第二金属屏蔽件。
9、根据8所述的半导体装置，其特征在于，
所述通孔包括两个通孔，分别将第一金属屏蔽件和第二金属屏蔽件连接到第三金属屏蔽件。
10、根据8所述的半导体装置，其特征在于，
所述通孔包括在信号线一侧的至少一排通孔，该排通孔将第三金属屏蔽件连接到第一金属屏蔽件或第二金属屏蔽件，沿着信号线的长度方向排列且总长度等于或大于信号线的长度，并且该排通孔之间的间距在关键尺寸的1倍到3倍的范围内。
11、根据10所述的半导体装置，其特征在于，
所述通孔还包括在信号线另一侧的至少另一排通孔，所述另一排通孔将第三金属屏蔽件连接到第一金属屏蔽件或第二金属屏蔽件，沿着信号线的长度方向排列且总长度等于或大于信号线的长度，并且所述另一排通孔之间的间距在关键尺寸的1倍到3倍的范围内。
12、根据8所述的半导体装置，其特征在于，
所述通孔包括在信号线一侧的两个长条形通孔，所述两个长条形通孔分别将第一金属屏蔽件和第二金属屏蔽件连接到第三金属屏蔽件，沿着信号线的长度方向延伸且长度等于或大于信号线的长度，从而覆盖整个信号线的相应侧面。
13、根据12所述的半导体装置，其特征在于，
所述通孔还包括在信号线另一侧的另两个长条形通孔，所述另两个长条形通孔分别将第一金属屏蔽件和第二金属屏蔽件连接到第三金属屏蔽件，沿着信号线的长度方向延伸且长度等于或大于信号线的长度，从而覆盖整个信号线的另一侧面。
14、根据1-6中任意一项所述的半导体装置，其特征在于，第一金属屏蔽件和第二金属屏蔽件连接到地。
15、根据7-13中任意一项所述的半导体装置，其特征在于，第一金属屏蔽件、第二金属屏蔽件和第三金属屏蔽件连接到地。
16、根据1所述的半导体装置，其特征在于，信号线的长度在0.5 毫米到10毫米的范围内。
17、根据1所述的半导体装置，其特征在于，第一金属屏蔽件和第二金属屏蔽件的宽度在0.07微米到10微米的范围内。
18、根据2-13中任意一项所述的半导体装置，其特征在于，所述通孔距离信号线的距离大于或等于0.1微米。
19、根据2-13中任意一项所述的半导体装置，其特征在于，所述通孔的宽度大于或等于0.08微米。
20、根据1所述的半导体装置，其特征在于，所述半导体装置为背照式图像传感器，所述衬底中形成有光电二极管，并且第一金属屏蔽件能够在光照时将入射光反射回到光电二极管中。
21、一种制造半导体装置的方法，其特征在于，包括：
在衬底上方形成第一金属屏蔽件；
在第一金属屏蔽件上方形成信号线；以及
在信号线上方形成第二金属屏蔽件，
其中第一金属屏蔽件和第二金属屏蔽件被形成为在与衬底主平面平行的平面视图中均与整个信号线重叠。
22、根据21所述的方法，其特征在于，还包括：
形成一个或更多个通孔，所述通孔连接第一金属屏蔽件和第二金属屏蔽件。
23、根据22所述的方法，其特征在于，
所述通孔包括在信号线一侧的至少一排通孔，该排通孔沿着信号线的长度方向排列且总长度等于或大于信号线的长度，并且该排通孔之间的间距在关键尺寸的1倍到3倍的范围内。
24、根据23所述的方法，其特征在于，
所述通孔还包括在信号线另一侧的至少另一排通孔，所述另一排通孔沿着信号线的长度方向排列且总长度等于或大于信号线的长度，并且所述另一排通孔之间的间距在关键尺寸的1倍到3倍的范围内。
25、根据22所述的方法，其特征在于，
所述通孔包括在信号线一侧的一个长条形通孔，该长条形通孔沿着信号线的长度方向延伸且长度等于或大于信号线的长度，从而覆盖整个信号线的相应侧面。
26、根据25所述的方法，其特征在于，
所述通孔还包括在信号线另一侧的另一个长条形通孔，所述另一个长条形通孔沿着信号线的长度方向延伸且长度等于或大于信号线的长度，从而覆盖整个信号线的另一侧面。
27、根据21所述的方法，其特征在于，还包括：
在形成信号线的步骤中同时形成第三金属屏蔽件，所述第三金属屏蔽件与信号线相邻且处于同一金属布线层。
28、根据27所述的方法，其特征在于，还包括：
形成一个或更多个通孔，所述通孔将第三金属屏蔽件连接到第一金属屏蔽件或第二金属屏蔽件。
29、根据28所述的方法，其特征在于，
所述通孔包括两个通孔，分别将第一金属屏蔽件和第二金属屏蔽件连接到第三金属屏蔽件。
30、根据28所述的方法，其特征在于，
所述通孔包括在信号线一侧的至少一排通孔，该排通孔将第三金属屏蔽件连接到第一金属屏蔽件或第二金属屏蔽件，沿着信号线的长度方向排列且总长度等于或大于信号线的长度，并且该排通孔之间的间距在关键尺寸的1倍到3倍的范围内。
31、根据30所述的方法，其特征在于，
所述通孔还包括在信号线另一侧的至少另一排通孔，所述另一排通孔将第三金属屏蔽件连接到第一金属屏蔽件或第二金属屏蔽件，沿着信号线的长度方向排列且总长度等于或大于信号线的长度，并且所述另一排通孔之间的间距在关键尺寸的1倍到3倍的范围内。
32、根据28所述的方法，其特征在于，
所述通孔包括在信号线一侧的两个长条形通孔，所述两个长条形通孔分别将第一金属屏蔽件和第二金属屏蔽件连接到第三金属屏蔽件，沿着信号线的长度方向延伸且长度等于或大于信号线的长度，从而覆盖整个信号线的相应侧面。
33、根据32所述的方法，其特征在于，
所述通孔还包括在信号线另一侧的另两个长条形通孔，所述另两个长条形通孔分别将第一金属屏蔽件和第二金属屏蔽件连接到第三金属屏蔽件，沿着信号线的长度方向延伸且长度等于或大于信号线的长度，从而覆盖整个信号线的另一侧面。
34、根据21-26中任意一项所述的方法，其特征在于，第一金属屏蔽件和第二金属屏蔽件连接到地。
35、根据27-33中任意一项所述的方法，其特征在于，第一金属屏蔽件、第二金属屏蔽件和第三金属屏蔽件连接到地。
36、根据21所述的方法，其特征在于，信号线的长度在0.5毫米到10毫米的范围内。
37、根据21所述的方法，其特征在于，第一金属屏蔽件和第二金属屏蔽件的宽度在0.07微米到10微米的范围内。
38、根据22-33中任意一项所述的方法，其特征在于，所述通孔距离信号线的距离大于或等于0.1微米。
39、根据22-33中任意一项所述的方法，其特征在于，所述通孔的宽度大于或等于0.08微米。
40、根据21所述的方法，其特征在于，所述半导体装置为背照式图像传感器，所述衬底中形成有光电二极管，并且第一金属屏蔽件能够在光照时将入射光反射回到光电二极管中。
41、根据22-26中任意一项所述的方法，其特征在于，形成所述通孔、信号线和第二金属屏蔽件的步骤包括：
通过双大马士革工艺同时形成信号线和通孔的第一部分，所述第一部分连接到第一金属屏蔽件；以及
在信号线和通孔的第一部分之上通过双大马士革工艺同时形成第二金属屏蔽件和通孔的第二部分，所述第二部分连接到第一部分和第二金属屏蔽件。
42、根据28-33中任意一项所述的方法，其特征在于，形成所述通孔、信号线、第二金属屏蔽件和第三金属屏蔽件的步骤包括：
通过双大马士革工艺同时形成信号线、第三金属屏蔽件和所述通孔中的一部分通孔，所述一部分通孔连接到第三金属屏蔽件和第一金属屏蔽件；以及
在信号线和第三金属屏蔽件之上通过双大马士革工艺同时形成第二金属屏蔽件和所述通孔中的另一部分通孔，所述另一部分通孔连接到第三金属屏蔽件和第二金属屏蔽件。
虽然已经通过示例对本公开的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本公开的范围。在此公开的各实施例可以任意组合，而不脱离本公开的精神和范围。本领域的技术人员还应理解，可以对实施例进行多种修改而不脱离本公开的范围和精神。本公开的范围由所附权利要求来限定。
Claims (10)
1.一种半导体装置，其特征在于，包括：
衬底；
在衬底上方的第一金属屏蔽件；
在第一金属屏蔽件上方的信号线；和
在信号线上方的第二金属屏蔽件，
其中在与衬底主平面平行的平面视图中，第一金属屏蔽件和第二金属屏蔽件均与整个信号线重叠。
2.根据权利要求1所述的半导体装置，其特征在于，还包括：
一个或更多个通孔，连接第一金属屏蔽件和第二金属屏蔽件。
3.根据权利要求2所述的半导体装置，其特征在于，
所述通孔包括在信号线一侧的至少一排通孔，该排通孔沿着信号线的长度方向排列且总长度等于或大于信号线的长度，并且该排通孔之间的间距在关键尺寸的1倍到3倍的范围内。
4.根据权利要求3所述的半导体装置，其特征在于，
所述通孔还包括在信号线另一侧的至少另一排通孔，所述另一排通孔沿着信号线的长度方向排列且总长度等于或大于信号线的长度，并且所述另一排通孔之间的间距在关键尺寸的1倍到3倍的范围内。
5.根据权利要求2所述的半导体装置，其特征在于，
所述通孔包括在信号线一侧的一个长条形通孔，该长条形通孔沿着信号线的长度方向延伸且长度等于或大于信号线的长度，从而覆盖整个信号线的相应侧面。
6.根据权利要求5所述的半导体装置，其特征在于，
所述通孔还包括在信号线另一侧的另一个长条形通孔，所述另一个长条形通孔沿着信号线的长度方向延伸且长度等于或大于信号线的长度，从而覆盖整个信号线的另一侧面。
7.根据权利要求1所述的半导体装置，其特征在于，还包括：
第三金属屏蔽件，与信号线相邻且处于同一金属布线层。
8.根据权利要求7所述的半导体装置，其特征在于，还包括：
一个或更多个通孔，将第三金属屏蔽件连接到第一金属屏蔽件或第二金属屏蔽件。
9.根据权利要求8所述的半导体装置，其特征在于，
所述通孔包括两个通孔，分别将第一金属屏蔽件和第二金属屏蔽件连接到第三金属屏蔽件。
10.根据权利要求8所述的半导体装置，其特征在于，
所述通孔包括在信号线一侧的至少一排通孔，该排通孔将第三金属屏蔽件连接到第一金属屏蔽件或第二金属屏蔽件，沿着信号线的长度方向排列且总长度等于或大于信号线的长度，并且该排通孔之间的间距在关键尺寸的1倍到3倍的范围内。
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|---|---|
| CN (1) | CN107768345A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113506791A (zh) * | 2021-07-09 | 2021-10-15 | 世芯电子（上海）有限公司 | 一种基于冗余金属的电磁防护方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4776087A (en) * | 1987-04-27 | 1988-10-11 | International Business Machines Corporation | VLSI coaxial wiring structure |
| US6396264B1 (en) * | 1999-09-29 | 2002-05-28 | Nec Corporation | Triplate striplines used in a high-frequency circuit and a shielded-loop magnetic field detector |
| US20090108369A1 (en) * | 2007-10-24 | 2009-04-30 | Chu Kyong Tae | Radio Frequency Device of Semiconductor Type |
| CN101752343A (zh) * | 2008-12-09 | 2010-06-23 | 台湾积体电路制造股份有限公司 | 集成电路结构 |
| CN104576660A (zh) * | 2013-10-10 | 2015-04-29 | 豪威科技(上海)有限公司 | 背照式cmos传感器及制备该传感器的方法 |
| CN106783812A (zh) * | 2016-12-30 | 2017-05-31 | 上海集成电路研发中心有限公司 | 一种全屏蔽片上共面波导传输结构及其制备方法 |
-
2017
- 2017-10-27 CN CN201711024746.6A patent/CN107768345A/zh active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4776087A (en) * | 1987-04-27 | 1988-10-11 | International Business Machines Corporation | VLSI coaxial wiring structure |
| US6396264B1 (en) * | 1999-09-29 | 2002-05-28 | Nec Corporation | Triplate striplines used in a high-frequency circuit and a shielded-loop magnetic field detector |
| US20090108369A1 (en) * | 2007-10-24 | 2009-04-30 | Chu Kyong Tae | Radio Frequency Device of Semiconductor Type |
| CN101752343A (zh) * | 2008-12-09 | 2010-06-23 | 台湾积体电路制造股份有限公司 | 集成电路结构 |
| CN104576660A (zh) * | 2013-10-10 | 2015-04-29 | 豪威科技(上海)有限公司 | 背照式cmos传感器及制备该传感器的方法 |
| CN106783812A (zh) * | 2016-12-30 | 2017-05-31 | 上海集成电路研发中心有限公司 | 一种全屏蔽片上共面波导传输结构及其制备方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113506791A (zh) * | 2021-07-09 | 2021-10-15 | 世芯电子（上海）有限公司 | 一种基于冗余金属的电磁防护方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20180306 |
|
| WD01 | Invention patent application deemed withdrawn after publication |