JP3637903B2 - 半導体回路の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体回路およびその製造方法に関し、特に半導体回路に用いる電源デカップリング回路およびその製造方法に関する。
【０００２】
【従来の技術】
デジタル回路が引き起こす電磁干渉の原因は半導体素子のスイッチング動作に伴って誘起される電磁波であって、この電磁波は、主にクロック周波数を基本波とする高次の高調波を含んでいる。ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）内のスイッチング素子で発生した高周波電磁波の一部は、ＬＳＩ内の電源分配配線を伝搬し、パッケージを経てプリント基板の電源分配回路に漏洩する。
【０００３】
高周波電磁波は、電源分配配線を伝搬する過程で、ＬＳＩ内、パッケージ及びプリント回路基板内で信号配線等に誘導結合し、信号ケーブルや機器から電磁波として漏洩する。また、ＬＳＩ内のスイッチング素子から見た電源分配配線のサージインピーダンスが大きいと、ＬＳＩ内のスイッチング素子でこの電磁波が発生し、信号配線に向かう高周波電磁波に干渉し、信号電圧の歪みを発生させる。
【０００４】
このような不都合を抑えるためには、適切な場所毎に適切な特性を有する電源デカップリング回路を、電源分配配線に挿入することが有効である。
【０００５】
従来、半導体集積回路において、デカップリングは、たとえば特開平１０−２７０６４３号公報に示されるように、回路の動作周波数に対応する波長に対して、トランジスタ、抵抗、コンデンサ等回路に搭載されているすべての素子の大きさが小さかったため、集中定数的にキャパシタンスとして扱われるコンデンサが電源配線に付加されていた。
【０００６】
一方、特開２００１−１６８２２３号公報に接地リングと電源リング間の出カップリング容量を増大させる技術が開示され、特開平６−２１６３０９号公報にデカップリングコンデンサを半導体装置のリードフレーム上に形成する技術が開示されている。
【０００７】
しかし、これらの技術は同一平面上に設けられた電源配線と接地配線とを接続するデカップリングコンデンサに関するものであり、電源配線を有する層と接地配線を有する層とが対向して配置された本発明とは構成がまったく相違する。
【０００８】
【発明が解決しようとする課題】
前述の特開平１０−２７０６４３号公報に示されるようなコンデンサを使用すると、その接続配線部分の直列インダクタンス成分も考慮する必要が生じ、この場合、デカップリングコンデンサはキャパシタンスとインダクタンスの直列共振周波数以上ではインダクタンス特性を示し、周波数が高くなるほど、インピーダンスが増加しデカップリング特性は劣化してしまう。
【０００９】
この対策としてコンデンサを微細に分割して配置する方法がＬＳＩ内、パッケージ、プリント基板内で行われているが、この場合においてもコンデンサと電源分配線とを接続する配線のインダクタンスが無視できず、数百ＭＨｚ以上の帯域において、デカップリング回路のインピーダンスを容量性にすることは不可能であった。
【００１０】
デジタル回路がＧＨｚ時代に突入している状況の中、デカップリング回路に必要な低インピーダンス特性を数百ＭＨｚ以上まで確保することが、電磁干渉抑制や信号品質向上のために必要である。このためには従来のコンデンサではない低インピーダンス素子または低インピーダンス構造の開発が必要である。
【００１１】
そこで、本発明の目的はデカップリング回路に必要な低インピーダンス特性を数百ＭＨｚ以上、望ましくは数＋ＧＨｚ以上まで確保することが可能な半導体回路およびその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
電源配線を有する層と接地配線を有する層とが対向して配置される半導体回路の製造方法であって、対向配線の一部が、対向配線の他部の特性インピーダンスに比して十分小さい特性インピーダンスを有するよう線路素子を形成する線路素子形成ステップを含んでおり、線路素子はオンチップで構成され、線路素子形成ステップは、接地配線を形成する第１ステップと、接地配線をマスクによりパターニングし凹凸を形成する第２ステップと、接地配線にウエットエッチング液を噴霧して前記接地配線にさらに凹部を形成する第３ステップと、接地配線上に絶縁膜を形成する第４ステップと、絶縁膜上に電源配線を形成する第５ステップとを含むことを特徴とする。
【００１３】
線路素子の特性インピーダンスが前記対向配線の他部の特性インピーダンスに比して十分小さくなる程度に、線路素子の単位長あたりの静電容量が大きい、または対向配線間の絶縁膜厚が薄い、または対向配線間の絶縁膜の比誘電率が大きいことを特徴とする。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について添付図面を参照しながら説明する。図１は本発明の最良の実施の形態の回路図例である。図１は本発明に係る半導体回路の電源デカップリング回路を示している。同図を参照すると、電源デカップリング回路は線路素子１７と、直流電源１８と、スイッチング素子（一例としてＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）インバータ）１９とを含んで構成される。
【００１５】
図２は図１に示す電源デカップリング回路の具体的な回路図である。同図において図１と同様の構成部分には同一番号を付し、その説明を省略する。同図を参照すると、高周波電源電流１６を発生源であるスイッチング素子１９のごく近傍で抑え込むため、本発明の線路素子１７が可能な限り発生源であるスイッチング素子１９の近くに挿入されている。
【００１６】
ここで、線路素子１７の特性インピーダンスＺｃは、直流電源１８に直列なインピーダンスＺｚと並列なインピーダンスＺｙで構成されるものとする。スイッチング素子１９内部のサージインピーダンスＺｓは未知とし、供給電源線路の特性インピーダンスＺ０は直流電源１８またはスイッチング素子１９に直列なインダクタンスＬ＋Ｌで構成され、その値は対象周波数範囲で数十から数百Ω程度とする。本発明ではこのような回路のデカップリングを、インピーダンスＺｃを小さくすることにより行う。
【００１７】
図３は図２に示す線路素子１７を並列アドミッタンスＹｃに置き換えた場合の電源デカップリング回路の回路図である。同図に示す回路はインピーダンスＺｚを無視することで回路を簡略化したものである。この場合の反射係数Γと透過係数Ｔは散乱行列［Ｓ］のＳ１１、Ｓ２１であり、次式となる。
【００１８】
【数１】
Figure 0003637903
ただし、Ｙｃ´＝Ｙｃ／Ｙ０，Ｙ０＝１／Ｚ０、Ｙｃ＝１／Ｚｃである。
よって、
【００１９】
【数２】
Figure 0003637903
【００２０】
【数３】
Figure 0003637903
となる。ここで、（供給電源線路インピーダンスＺ０）＞＞（線路素子インピーダンスＺｃ）であるならば、反射係数Γ＝−１、透過係数Ｔ＝０となり高周波電源電流は供給電源系に流れなくなり、電源デカップリングにより電磁放射を抑制できる。
【００２１】
線路素子１７の実効線路長を、使用する周波数帯域における最低周波数の波長の１／４より長くすれば、最低周波数以上の帯域での線路素子１７の特性インピーダンスは線路の単位長あたりのインダクタンスをＬ、単位長あたりのキャパシタンスをＣとして、周波数に関係なく、√（Ｌ／Ｃ）で表せるので、本発明ではキャパシタンスＣを増大させ線路素子インピーダンスＺｃを小さくすることに取り組む。
【００２２】
なお、線路素子１７の特性インピーダンス（サージインピーダンス）は、従来のデカップリングコンデンサに要求される特性と同様に、高周波電流による直流電源１８の電圧変動を５％以下に抑える程度に小さいことが望ましい。
【００２３】
また、スイッチング素子１９から見たデカップリング回路のサージインピーダンスの値を非常に小さくすることにより、スイッチング素子１９が発生させる信号波の歪みを抑制することも出来る。
【００２４】
また、線路素子１７のデカップリング有効周波数の最低周波数をｆ、波長をλ、線路の比誘電率をεとすると、線路長はλ／４／√ε以上必要であり、線路素子１７のデカップリングが有効な周波数域を広げるには実効線路長を長くし、最低周波数を下げる必要もある。しかし、広帯域な線路素子は、かなり長くなってしまう可能性があるため、実際には帯域を分けて線路素子を分散配置することも考えられる。
【００２５】
また、半導体オンチップに配置される対向配線構造は、半導体チップ内のトランジスタスイッチが発生させる電磁波の周波数帯域のうちの最も周波数が高い領域において線路と見なすことの出来る構造であり、パッケージリードフレームに配置される対向配線構造は、半導体オンチップにおける該構造よりもやや低い周波数帯域においても線路と見なすことの出来る構造であり、プリント基板に配置される対向配線構造は、パッケージリードフレームにおける該構造よりもやや低い周波数帯域においても線路と見なすことの出来る構造である。
【００２６】
また、線路素子の無終端化や入射波を外に出さないためには、誘電体はある程度の損失を有する必要がある。
【００２７】
現状では、半導体の電源配線のデカップリングは電源配線に容量を付加することにより行われている。本発明では電源配線や半導体パッケージのリードフレームを線路とみなし、線路の特性インピーダンスを単位長あたりの容量を増加させることにより適当なものとし、電源配線やリードフレーム線路にデカップリングの特性を持たせるものである。
【００２８】
これにより、従来よりもデカップリング特性が高周波域まで良好なデカップリング回路が得られる。
【００２９】
本発明では単位長あたりの容量を増加させる方法として、１、線路の絶縁膜厚を低減する方法、２、絶縁膜に現状より誘電率の高い膜を用いる方法、３、配線を凹凸に形成する、あるいは配線表面に凹凸を形成する等により、配線面積を増加させること無く、または酸化膜厚を極端に薄くすること無く単位長あたりの容量を増大させるデカップリング回路を提供する。これら３つの方法は組み合わせて使用することが可能である。
【００３０】
また、線路素子のデカップリング有効周波数域を広げるためには線路長もある程度長くする必要があるが、配線面積は増加しないほうが望ましい。そこで、本発明では配線を凹凸に形成すること等により、配線面積を増加させること無く、線路長を増加させる技術も提供する。
【００３１】
【実施例】
まず、実施例の説明に入る前に電源配線線路素子の特性インピーダンスとＳ２１との関係について説明する。図２６は電源配線線路素子の特性インピーダンスとＳ２１との関係を示す図である。同図は電源供給線の特性インピーダンスＺ０が一例として５０Ωと２００Ωである場合を示している。電源供給線の特性インピーダンスＺ０はプリント基板配線、オンチップ配線等で異なるが、一般に５０Ωから２００Ω程度である。
【００３２】
現状の高速回路においてはデカップリングコンデンサの特性として、Ｓ２１が−４０ｄＢ以下であることが必要とされている。条件の厳しい特性インピーダンスＺ０＝５０Ωの場合で見ると、条件を満たすためには、線路素子の特性インピーダンスＺｃは０．３Ω以下にする必要があることがわかる。
【００３３】
図２７は典型的な半導体のオンチップ電源配線の断面構造を示す図である。同図を参照すると、グランド基板２０の上に酸化膜（絶縁膜）２１が設けられ、酸化膜２１の上に配線２２が設けられている。
【００３４】
一例として、配線２２の配線長が１ｍｍ、幅が５０μｍ、酸化膜２１の膜厚が５０００Åとなっている。配線２２はアルミニウムで、酸化膜２１は比誘電率が約４のＳｉＯ2 で、グランド基板２０は高ドーズのシリコン基板でできており、特性インピーダンスＺｃは５０Ω程度である。従って、特性インピーダンスＺｃを０．３Ω以下にするためには、特性インピーダンスＺｃを約１／１７０に、単位長あたりの容量では約３万倍にする必要がある。
【００３５】
以下、本発明の実施例について説明する。まず、第１実施例について説明する。図４は本発明に係る半導体回路の第１実施例の構成図である。同図を参照すると、半導体回路はシリコン基板１と、シリコン基板１の上に設けられたシリコン酸化膜２と、シリコン酸化膜２の上に設けられた高ドーズのポリシリコン３と、ポリシリコン３の上に設けられた高誘電率絶縁膜、たとえばＬａＡｌＯ3 膜４と、ＬａＡｌＯ3 膜４の上に設けられた配線、たとえばアルミニウム配線５とから構成されている。なお、同図において、配線５を伝送する信号の伝送方向は紙面に対し垂直方向である。
【００３６】
第１実施例では、現状では５０００ÅのＬａＡｌＯ3 膜４の膜厚を１０Åにし、ＬａＡｌＯ3 膜４の材料を比誘電率が約４のＳｉＯ2 から約２４のＬａＡｌＯ3 膜に変更し、配線５を凹凸に形成することにより配線幅を変えず単位長あたりの容量を１０倍にして、全体として単位長あたりの容量を５００×６×１０＝３００００倍にしている。
【００３７】
次に、第１実施例の半導体回路の製造方法について説明する。図５は第１実施例の半導体回路の製造方法を示すフローチャートである。同図を参照すると、
シリコン基板１上にシリコン酸化膜２を形成し（ステップＳ１）、シリコン酸化膜２上にポリシリコン3 を形成し、リン等の不純物をドーズし金属とみなせる程度に低抵抗化する（ステップＳ２）。次にポリシリコン３をマスクによりパターニングし凹凸を形成し（ステップＳ３）、ポリシリコン３上にＬａＡｌＯ3 膜４を１０Å形成し（ステップＳ４）、ＬａＡｌＯ3 膜4 上にアルミニウムにより配線５を形成する（ステップＳ５）。
【００３８】
次に、第２実施例について説明する。図６は本発明に係る半導体回路の第２実施例の構成図である。同図を参照すると、第２実施例では、現状では５０００Åの酸化膜４の膜厚を１０Åにし、酸化膜４の材料を比誘電率が約４のＳｉＯ2 から約１６のＳｒＴｉＯ3 に変更し、配線５を凹凸に形成することにより配線幅を変えず単位長あたりの容量を１０倍にし、更に配線５の表面にも凹凸を設けることにより単位長あたりの容量を２倍にし、全体として単位長あたりの容量を５００×４×１０×２＝４００００倍にしている。
【００３９】
次に、第２実施例の半導体回路の製造方法について説明する。第２実施例の半導体回路の製造方法については方法Ａと方法Ｂの２つの例について説明する。まず、方法Ａについて説明する。図７は第２実施例の半導体回路の製造方法Ａを示すフローチャートである。同図を参照すると、シリコン基板１上にシリコン酸化膜２を形成し（ステップＳ１１）、シリコン酸化膜２上に高ドーズのポリシリコン３を形成する（ステップＳ１２）。次にポリシリコン３をマスクによりパターニングし凹凸を形成し（ステップＳ１３）、次にポリシリコン膜３の表面にウェットエッチング液を噴霧する等の方法により凹部を作成し（ステップＳ１４）、次にＳｒＴｉＯ3 膜４を形成し（ステップＳ１５）、次にアルミニウムにより配線５を形成している（ステップＳ１６）。
【００４０】
次に、方法Ｂについて説明する。図８は第２実施例の半導体回路の製造方法Ｂを示すフローチャートである。同図を参照すると、シリコン基板１上にシリコン酸化膜２を形成し（ステップＳ２１）、シリコン酸化膜２上に高ドーズのポリシリコン３を形成する（ステップＳ２２）。次にポリシリコン３をマスクによりパターニングし凹凸を形成し（ステップＳ２３）、次に気相成長炉にシラン（ＳｉＨ４）を流して、ポリシリコン面上にシリコンを部分的に成長させ凸部を形成し（スプＳ２４）、次にＳｒＴｉＯ3 膜４を形成し（ステップＳ２５）、次にアルミニウムにより配線５を形成している（ステップＳ２６）。
【００４１】
また、ポリシリコン３、絶縁膜（例えばＬａＡｌＯ3 ）４および配線５により構成される線路素子のデカップリング有効周波数の最低周波数を今１０ＧＨｚ（波長λ＝３０ｍｍ）とすると、線路長はλ／４／√ε以上必要であり、実施例１では比誘電率約２４のＬａＡｌＯ3 を用いているので、１．５ｍｍ以上、実施例２では比誘電率約１６のＳｒＴｉＯ3 を用いているので１．８８ｍｍ以上必要となる。
【００４２】
次に、第３実施例について説明する。図９〜図１２は本発明に係る半導体回路の第３実施例の構成図である。図９は半導体回路のＸ−Ｘ´断面図、図１０は配線５の斜視図、図１１は半導体回路のＹ−Ｙ´断面図、図１２はポリシリコン３およびＬａＡｌＯ3 膜４の斜視図である。
【００４３】
図９〜図１２は、図４および図６に示す半導体回路の基板部分１および２を省き、容量形成部のみを抜き出し３次元表示している。第３実施例では、配線５を伝送方向と直交する方向（Ｘ−Ｘ´）に凹凸状に形成するとともに、伝送方向（Ｙ−Ｙ´）にも凹凸状に形成することにより、配線５の長さを増加させること無く線路長を増大させ、配線５のデカップリング有効周波数域を広げている。
【００４４】
次に、第３実施例の半導体回路の製造方法について説明する。図１３は第３実施例の半導体回路の製造方法を示すフローチャートである。同図を参照すると、シリコン基板１上にシリコン酸化膜２を形成し（ステップＳ３１）、シリコン酸化膜２上に高ドーズのポリシリコン3 を形成する（ステップＳ３２）。次にポリシリコン３をマスクによりパターニングし、伝送方向両側面に上部から見て櫛型となる凸部を複数形成し（ステップＳ３３）、次にＬａＡｌＯ3 膜４を１０Å形成し（ステップＳ３４）、次にアルミニウムにより配線5 を形成する（ステップＳ３５）。
【００４５】
同様に、アルミニウム配線５にも伝送方向両側面に上部から見て櫛型となる凸部が複数形成されている。この場合、素子長を変えずに線路長を１０倍程度にしており、線路素子に必要な長さは、最低周波数を実施例１の１／１０の１ＧＨｚとしても１．５ｍｍとなる。
【００４６】
次に、第４実施例について説明する。図１４〜図１７は本発明に係る半導体回路の第４実施例の構成図である。図１４は半導体回路のＸ−Ｘ´断面図、図１５は配線５の斜視図、図１６は半導体回路のＹ−Ｙ´断面図、図１７はポリシリコン３およびＬａＡｌＯ3 膜４の斜視図である。
【００４７】
図１４〜図１７は、図４および図６に示す半導体回路の基板部分１および２を省き、容量形成部のみを抜き出し３次元表示している。
【００４８】
第４実施例と第３実施例の相違点は凸部の形状である。第４実施例では、図１６に示すように、上部から見て櫛型となる先が細い凸部を有する凸部が複数形成されている。これにより、第３実施例と同様に、配線５の長さを増加させることなく線路長を増大させ、配線５のデカップリング有効周波数を広げている。
【００４９】
次に、第４実施例の半導体回路の製造方法について説明する。図１８は第４実施例の半導体回路の製造方法を示すフローチャートである。同図を参照すると、シリコン基板１上にシリコン酸化膜２を形成し（ステップＳ４１）、シリコン酸化膜２上に高ド−ズのポリシリコン３を形成する（ステップＳ４２）。次にポリシリコン３をマスクによりパターニングし、伝送方向両側面に上部から見て櫛型となる凸部、すなわち先が細い凸部を複数形成し（ステップＳ４３）、次にＬａＡｌＯ3 膜４を１０Å形成し（ステップＳ４４）、次にアルミニウムにより配線５を形成する（ステップＳ４５）。
【００５０】
同様に、アルミニウム配線５にも伝送方向両側面に上部から見て櫛型となる凸部、すなわち先が細い凸部が複数形成されている。この場合も、素子長を変えずに線路長を１０倍程度にしており、線路素子に必要な長さは、最低周波数を実施例１の１／１０の１GHｚとしても１．５ｍｍとなる。
【００５１】
なお、第１〜第４実施例において、伝送方向が９０度異なる構造（すなわち、伝送方向がＸ−Ｘ´方向）の場合にも本発明を適用することが可能である。
【００５２】
また、更に低周波域のデカップリングを考えた場合、必要線路長が長くなり、オンチップでは線路素子のサイズが大きすぎる場合には、上記第１〜第４実施例の線路素子をプリント基板やパッケージのリードフレームに実装する等の方法も考えられる。
【００５３】
ただし、デカップリング素子はスイッチング素子の近くに配置したほうがデカップリング特性が良くなり、超高速化に有利なことや、オンチップの方が高密度化に有利であることから、線路素子のデカップリング有効周波数の広さと、デカップリング特性の良好さ、超高速化、高密度化を同時に実現させるため、オンチップ、リードフレーム、プリント基板の複数の個所に設置することも考えられる。
【００５４】
以下、第５および第６実施例では、一例として、上記第１〜第４実施例で説明した半導体回路をプリント基板やパッケージのリードフレームに実装する場合について説明する。
【００５５】
まず、第５実施例について説明する。図１９は半導体パッケージの一例の構成図である。同図を参照すると、半導体パッケージはダイパット部３１と、半導体チップ３２と、リード３３と、樹脂モールド層３４とを含んで構成されている。
【００５６】
ダイパット部３１上にはマウント剤を介して半導体チップ３２がマウントされている。この半導体チップ３２の表面に形成された図示しない内部端子はボンディングワイヤを介してダイパット部３１の周辺に配設された複数のリード３３に接続されている。そして、ダイパット部３１、半導体チップ３２、ボンディングワイヤおよびリード３３の一部は樹脂モールド層３４で封止されている。
【００５７】
本発明では、この複数のリード３３のうちの電源リード（本発明では、これを以後、電源リードフレームと称する）、たとえば同図中のリード３３−１に第１〜第４実施例で説明した線路素子を実装する。
【００５８】
次に、第５実施例の構成について説明する。図２０および図２１は第５実施例の構成図である。図２０は半導体パッケージの平面図であり、リードフレーム７，８部分を表示している。このうち、リードフレーム７は電源リードフレームを示し、リードフレーム８は電源以外のリードフレームを示している。同図を参照すると、電源リードフレーム７に線路素子６が実装されている。線路素子６は第１〜第４実施例で示したポリシリコン３、絶縁膜（例えばＬａＡｌＯ3 ）４および配線５により構成されるコンデンサである。
【００５９】
図２１は図２０に示す半導体パッケージのＹ−Ｙ´断面図である。同図を参照すると、半導体パッケージは金属製のグランド面１０と、その上部に設けられるエポキシ樹脂層９および配線素子６と、リードフレーム７、８（リードフレーム８は不図示）とを含んで構成される。
【００６０】
線路素子６の両端部６ａ，６ｂはリードフレーム７の端部と接続されている。さらに、線路素子６はリードフレーム７よりも低い位置に設けられている。これにより、線路素子６をリードフレーム７と同じ位置に設けた場合に比べ、線路素子６の絶縁膜４を薄くすることができるため、線路素子６の静電容量を大きくすることができる。
【００６１】
次に、第５実施例の半導体回路の製造方法について説明する。図２２は第５実施例の半導体回路の製造方法を示すフローチャートである。同図を参照すると
典型的な半導体パッケージとして、金属製のグランド面１０上に、厚さ１ｍｍ、比誘電率４のエポキシ樹脂層９が形成され（ステップＳ５１）、その上層に幅１ｍｍ、長さ２０ｍｍ（上層部のみの長さ）の金属製のリードフレーム８および２本に分断された電源リードフレーム７が形成され（ステップＳ５２）、次に電源リードフレーム７の中間部、かつ電源リードフレーム７よりも低い位置に線路素子６が設けられる（ステップＳ５３）。
【００６２】
すなわち、第１〜第４実施例に記載されている半導体回路を線路素子６としてパッケージの電源リードフレーム７途中にはんだ付け等で実装している。なお、線路素子６のグランド（不図示）はグランド面１０に接続されている。
【００６３】
線路素子６のデカップリング有効周波数の最低周波数を１ＧＨｚとした場合、線路素子６の長さは第１実施例で１５ｍｍ、第３実施例で１．５ｍｍとなり、１００ＭＨｚとした場合には、第１実施例の場合で１５０ｍｍ、第３実施例の場合で１５ｍｍとなる。パッケージ上層のリードフレーム８の長さを２０ｍｍとし、１５ｍｍの線路素子６を実装すると仮定すると、第１実施例の場合はおよそ１ＧＨｚ以上で、第３実施例の場合はおよそ１００ＭＨｚ以上で、それぞれデカップリング効果が期待できる。
【００６４】
なお、リードフレームのグランド面１０は本実施例ではパッケージが有しているが、パッケージがグランドを有しない場合、プリント基板グランドであっても良い。
【００６５】
次に、第６実施例の構成について説明する。図２３および図２４は第６実施例の構成図である。図２３は半導体パッケージの平面図であり、リードフレーム７，８部分を表示している。このうち、リードフレーム７は電源リードフレームを示し、リードフレーム８は電源以外のリードフレームを示している。
【００６６】
図２４は図２３に示す半導体パッケージのＹ−Ｙ´断面図である。同図を参照すると、半導体パッケージはセラミック基板１２と、その上に設けられる金属製のグランド面１０と、その上に設けられる高誘電率絶縁膜１３と、その上に設けられる配線１４と、セラミック層１１と、リードフレーム７、８（リードフレーム８は不図示）とを含んで構成される。
【００６７】
具体的には、金属製のグランド面１０上に厚さ１ｍｍ、比誘電率８のアルミナのセラミック層１１を介して、幅１ｍｍ、長さ２０ｍｍの金属製リードフレーム８（不図示）および２本に分断された金属製リードフレーム７が形成される。
【００６８】
本実施例ではパッケージの製造工程でグランド面１０、高誘電率絶縁膜１３および配線１４により構成される線路素子４１が作成される。線路素子４１の幅は、第１実施例などのオンチップでは５０μｍとしていたが、本実施例では電源リードフレーム７の幅に合わせ１ｍｍとしている。高誘電率絶縁膜１３は比誘電率２４のＬａＡｌＯ3 膜１３を１０Å形成している。
【００６９】
なお、本実施例では線路素子４１に凹凸は形成していないが、配線幅が２０倍になっているので、全体として単位長あたりの容量は６万倍となり基準をクリアしている。最低周波数を１ＧＨｚとすると、素子長、線路長とも１５ｍｍ必要となる。
【００７０】
線路素子４１の配線１４は両端がそれぞれ電源リードフレーム７に接続され、線路素子４１のグランドはパッケージグランド１０と共用されている。
【００７１】
次に第６実施例の製造方法を示す。図２５は第６実施例の半導体回路の製造方法を示すフローチャートである。同図を参照すると、アルミナ等のセラミック基板１２に金属層１０を設け( ステップＳ６１) 、金属層１０にＬａＡｌＯ3 膜１３を１０Å形成し( ステップＳ６２) 、ＬａＡｌＯ3 膜１３上にタングステン等の幅１ｍｍの配線１４を塗布する( ステップＳ６３) 。これをセラミックＡと称する。
【００７２】
次に、このセラミックＡとは別体で、セラミック層１１の上層、セラミック層１１に設けられたスルーホール側面および下部にタングステン等の幅１ｍｍのリードフレーム７を塗布する( ステップＳ６４) 。これをセラミックＢと称する。次に、セラミックＡ、Ｂを合わせ、焼結させる( ステップＳ６５) 。このとき、リードフレーム７の下部と配線１４の両端部とをそれぞれ接続する。
【００７３】
なお、上記説明中のー４０ｄＢ、０．３Ω等の設計基準は実際の電源配線、リードフレーム構造やデカップリングコンデンサに要求される特性に応じて変化する。また、上記説明中の実施例の組み合わせや誘電率、絶縁膜厚、線路素子幅、素子長、線路長、凹凸の密度、凹凸のアスペクト比、凹凸の形状等と、それらの組み合わせは、設計基準に応じて変更されても良い。
【００７４】
また、上記説明はシリコンプロセスで記載しているが、同様のことは他のガリウム砒素等のプロセスにも適用できる。
【００７５】
また、絶縁膜として利用可能な比誘電率の異なる膜として、比誘電率がシリコン酸化膜と同じ約４のエポキシ樹脂や、２倍の約８であるＳｉＯや窒化シリコン、ＴａＯ2 、ＴｉＯ2 、ＡＬ2 O 3 、ＭｇＯや、４倍の約１６であるＳｒＴｉＯ3 、ＺｒＯ2 や、６倍の約２４であるＬａＡｌＯ3 や７倍の約３００であるＢＳＴや、２５０倍の約１０００であるＰＺＴ等が考えられる。
【００７６】
【発明の効果】
以上説明したように本発明に係る半導体回路は、電源配線を有する層と接地配線を有する層とが対向して配置される半導体回路であって、その回路は前記対向配線の一部が、前記対向配線の他部の特性インピーダンスに比して十分小さい特性インピーダンスを有する線路素子で構成されるため、デカップリング回路に必要な低インピーダンス特性を数百ＭＨｚ以上、望ましくは数＋ＧＨｚ以上まで確保することが可能となる。また、本発明に係る半導体回路の製造方法も上記半導体回路と同様の効果を奏する。
【図面の簡単な説明】
【図１】本発明の最良の実施の形態の回路図の例である。
【図２】図１に示す電源デカップリング回路の具体的な回路図である。
【図３】図２に示す線路素子１７を並列アドミッタンスＹｃに置き換えた場合の電源デカップリング回路の回路図である。
【図４】本発明に係る半導体回路の第１実施例の構成図である。
【図５】第１実施例の半導体回路の製造方法を示すフローチャートである。
【図６】本発明に係る半導体回路の第２実施例の構成図である。
【図７】第２実施例の半導体回路の製造方法Ａを示すフローチャートである。
【図８】第２実施例の半導体回路の製造方法Ｂを示すフローチャートである。
【図９】本発明に係る半導体回路の第３実施例の構成図である。
【図１０】本発明に係る半導体回路の第３実施例の構成図である。
【図１１】本発明に係る半導体回路の第３実施例の構成図である。
【図１２】本発明に係る半導体回路の第３実施例の構成図である。
【図１３】第３実施例の半導体回路の製造方法を示すフローチャートである。
【図１４】本発明に係る半導体回路の第４実施例の構成図である。
【図１５】本発明に係る半導体回路の第４実施例の構成図である。
【図１６】本発明に係る半導体回路の第４実施例の構成図である。
【図１７】本発明に係る半導体回路の第４実施例の構成図である。
【図１８】第４実施例の半導体回路の製造方法を示すフローチャートである。
【図１９】半導体パッケージの一例の構成図である。
【図２０】第５実施例の構成図である。
【図２１】第５実施例の構成図である。
【図２２】第５実施例の半導体回路の製造方法を示すフローチャートである。
【図２３】第６実施例の構成図である。
【図２４】第６実施例の構成図である。
【図２５】第６実施例の半導体回路の製造方法を示すフローチャートである。
【図２６】電源配線線路素子の特性インピーダンスとＳ２１との関係を示す図である。
【図２７】典型的な半導体のオンチップ電源配線の断面構造図である。
【符号の説明】
１ シリコン基板
２ シリコン酸化膜
３ ポリシリコン
４ 高誘電率絶縁膜
５ アルミニウム配線
６，４１ 線路素子
７ 電源リードフレーム
８ リードフレーム
９ エポキシ樹脂層
１０ グランド面
１１ セラミック層
１２ セラミック基板
１３ 高誘電率絶縁膜
１４ 配線
１７，４１ 線路素子
１８ 直流電源
１９ スイッチング素子
３３ リード

Claims (2)

  1. 電源配線を有する層と接地配線を有する層とが対向して配置される半導体回路の製造方法であって、
    前記対向配線の一部が、前記対向配線の他部の特性インピーダンスに比して十分小さい特性インピーダンスを有するよう線路素子を形成する線路素子形成ステップを含んでおり、前記線路素子はオンチップで構成され、
    前記線路素子形成ステップは、接地配線を形成する第１ステップと、前記接地配線をマスクによりパターニングし凹凸を形成する第２ステップと、前記接地配線にウエットエッチング液を噴霧して前記接地配線にさらに凹部を形成する第３ステップと、前記接地配線上に絶縁膜を形成する第４ステップと、前記絶縁膜上に電源配線を形成する第５ステップとを含むことを特徴とすることを特徴とする半導体回路の製造方法。
  2. 前記線路素子の特性インピーダンスが前記対向配線の他部の特性インピーダンスに比して十分小さくなる程度に、前記線路素子の単位長あたりの静電容量が大きい、または前記対向配線間の絶縁膜厚が薄い、または前記対向配線間の絶縁膜の比誘電率が大きいことを特徴とする請求項１記載の半導体回路の製造方法。
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