KR20050012792A - 반도체 장치, 반도체 회로 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치, 반도체 회로 및 반도체 장치의 제조 방법

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KR20050012792A
KR20050012792A KR10-2004-7020283A KR20047020283A KR20050012792A KR 20050012792 A KR20050012792 A KR 20050012792A KR 20047020283 A KR20047020283 A KR 20047020283A KR 20050012792 A KR20050012792 A KR 20050012792A
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line element
insulating film
wiring
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KR10-2004-7020283A
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다까시 나까노
히로까즈 도야
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닛본 덴끼 가부시끼가이샤
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Publication date
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Abstract

반도체칩, 리드 또는 프린트 기판상의 전원 배선에 절연막을 사이에 두고 접지 배선 및 전원 배선이 형성된 선로 소자를 실장하고, 그 선로 소자의 고주파 영역에 있어서의 특성 임피던스를 단위 길이당의 캐패시턴스를 증대시켜 최적의 값으로 설정함으로써, 선로 소자를 포함하는 전원 배선에 디커플링 특성을 갖게 한다.

Description

반도체 장치, 반도체 회로 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE, SEMICONDUCTOR CIRCUIT AND METHOD FOR PRODUCING SEMICONDUCTOR DEVICE}
디지탈 회로에서는 반도체 소자의 스위칭 동작에 수반하여 발생하는 고주파 노이즈가 전자 간섭의 원인이 된다. 이 고주파 노이즈는 주로 클럭 주파수를 기본파로하는 고차의 고주파를 포함하고 있다. 예를 들면, LSI(Large Scale Intergration)내의 스위칭 동작하는 소자(이하, 스위칭 소자라 함)에서 발생한 고주파 노이즈의 일부는 LSI내의 전원 배선을 전파하여, 패키지를 거쳐 LSI가 탑재된 프린트 기판의 전원 배선 등으로 누설된다.
전원 배선을 전파하는 고주파 노이즈는 그 전파 과정에서 LSI내, 패키지 및 프린트 기판상의 신호 배선 등과 유도 결합함으로써 신호 배선을 전파하는 신호에 중첩하여, 신호 전압을 왜곡시킨다. 또한, 스위칭 소자로부터 본 전원 배선의 서지 임피던스가 큰 경우는 고주파 노이즈의 발생에 수반하여 전자파가 발생하고, 그 전자파가 신호 케이블이나 기기로부터 방사된다.
이와 같은 문제를 저감하기 위하여는, 발생하는 고주파 노이즈의 주파수에 대응한 디커플링 회로를 가장 효과적인 장소에 배치하는 것이 유효하다.
종래의 디커플링 회로는 예를 들면 일본 특허공개 평10-270643호 공보에 기재되어 있는 바와 같이, 회로를 구성하는 트랜지스터, 저항, 콘덴서 등 소자의 치수가 회로의 동작 주파수에 대응하는 신호 파장에 대하여 충분히 짧기 때문에, 집중 상수인 콘덴서를 전원 배선과 접지 전위 배선 사이에 삽입하고 있었다.
또한, 종래의 디커플링 회로로서, 일본 특허공개 2001-168223호 공보에는 접지링과 전원링간의 디커플링 용량을 증대시키는 기술이 기재되고, 일본 특허공개 평6-216309호 공보에는 디커플링 콘덴서를 반도체 장치의 리드 플레임상에 설치하는 기술이 기재되어 있다. 또, 이들 기술은 동일 평면상에 설치된 전원 배선과 접지 전위 배선 사이에 삽입되는 디커플링 콘덴서에 관한 것으로, 전원 배선과 접지 전위 배선이 다른 층에 형성되는, 후술하는 본원 발병의 디커플링 회로와는 구성이 전혀 다르다.
디커플링 회로로서 콘덴서를 이용하는 구성에서는, 고주파 영역의 노이즈에 대하여 접속 단자에 직렬로 존재하는 인덕턴스 성분을 고려할 필요가 있다. 즉, 콘덴서는 캐패시턴스 성분과 인덕턴스 성분을 구비하여, 캐패시턴스와 인덕턴스의 직렬 공진 주파수보다도 낮은 주파수에서는 캐패시턴스 특성을 나타내고, 직렬 공진 주파수 이상에서는 인덕턴스 특성을 나타낸다. 따라서 콘덴서를 디커플링 회로로서 사용하면, 주파수가 높아질수록 임피던스가 증가하여 디커플링 성능이 열화되어 버린다.
이 대책으로서, LSI내, 패키지 근방 또는 프린트 기판내에 다수의 콘덴서를 분산하여 배치하는 방법이 있다. 그러나, 이와 같은 방법에서도 콘덴서와 전원 배선을 접속하는 단자나 선로의 인덕턴스를 무시할 수 없어, 콘덴서를 수백MHz 이상의 주파수에서 디커플링 회로로서 작용시키는 것이 곤란하였다.
최근의 디지탈 회로는 동작 주파수가 수GHz 정도로까지 고속화되어 있기 때문에, 디커플링 회로는 수백MHz 이상, 바람직하게는 수십GHz 이상의 주파수까지 저임피던스를 유지할 수 있는 것이, 전자 간섭의 억제나 신호 품질의 향상을 위하여 중요하다. 때문에, 종래의 콘덴서와는 다른, 고주파 영역에서 저임피던스를 유지할 수 있는 회로 소자 또는 소자 구조의 개발이 필요하다.
본 발명의 목적은 최근의 디지털 회로의 동작 주파수인, 수백MHz 이상 바람직하게는 수십GHz 이상의 주파수까지 저임피던스를 유지할 수 있는 디커플링 회로를 구비한 반도체 장치 및 반도체 회로를 제공하는 것에 있다.
본 발명은 반도체 장치 및 반도체 회로에 관한 것으로, 특히 전원 배선을 통하여 누설되는 고주파 노이즈를 저감하기 위한 디커플링 회로를 구비한 반도체 장치 및 반도체 회로에 관한 것이다.
도 1은 본 발명 반도체 장치의 최량의 형태의 구성을 도시한 회로도이며,
도 2는 도 1에 도시한 선로 소자의 등가 회로를 도시한 회로도이며,
도 3은 도 2에 도시한 선로 소자의 등가 회로를 병렬 어드미턴스(Yc)로 치환한 회로도이며,
도 4는 선로(線路) 소자의 특성 임피던스와 산란 행렬[S]의 요소(S21)의 값과의 관계를 도시한 그래프이며,
도 5는 반도체 장치에 형성되는 배선의 전형적인 구성을 도시한 단면도이며,
도 6은 본 발명 반도체 장치의 제1 실시예의 구성을 도시한 측단면도이며,
도 7은 제1 실시예의 반도체 장치의 제조 방법을 나타내는 플로우차트이며,
도 8은 본 발명 반도체 장치의 제2 실시예의 구성을 도시한 측단면도이며,
도 9는 제2 실시예의 반도체 장치의 제1 제조 방법을 나타내는 플로우차트이며,
도 10은 제2 실시예의 반도체 장치의 제2 제조 방법을 나타내는 플로우차트이며,
도 11은 본 발명 반도체 장치의 제3 실시예의 구성을 나타내는, 폴리실리콘 및 절연막의 사시도이며,
도 12는 본 발명 반도체 장치의 제3 실시예의 구성을 나타내는, 배선의 사시도이며,
도 13은 도 11에 도시한 반도체 장치의 X-X'선 단면도이며,
도 14는 도 11에 도시한 반도체 장치의 Y-Y'선 단면도이며,
도 15는 제3 실시예의 반도체 장치의 제조 방법을 나타내는 플로우차트이며,
도 16은 본 발명 반도체 장치의 제4 실시예의 구성을 나타내는, 폴리실리콘 및 절연막의 사시도이며,
도 17은 본 발명 반도체 장치의 제4 실시예의 구성을 나타내는, 배선의 사시도이며,
도 18은 도 16에 도시한 반도체 장치의 X-X'선 단면도이며,
도 19는 도 16에 도시한 반도체 장치의 Y-Y'선 단면도이며,
도 20는 제4 실시예의 반도체 장치의 제조 방법을 나타내는 플로우차트이며,
도 21은 반도체 장치 패키지의 일 구성예를 도시한 평면도이며,
도 22는 본 발명 반도체 장치의 제5 실시예의 구성을 도시한 요부 확대도이며,
도 23은 도 22에 도시한 반도체 장치의 Y-Y'선 단면도이며,
도 24는 제5 실시예의 반도체 장치의 제조 방법을 나타내는 플로우차트이며,
도 25는 본 발명 반도체 장치의 제6 실시예의 구성을 도시한 요부 확대도이며,
도 26은 도 25에 도시한 반도체 장치의 Y-Y'선 단면도이며,
도 27은 제 6실시예의 반도체 장치의 제조 방법을 나타내는 플로우차트이다.
상기 목적을 달성하기 위해 본 발명에서는, 반도체칩, 리드 또는 프린트 기판상의 전원 배선에, 접지 배선과 전원 배선이 절연막을 사이에 두고 형성된 선로 소자를 실장하고, 그 선로 소자의 고주파 영역에서의 특성 임피던스를 단위 길이당 캐패시턴스를 증대시켜 최적의 값으로 설정함으로써, 선로 소자를 포함하는 전원 배선에 디커플링 성능을 갖게 한다. 이와 같은 구성에서는, 종래보다도 고주파 영역까지 양호한 디커플링 성능을 갖는 디커플링 회로를 얻을 수 있기 때문에, 스위칭 소자로부터 전원 배선을 통하여 직류 전원으로 전파하는 고주파 노이즈의 발생이 억제되어, 전자(電磁) 간섭이 저감함과 동시에 스위칭 소자에서 발생한 고주파 노이즈에 기인하는 신호 파형의 왜곡이 저감된다.
다음에 본 발명에 대해서 도면을 참조하면서 설명한다.
도 1은 본 발명 반도체 장치의 최량의 형태의 구성을 도시한 회로도이며, 도 2는 도 1에 도시한 선로(線路) 소자의 등가 회로를 도시한 회로도이다.
도 1에 도시한 바와 같이, 본 발명의 반도체 장치는 직류 전원(18)으로부터 스위칭 소자(예를 들면, CMOS(Complementary Metal Oxide Semiconductor) 인버터)(19)에 전원 전류를 공급하기 위한 전원 배선과 접지 전위 배선 사이에 캐패시턴스 특성을 갖는 선로 소자(17)가 삽입된 구성이다. 선로 소자(17)는 스위칭 소자(19)에서 발생한 고주파 전류를 그 극히 근방에서 흐르게 하도록, 스위칭 소자(19)에 대하여 가능한 한 가까운 위치에 배치된다. 또, 도 1에서는 전원 배선과 접지 전위 배선이 선로 소자(17)에서 직접 접속되는 모양을 나타내고 있으나, 실제의 선로 소자(17)는 그 캐패시턴스에 의해 전원 배선과 접지 전위 배선 사이에 고주파 전류만을 흐르게 하는 것으로, 직류 전류나 비교적 낮은 주파수의 신호 전류를 흐르게 하는 것이 아니다.
도 2에 도시한 바와 같이, 선로 소자(17)의 특성 임피던스(Zc)는 직류 전원(18)과 스위칭 소자(19) 사이에 직렬로 삽입되는 임피던스 성분(Zz)과 직류 전원(18)에 대하여 병렬로 삽입되는 임피던스 성분(Zy)을 이용하여 나타낼 수 있다. 또, 스위칭 소자(19)의 서지 임피던스(Zs)는 미지로 한다. 또한, 전원 배선의 특성 임피던스(Z0)는 직류 전원(18)과 스위칭 소자(19) 사이에 직렬로 존재하는 인덕턴스(L)에 의존하고, 그 값은 디커플링 대상이 되는 주파수 영역에서 수십~수백Ω정도로 한다.
도 3은 도 2에 도시한 선로 소자의 등가 회로를 병렬 어드미턴스(Yc)로 치환한 회로도이다. 한편, 도 3은 도 2에 도시한 직류 전원(18)과 스위칭 소자(19) 사이에 직렬로 접속되는 임피던스(Zz)를 무시함으로써 회로 구성을 간략화한 도면이다.
도 3에 도시한 회로의 전송 특성은 하기 수학식 1에서 표시한 산란 행렬[S]로 나타낼 수 있다.
단, Yc'=Yc/Y0, Y0=1/Z0, Yc=1/Zc이다.
도 3의 신호 입력단(도면의 좌측 = 스위칭 소자측)에서 본 회로의 반사계수Γ 및 투과계수Τ는, 상기 산란 행렬[S]의 요소(S11, S21)로 나타낼 수 있어,
이 된다. 여기에서, (전원 배선의 임피던스(Z0) >> (선로 소자의 임피던스(Zc))라면, 반사계수Γ=-1, 투과계수 Τ=0이 되어, 스위칭 소자(19)에서 발생한 고주파 전류가 전원 배선을 전파하여 직류 전원(18)으로 흘러드는 일은 없다.
본 발명에서는 반도체칩, 리드 또는 프린트 기판상의 전원 배선에 선로 소자를 형성하고, 그 선로 소자의 고주파 영역에 있어서의 특성 임피던스를 단위 길이당의 캐패시턴스를 증대시켜 최적의 값으로 설정함으로써, 선로 소자를 포함하는 전원 배선에 디커플링 성능을 갖게 한다.
선로 소자는 예를 들면 접지 전위가 되는 기판(폴리실리콘이나 금속 등의 도체)과 전원 전류가 흐르는 배선을 절연막을 사이에 두고 다른 층에 배치함으로써 형성된다. 이와 같은 선로 소자의 단위 길이당의 캐패시턴스를 증대시키는 방법으로서는,
1. 배선과 접지 전위 사이에 설치하는 절연막의 두께를 얇게 한다.
2. 절연막으로서 유전율이 높은 재료를 이용한다.
3. 배선을 요철상으로 형성하거나 또는 배선의 표면에 요철부를 형성함으로써 표면적을 늘린다.
등을 생각할 수 있다. 이들 3개의 방법을 조합하는 것도 가능하다.
선로 소자(17)의 실효 선로 길이는 디커플링 대상의 주파수 범위에 있어서의 가장 낮은 주파수(이하, 디커플링 최저 주파수라 함)의 파장의 1/4(λ/4/√ε)보다도 길게 설정한다. 이와 같이 하면 선로 소자(17)의 특성 임피던스는 디커플링 대상의 주파수 범위에 있어서 주파수에 관계없이 √(L/C)로 나타낼 수 있다. 여기에서, λ는 최저 주파수의 파장, ε는 절연막의 비유전율, L은 선로 소자(17)의 단위길이당의 인덕턴스, C는 선로 소자(17)의 단위 길이당의 캐패시턴스이다.
또, 디커플링 성능을 광대역에서 유효하게 하기 위하여는 선로 소자(17)의 실효 선로 길이를 길게 할 필요가 있다. 그러나, 반도체 장치의 소형화, 고밀도화의 관점에서 선로의 레이아웃 면적은 가능한 한 증대시키지 않는 것이 바람직하다. 그래서 본 발명에서는 선로 소자(17)를, 접지 배선과 전원 배선의 거리를 일정하게 유지하면서 요철상으로 형성하거나, 또는 선로 소자의 표면에 요철부를 형성함으로써, 선로의 레이아웃 면적을 증대시키는 일 없이 배선폭이나 배선장을 증대시킨다.
또한, 본 발명에서는 선로 소자를 반도체칩상에 실장한다. 이 경우, 선로 소자는 반도체칩상의 스위칭 소자에서 발생하는 고주파 신호 중, 가장 높은 주파수에서도 캐패시턴스 특성을 구비하는 것으로 한다.
또는, 본 발명에서는 선로 소자를 반도체 장치의 리드에 실장한다. 이 경우, 선로 소자는 반도체칩상에 실장하는 선로 소자보다도 약간 낮은 주파수 영역에서 캐패시턴스 특성을 구비하는 것으로 한다.
또는, 본 발명에서는 선로 소자를 프린트 기판상에 배치한다. 이 경우, 선로 소자는 반도체 장치의 리드에 실장하는 선로 소자보다도 약간 낮은 주파수 영역에서 캐패시턴스 특성을 구비하는 것으로 한다.
본 발명의 반도체 회로는 디커플링 성능이 요구되는 주파수의 광대역화 및 반도체 장치의 고밀도화를 실현하기 위하여, 이들 유효 대역이 다른 복수의 선로 소자를 반도체 장치의 칩이나 리드 또는 프린트 기판 등에 복수 개소에 분산하여 실장한다. 이 때, 직류 전원의 전압 변동이 5% 이하가 되도록 각 선로 소자의 특성 임피던스를 설정하는 것이 바람직하다.
또, 선로 소자에 대한 입사파를 외부로 누설시키지 않기 위하여는 절연막에 어느 정도의 손실을 갖게 할 필요가 있다. 이 절연막의 유도 손실은 선로 소자에 입사되는 전자파가 열소비될 정도로 큰 것이 바람직하다.
본 발명은 디커플링 회로로서 상기 구조의 선로 소자를 채용함으로써, 종래보다도 고주파 영역까지 양호한 디커플링 성능을 갖는 디커플링 회로를 얻을 수 있기 때문에, 스위칭 소자로부터 전원 배선을 통하여 직류 전원으로 전파하는 고주파 노이즈의 발생이 억제되어, 전자 간섭이 저감함과 동시에 스위칭 소자에서 발생한 고주파 노이즈에 기인하는 신호 파형의 왜곡이 저감된다.
(실시예)
다음으로 본 발명의 실시예에 대하여 도면을 참조하여 설명한다.
먼저, 선로 소자의 특성 임피던스와 산란 행렬[S]의 요소(S21)(=투과 계수Τ)의 관계에 대하여 설명한다.
도 4는 선로 소자의 특성 임피던스와 산란 행렬[S]의 요소(S21)의 값과의 관계를 도시한 그래프이다. 한편, 도 4는 전원 배선의 특성 임피던스(Z0)가 50Ω와 200Ω인 예를 각각 도시하고 있다.
일반적으로, 전원 배선의 특성 임피던스(Z0)의 값은 프린트 기판상에 형성되는지 반도체 장치의 칩상에 형성되는지에 따라 다르지만, 50Ω 내지 200Ω 정도로 설정된다. 또한, 현상의 디지털 회로에 있어서는, 디커플링 성능으로서 S21의 값이 -40dB 이하일 것이 요구된다.
도 4에 도시한 바와 같이, 조건이 엄격한 전원 배선의 특성 임피던스(Z0) = 50Ω인 경우 S21이 -40dB 이하가 되기 위해서는 선로 소자의 특성 임피던스(Zc)를 0.3Ω 이하로 할 필요가 있다.
도 5는 반도체 장치에 형성되는 배선의 전형적인 구성을 도시한 단면도이다.
도 5에 도시한 바와 같이, 반도체 장치 내에 형성되는 선로는 그라운드 기판(20) 위에 절연막(산화막)(21)이 형성되고, 절연막(21) 위에 배선(22)이 형성된 구성이다. 배선(22)은 예를 들면 알루미늄을 이용하여 배선 길이가 1mm, 폭이 50㎛ 정도로 형성된다. 또한, 절연막(21)은 예를 들면 비유전율이 약 4인 SiO2를 이용하여 5000Å 정도의 막두께로 형성된다. 그라운드 기판(20)은 예를 들면 불순물이 고농로로 도핑되어 저저항화된 폴리실리콘으로 형성된다. 이와 같은 그라운드 기판(20), 절연막(21) 및 배선(22)으로 형성되는 선로의 특성 임피던스(Zc)는 50Ω 정도이다.
따라서, 선로 소자의 특성 임피던스(Zc)를 0.3Ω 이하로 하기 위하여는, 도 5에 도시한 구성예에 비하여 특성 임피던스를 약 1/170으로 저감하고, 단위 길이당 캐패시턴스를 약 3만배로 증대시킬 필요가 있다.
이하, 본 발명의 실시예에 대하여 설명한다.
(제1 실시예)
먼저, 본 발명 반도체 장치의 제1 실시예에 대해서 설명한다.
도 6은 본 발명 반도체 장치의 제1 실시예의 구성을 도시한 측단면도이다.
도 6에 도시한 바와 같이, 제1 실시예의 반도체 장치는 실리콘 기판(1)과, 실리콘 기판(1) 위에 형성된 실리콘 산화막(2)과, 실리콘 산화막(2) 위에 형성된, 불순물이 고농도로 도핑된 폴리실리콘(3)과, 폴리실리콘(3) 위에 형성된, 예를 들면 LaAlO3막으로 이루어지는 고유전율의 절연막(4)과, 절연막(4) 위에 형성된, 예를 들면 알루미늄으로 이루어지는 배선(5)을 갖는 구성이다.
또, 도 6에 있어서 배선(5)에서 전송되는 신호의 전송 방향은 지면에 대하여 수직 방향으로 한다.
제1 실시예의 선로 소자는 절연막(4)을 막두께가 10Å 정도, 비유전율이 약 24인 LaAlO3막으로 형성하고, 폴리실리콘(3), 절연막(4) 및 배선(5)을 요철상으로 형성함으로써, 도 5에 도시한 일반적인 구성예에 비하여 선로의 레이아웃 면적을 바꾸지 않고 배선폭을 약 10배로 증대시켜, 단위 길이당 캐패시턴스를 약 30000배로 증대시키고 있다. 한편, 폴리실리콘(3)과 배선(5) 사이의 거리를 일정하게 유지함으로써 절연막(4)의 두께가 일정하게 유지되고 있다.
다음에, 제1 실시예의 반도체 장치의 제조 방법에 대하여 설명한다.
도 7은 제1 실시예의 반도체 장치의 제조 방법을 나타내는 플로우차트이다.
도 7에 도시한 바와 같이, 제1 실시예에서는 먼저 실리콘 기판(1) 위에 실리콘 산화막(2)을 형성하고(단계 S1), 실리콘 산화막(2) 위에 폴리실리콘(3)을 형성하고, 인 등의 불순물을 주입하여 그 폴리실리콘(3)을 금속과 같은 정도로 저저항화시킨다(단계 S2).
다음에, 폴리실리콘(3)을 주지의 포토리소그래피 기술을 이용하여 패터닝하여 요철상으로 형성한다(단계 S3). 계속하여, 폴리실리콘(3) 위에 LaAlO3막으로 이루어지는 절연막(4)을 10Å 정도의 두께로 형성하고(단계 S4), 마지막으로 절연막(4) 위에 알루미늄으로 이루어지는 배선(5)을 형성한다(단계 S5).
(제2 실시예)
도 8은 본 발명 반도체 장치의 제2 실시예의 구성을 도시한 측단면도이다.
도 8에 도시한 바와 같이, 제2 실시예의 반도체 장치는 제1 실시예의 반도체 장치와 마찬가지로 실리콘 기판(1)과, 실리콘 기판(1) 위에 형성된 실리콘 산화막(2)과, 불순물이 고농도로 도핑된 폴리실리콘(3)과, 폴리실리콘(3) 위에 형성된, 예를 들면 SrTiO3막으로 이루어지는 고유전율의 절연막(4)과, 절연막(4) 위에 형성된, 예를 들면 알루미늄으로 이루어지는 배선(5)을 갖는 구성이다.
제2 실시예의 선로 소자는 절연막(4)을 막두께가 10Å 정도, 비유전율이 약 16인 SrTiO3막으로 형성하고, 폴리실리콘(3), 절연막(4) 및 배선(5)을 요철상으로 형성하고, 다시 그 표면에 볼록부 또는 오목부를 형성함으로써, 도 5에 도시한 일반적인 배선예에 대하여 선로의 레이아웃 면적을 바꾸지 않고 배선폭을 약 10배로 증대시켜, 단위 길이당의 캐패시턴스를 약 40000배로 증대시키고 있다.
다음에, 제2 실시예의 반도체 장치의 제조 방법에 대하여 설명한다.
제2 실시예의 반도체 장치는 2가지 제조 방법을 생각할 수 있다. 먼저, 제1 제조 방법에 대하여 도 9를 이용하여 설명한다.
도 9는 제2 실시예의 반도체 장치의 제1 제조 방법을 나타내는 플로우차트이다.
도 9에 도시한 바와 같이, 제1 제조 방법에서는 먼저 실리콘 기판(1) 위에 실리콘 산화막(2)을 형성하고(단계 S11), 실리콘 산화막(2) 위에 폴리실리콘(3)을 형성하고, 인 등의 불순물을 삽입하여 그 폴리실리콘(3)을 금속과 같은 정도로 저저항화시킨다(단계 S12).
다음에, 폴리실리콘(3)을 주지의 포토리소그래피 기술을 이용하여 패터닝하여 요철상으로 형성한다(단계 S13). 이어서, 습식 에칭액을 분무하는 등의 방법에 의해 폴리실리콘(3)의 표면에 오목부를 더 형성한다(단계 S14).
다음에, 폴리실리콘(3) 위에 SrTiO3막으로 이루어지는 절연막(4)을 형성하고(단계 S15), 마지막으로 절연막(4) 위에 알루미늄으로 이루어지는 배선(5)을 형성한다(단계 S16).
다음에, 제2 실시예의 반도체 장치의 제2 제조 방법에 대하여 도 10을 이용하여 설명한다.
도 10은 제2 실시예의 반도체 장치의 제2 제조 방법을 나타내는 플로우차트이다.
도 10에 도시한 바와 같이, 제2 제조 방법에서는 먼저 실리콘 기판(1) 위에 실리콘 산화막(2)을 형성하고(단계 S21), 실리콘 산화막(2) 위에 폴리실리콘(3)을 형성하고, 인 등의 불순물을 주입하여 그 폴리실리콘(3)을 금속과 같은 정도로 저저항화시킨다(단계 S22).
다음에, 폴리실리콘(3)을 주지의 포토리소그래피 기술을 이용하여 패터닝하여 요철상으로 형성한다(단계 S23). 이어서, 기상 성장로 중에서 실란(SiH4)을 도입하면서 폴리실리콘(3) 위에 실리콘을 부분적으로 성장시켜 볼록부를 형성한다(단계 S24).
다음에, 폴리실리콘(3) 위에 SrTiO3막으로 이루어지는 절연막(4)을 형성하고(단계 S25), 마지막으로 절연막(4) 위에 알루미늄으로 이루어지는 배선(5)을 형성한다(단계 S26).
또, 상기 폴리실리콘(3), 절연막(4) 및 배선(5)에 의해 구성되는 선로 소자의 디커플링 최저 주파수를 10GHz(파장 λ=30nm)로 하면, 선로 길이는 λ/4/√ε 이상이며, 제1 실시예의 선로 소자의 길이는 절연막(4)에 비유전율이 약 24인 LaAlO3를 이용하고 있기 때문에 1.5nm 이상이 된다. 또한, 제2 실시예의 선로 소자의 길이는 절연막(4)에 비유전율이 약 16인 SrTiO3을 이용하고 있기 때문에 1.88mm 이상이 된다.
(제3 실시예)
도 11은 본 발명 반도체 장치의 제3 실시예의 구성을 도시한 폴리실리콘 및 절연막의 사시도이며, 도 12는 본 발명 반도체 장치의 제3 실시예의 구성을 도시한 배선의 사시도이다. 또한, 도 13은 도 11에 도시한 반도체 장치의 X-X'선 단면도이며, 도 14는 도 11에 도시한 반도체 장치의 Y-Y'선 단면도이다. 또, 도 11∼도14는 선로 소자를 구성하는 각 구성 요소 중, 실리콘 기판(1) 및 실리콘 산화막(2)을 각각 생략한 도면이다.
도 11∼도 14에 도시한 바와 같이, 제2 실시예의 선로 소자는 폴리실리콘(3), 절연막(4) 및 배선(5)을 신호 전송 방향과 직교하는 방향(X-X')으로 요철상으로 형성하고, 또한 신호 전송 방향(Y-Y')으로도 요철상으로 형성함으로써, 선로의 레이아웃 면적을 증대시키는 일 없이 배선폭 및 배선 길이를 증대시켜, 단위 길이당의 캐패시턴스를 증대시켜 선로 소자의 디커플링 유효 주파수의 범위를 확대한 구성이다.
다음에, 제3 실시예의 반도체 장치의 제조 방법에 대하여 도 15를 이용하여 설명한다.
도 15는 제3 실시예의 반도체 장치의 제조 방법을 나타내는 플로우차트이다.
도 15에 도시한 바와 같이, 제3 실시예에서는 먼저 실리콘 기판(1) 위에 실리콘 산화막(2)을 형성하고(단계 S31), 실리콘 산화막(2) 위에 폴리실리콘(3)을 형성하고, 인 등의 불순물을 주입하여 그 폴리실리콘(3)을 금속과 같은 정도로 저저항화시킨다(단계 S32).
다음에, 폴리실리콘(3)을 주지의 포토리소그래피 기술을 이용하여 패터닝하고, 신호 전송 방향 및 신호 전송 방향과 직교하는 방향, 각각에 대하여 요철상이 되도록 형성한다(단계 S33).
다음에, 폴리실리콘(3) 위에 LaAlO3막으로 이루어지는 절연막(4)을 10Å 정도의 두께로 형성하고(단계 S34), 마지막으로 절연막(4) 위에 알루미늄으로 이루어지는 배선(5)을 형성한다(단계 S35). 이 때, 절연막(4) 및 배선(5)의 형상도 폴리실리콘(3)과 마찬가지로 신호 전송 방향 및 신호 전송 방향과 직교하는 방향에 대하여 각각 요철상이 된다.
본 실시예에서는 선로의 레이아웃 면적을 증대시키지 않고 배선폭 및 배선 길이를 제1 실시예 및 제2 실시예의 10배 정도로 증대시킬 수 있기 때문에, 디커플링 성능이 유효한 최저 주파수를 제1 실시예 및 제2 실시예의 1/10의 1GHz로 설정하여도 선로 소자의 선로 길이는 1.5mm 정도로 충분하다.
(제4 실시예)
도 16∼도 19는 본 발명 반도체 장치의 제4 실시예의 구성을 도시한 도면이다.
도 16은 본 발명 반도체 장치의 제4 실시예의 구성을 도시한 폴리실리콘 및 절연막의 사시도이며, 도 17는 본 발명 반도체 장치의 제4 실시예의 구성을 도시한 배선의 사시도이다. 또한, 도 18은 도 16에 도시한 반도체 장치의 X-X'선 단면도이며, 도 19는 도 16에 도시한 반도체 장치의 Y-Y'선 단면도이다. 또, 도 16∼도 19는 선로 소자를 구성하는 각 구성 요소 중, 실리콘 기판(1) 및 실리콘 산화막(2)을 각각 생략한 도면이다.
도 16∼도 19에 도시한 바와 같이, 제4 실시예의 선로 소자는 폴리실리콘(3), 절연막(4) 및 배선(5)을 신호 전송 방향과 직교하는 방향(X-X')으로 요철상으로 형성하고, 또한 그 측면을 복수의 산형(山型)을 갖는 형상으로 가공한 구성이다. 이에 따라, 제3 실시예와 마찬가지로 선로의 레이아웃 면적을 증대시키는 일 없이 배선폭 및 배선장을 증대시켜, 단위 길이당의 캐패시턴스를 증대시켜 선로 소자의 디커플링 유효 주파수의 범위를 넓힌 구성이다.
다음에, 제4 실시예의 반도체 장치의 제조 방법에 대하여 도 20를 이용하여 설명한다.
도 20은 제4 실시예의 반도체 장치의 제조 방법을 나타내는 플로우차트이다.
도 20에 도시한 바와 같이, 제4 실시예에서는 먼저 실리콘 기판(1) 위에 실리콘 산화막(2)을 형성하고(단계 S41), 실리콘 산화막(2) 위에 폴리실리콘(3)을 형성하고, 인 등의 불순물을 주입하여 그 폴리실리콘(3)을 금속과 같은 정도로 저저항화시킨다(단계 S42).
다음에, 폴리실리콘(3)을 주지의 포토리소그래피 기술을 이용하여 패터닝하여, 신호 전송 방향과 직교하는 방향에 요철상이 되고, 또한 그 표면에 복수의 산형을 갖는 형상으로 형성한다(단계 S43).
다음에, 폴리실리콘(3) 위에 LaAlO3막으로 이루어지는 절연막(4)을 두께 10Å 정도로 형성하고(단계 S44), 마지막으로 절연막(4) 위에 알루미늄으로 이루어지는 배선(5)을 형성한다(단계 S45). 이 때, 절연막(4) 및 배선(5)의 형상도 폴리실리콘(3)과 마찬가지로 신호 전송 방향과 직교하는 방향으로 요철상이 되고, 또한 그 측면에 복수의 산형을 갖는 형상이 된다.
본 실시예에서도 선로의 레이아웃 면적을 증대시키지 않고 배선폭을 제1 실시예 및 제2 실시예의 10배 정도로 증대시킬 수 있기 때문에, 디커플링 성능이 유효한 최저 주파수를 제1 실시예 및 제2 실시예의 1/10의 1GHz로 설정하여도 선로 소자의 선로 길이는 1.5mm 정도로 충분하다.
또, 상기 제1 실시예∼제4 실시예에서 설명한 선로 소자는 신호의 전송 방향이 90도 다른 방향(즉, 지면에 대하여 수평 방향, 또는 X-X' 방향)이 되도록 구성하여도, 선로의 레이아웃 면적을 증대시키는 일 없이 배선폭 및 배선 길이를 증대시킬 수 있기 때문에, 상기와 마찬가지의 효과를 얻을 수 있다.
또한, 보다 낮은 주파수에 대한 디커플링 성능을 얻기 위하여 선로 소자를 길게 한 결과, 선로 소자가 반도체칩에 탑재되지 않은 경우는, 상기 제1∼제4 실시예에서 설명한 선로 소자를 프린트 기판이나 패키지의 리드에 실장하는 것도 가능하다. 단, 선로 소자는 스위칭 소자의 가까이에 배치되는 편이 디커플링 성능의 저하가 적어 충분하다.
따라서, 선로 소자는 디커플링 성능이 요구되는 주파수의 광대역화 및 반도체 장치의 고밀도화를 실현하기 위하여, 그 사이즈에 따라서 반도체 장치의 칩 위나 리드 또는 프린트 기판 등의 복수 개소에 실장하는 것이 바람직하다.
(제5 실시예)
제5 실시예의 반도체 장치는 상기 제1 실시예∼제4 실시예에서 예시한 선로 소자가 반도체 장치의 리드에 실장되는 구성이다.
먼저, 반도체 장치 패키지의 일반적인 구성에 대하여 설명한다.
도 21은 반도체 장치 패키지의 일 구성예를 도시한 평면도이다.
도 21에 도시한 바와 같이, 반도체 장치는 회로가 형성된 반도체칩(32)이 다이패드부(31) 위에 마운트제에 의해 고정된 구성이다. 반도체칩(32)의 표면에는 미도시의 내부 패드가 형성되고, 그 내부 패드와 다이패드부(31)의 주변에 배치된 복수의 리드(33)가 각각 본딩 와이어를 이용하여 접속되어 있다. 다이패드부(31), 반도체칩(32), 본딩 와이어 및 리드(33)의 일부는 각각 수지 몰드층(34)에 의해 밀봉된다.
본 실시예에서는 도 21에 도시한 복수의 리드(33) 중, 전원 배선용의 리드(이하, 전원 리드라 함)(33-1)에 상기 제1 실시예∼제4 실시예에 기재한 선로 소자를 실장한다.
도 22는 본 발명 반도체 장치의 제5 실시예의 구성을 도시한 요부 확대도이다.
도 22는 반도체 장치의 전원 리드(7) 및 그 밖의 리드(8)를 각각 확대하여 도시한 도면으로, 선로 소자(6)가 전원 리드(7)에 실장된 모양을 나타내고 있다.
선로 소자(6)는 제1 실시예∼제4 실시예에서 도시한 폴리실리콘(3), 절연막(예를 들면, LaAlO3)(4) 및 배선(5)을 갖는 구성이다.
도 23은 도 22에 도시한 반도체 장치의 Y-Y'선 단면도이다.
도 23에 도시한 바와 같이, 본 실시예의 반도체 장치는 예를 들면 반도체 장치의 패키지에 고정된 금속제 그라운드(접지 전위)면(10) 위에 선로 소자(6)가 형성되고, 그 선로 소자(6)를 사이에 두도록 에폭시 수지층(9)이 그라운드면(10) 위에 형성된 구성이다. 에폭시 수지층(9) 위에는 전원 리드(7)가 각각 형성되며, 선로 소자(6)와 에폭시 수지층(9) 위의 전원 리드(7)의 단부가 각각 단부 선로(6a, 6b)에 의해 접속되어 있다. 본 실시예의 선로 소자(6)는 에폭시 수지층(9)보다도 얇게 형성한다. 이에 따라 선로 소자(6)의 절연막(4)이 얇아지기 때문에, 선로 소자(6)의 캐패시턴스를 크게할 수 있다. 한편, 도 23은 리드(8)를 생략한 모양을 나타내고 있다.
다음에, 제5 실시예의 반도체 장치의 제조 방법에 대하여 설명한다.
도 24는 제5 실시예의 반도체 장치의 제조 방법을 나타내는 플로우차트이다.
도 24에 도시한 바와 같이, 제5 실시예에서는 먼저 금속제의 그라운드면(10) 위에 두께 1mm 정도, 비유전율 4인 에폭시 수지층(9)을 형성한다(단계 S51).
다음에, 에폭시 수지층(9) 위에 폭 1mm, 길이 20mm 정도(상부층만의 길이)인 금속제 리드(8)(미도시) 및 전원 리드(7)를 각각 형성한다(단계 S52).
계속하여, 에폭시 수지층(9) 사이에 끼워지는 부위에 에폭시 수지층(9)보다도 얇은 선로 소자(6)를 상기 제1 실시예∼제4 실시예에서 설명한 방법에 따라서 형성한다(단계 S53). 선로 소자(6)의 단부는 에폭시 수지층(9) 위에 형성된 전원 리드(7)와 납땜 등에 의해 접속된다. 한편, 선로 소자(6)의 폴리실리콘(접지 전위 배선: 미도시)은 그라운드면(10)과 접속되어 있다.
이와 같은 구성에서, 예를 들면 선로 소자(6)의 디커플링 최저 주파수를 1GHz로 설정하면, 선로 소자(6)를 제1 실시예와 같이 형성한 경우 그 길이는 약 15mm가 되고, 제3 실시예와 같이 형성한 경우 그 길이는 약 1.5mm가 된다. 또한,디커플링 최저 주파수를 100MHz로 설정하면, 선로 소자(6)를 제1 실시예와 같이 형성한 경우 그 길이는 약 150mm가 되고, 제3 실시예와 같이 형성한 경우 그 길이는 약 15mm가 된다.
반도체 장치의 전원 리드(7)의 길이를 20mm로 하고, 그 리드상에 실장 가능한 선로 소자(6)의 길이를 15mm로 가정하면, 제1 실시예에서 설명한 선로 소자(6)에서는 약 1GHz 이상에서 커플링 효과를 기대할 수 있으며, 제3 실시예에서 설명한 선로 소자(6)에서는 약 100MHz 이상에서 커플링 효과를 기대할 수 있다.
또, 상기 설명에서는 그라운드면(10)이 반도체 장치의 패키지에 고정된 것을 전제로 하고 있으나, 패키지에 그라운드면을 갖지 않는 경우는 선로 소자의 폴리실리콘을 프린트 기판상의 접지 전위 배선과 접속하여도 된다.
(제6 실시예)
제6 실시예의 반도체 장치는 상기 제1 실시예∼제4 실시예에서 예시한 선로 소자가 반도체 장치의 리드에 실장된 구성이다.
도 25는 본 발명의 반도체 장치의 제6 실시예의 구성을 도시한 요부 확대도이다.
도 25는 반도체 장치의 전원 리드(7) 및 그 밖의 리드(8)를 각각 확대하여 도시한 도면으로, 선로 소자(6)가 전원 리드(7)에 실장된 모양을 나타내고 있다.
도 26은 도 25에 도시한 반도체 장치의 Y-Y'선 단면도이다.
도 26에 도시한 바와 같이, 본 실시예의 반도체 장치는 예를 들면 반도체 장치의 패키지에 고정된 세라믹 기판(절연 기판)(12) 위에 금속제의 그라운드(접지전위)면(10)이 형성되고, 그 그라운드면(10) 위에 고유전율 절연막(13)을 통하여 배선(14)을 형성함으로써 선로 소자(41)가 형성된 구성이다.
선로 소자(41) 위에는 세라믹층(절연층)(11)이 형성되고, 그 세라믹층(11)에 설치된 개구를 통하여 그 세라믹층(11) 위에 형성된 전원 리드(7)와 선로 소자(41)가 접속된다.
구체적으로는, 금속제의 그라운드면(10) 위에 두께 1mm 정도, 비유전율 8인 알루미나로 이루어지는 세라믹층(11)이 형성되고, 그 세라믹층(11) 위에 폭 1mm, 길이 20mm 정도의 금속제 리드(8)(미도시) 및 2개의 전원 리드(7)가 각각 형성된다.
제1 실시예∼제4 실시예에서는 선로 소자의 폭을 50㎛로 하고 있었으나, 본 실시예에서는 선로 소자의 폭을 전원 리드(7)의 폭에 맞추어 약 1mm로 한다. 고유전율 절연막(13)은 예를 들면 비유전율 24인 LaAlO3막을 이용하여 약 10Å의 두께로 형성한다.
또, 본 실시예에서는 선로 소자(41)를 요철상으로 형성하지 않았으나, 제1 실시예나 제2 실시예와 비교하여 선로폭이 약 20배가 되어 있기 때문에, 도 5에 도시한 일반적인 배선에 비하여 단위 길이당의 캐패시턴스가 약 6만배가 되어, 설정한 기준을 충분히 클리어하고 있다.
본 실시예에서는 예를 들면 선로 소자의 디커플링 최저 주파수를 1GHz로 설정하면 선로 소자의 길이는 15mm 이상이 된다. 선로 소자(41)의 배선(14)은 그 양단이 각각 전원 리드(7)에 접속되고, 선로 소자(41)의 접지 전위 배선은 그라운드면(10)이 공용된다.
다음에, 제6 실시예의 반도체 장치의 제조 방법에 대하여 설명한다.
도 27은 제6 실시예의 반도체 장치의 제조 방법을 나타내는 플로우차트이다.
도 27에 도시한 바와 같이, 제6 실시예에서는 먼저 알루미나 등의 세라믹 기판(12) 위에 금속층으로 이루어지는 그라운드면(10)을 형성하고(단계 S61), 그 그라운드면(10) 위에 LaAlO3막으로 이루어지는 절연막(13)을 10Å 정도의 두께로 형성한다(단계 S62).
다음에, 절연막(13) 위에 텅스텐 등으로 이루어지는 폭 1mm 정도의 배선(14)을 형성한다(단계 S63). 이것을 세라믹 A라 부른다.
다음에, 세라믹 A와는 별체로, 개구(스루홀)가 형성된 세라믹층(11)을 준비하고, 그 세라믹층(11)의 상부, 개구 내벽 및 개구 하부를 접속하는 텅스텐 등으로 이루어지는 폭 1mm 정도의 전원 리드(7)를 형성한다(단계 S64). 이것을 세라믹 B라 부른다.
마지막으로, 상기 세라믹 A와 세라믹 B를 접합시키고, 소결시켜서 일체로 한다(단계 S65). 이 때, 세라믹층(11)에 형성된 개구 하부의 전원 리드(7)와 절연막(13) 위에 형성된 배선(14)의 양단부를 각각 접속한다.
한편, 상기 제1 실시예∼제6 실시예에서는 선로 소자의 설계 기준으로서 특성 임피던스(Zc)를 0.3Ω 이하로 설정하고 있으나, 실제의 선로 소자의 특성 임피던스(Zc)는 요구되는 디커플링 성능, 반도체 장치의 리드나 프린트 기판의 구조 및 재료에 의해 변화하기 때문에, 이들 조건에 따라서 최적의 값으로 설정하면 된다.
또한, 상기 제1 실시예∼제6 실시예에서 예시하고 있는 선로 소자의 절연막의 유전율, 절면막 두께, 선로폭, 선로 길이, 요철의 밀도, 요철의 애스펙트비, 요철의 형상 등도 설계 기준에 따라서 적절히 변경하면 된다.
또한, 상기 제1 실시예∼제6 실시예에서는 실리콘 프로세스를 상정하여 선로 소자의 제조 방법을 기재하고 있으나, 다른 갈륨비소 등의 제조 프로세스에도 적용할 수 있다.
또한, 선로 소자의 절연막에는 비유전율이 실리콘 산화막과 같은 약 4인 에폭시 수지, 비유전율이 약 8인 SiO, 질화 실리콘, TaO2, TiO2, Al2O3, MgO, 비유전율이 약 16인 SrTiO3, ZrO2, 비유전율이 약 24인 LaAlO3, 비유전율이 약 300인 BST(titanium oxide barium strontium), 비유전율이 약 1000인 PZT(lead zirconate titanate) 등을 이용해도 된다.

Claims (24)

  1. 접지 전위가 되는 접지 배선과 전원 전류가 흐르는 전원 배선이 절연막을 사이에 두고 형성된 복수의 선로와,
    상기 선로 사이에 흐르는 상기 전원 전류를 중계하는, 상기 선로의 특성 임피던스에 비하여 충분이 작은 특성 임피던스를 갖는 상기 접지 배선과 전기 전원 배선이 절연막을 사이에 두고 형성된 선로 소자
    를 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 선로 소자는 그 특성 임피던스가 상기 선로의 특성 임피던스에 비하여 충분히 작아지도록 캐패시턴스가 큰 반도체 장치.
  3. 제1항에 있어서, 상기 선로 소자는 디커플링 대상의 주파수 범위에 있어서의 가장 낮은 주파수에 대응하는 파장의 1/4보다도 긴 선로 길이인 반도체 장치.
  4. 제1항에 있어서, 상기 선로 소자의 절연막은 그 선로 소자에 입사되는 전자파가 열소비되는 크기의 유전 손실을 갖는 반도체 장치.
  5. 제1항에 있어서, 상기 선로 소자는 상기 접지 배선과 상기 전원 배선과의 거리가 일정하게 유지되면서 요철상으로 형성된 반도체 장치.
  6. 제5항에 있어서, 상기 선로 소자는 상기 접지 배선, 상기 절연막 및 상기 전원 배선에 오목부 또는 볼록부 중의 적어도 어느 하나를 갖는 반도체 장치.
  7. 제5항에 있어서, 상기 선로 소자는 상기 신호 전송 방향과 직교하는 방향으로 상기 요철상으로 형성된 반도체 장치.
  8. 제5항에 있어서, 상기 선로 소자는 상기 신호 전송 방향으로 상기 요철상으로 형성된 반도체 장치.
  9. 제5항에 있어서, 상기 선로 소자는 신호 전송 방향 및 상기 신호 전송 방향과 직교하는 방향 각각에 전기 요철상으로 형성된 반도체 장치.
  10. 제5항에 있어서, 상기 선로 소자는 상기 요철상으로 형성된 상기 접지 배선, 상기 절연막 및 상기 전원 배선의 표면이 또한 복수의 산형을 갖는 형상으로 형성된 반도체 장치.
  11. 제1항에 있어서, 상기 선로 소자가 반도체칩 상에 형성된 반도체 장치.
  12. 제1항에 있어서, 상기 선로 소자가 상기 전원 전류를 공급하기 위한 전원 리드에 실장된 반도체 장치.
  13. 제12항에 있어서, 상기 선로 소자가 상기 전원 리드에 실장되는 상기 선로보다도 얇게 형성된 반도체 장치.
  14. 제11항 또는 제12항 기재의 반도체 장치와,
    상기 선로 소자 및 상기 반도체 장치가 탑재된 프린트 기판을 갖는 반도체 회로.
  15. 제14항에 있어서, 상기 선로 소자는 상기 전원 배선에 인가되는 직류 전원 전압의 변동이 5% 이하가 되는 특성 임피던스를 갖는 반도체 장치.
  16. 제14항에 있어서, 상기 반도체 장치의 반도체칩 상에 실장된 선로 소자는, 상기 반도체칩 상에서 발생하는 고주파 신호 중, 가장 높은 주파수에서 캐패시턴스 특성을 갖고,
    상기 반도체 장치의 전원 리드에 실장되는 선로 소자는, 상기 반도체칩 상에 실장되는 선로 소자보다도 낮은 주파수 영역에서 캐패시턴스 특성을 갖고,
    상기 프린트 기판 상에 실장되는 선로 소자는, 상기 반도체 장치의 전원 리드에 실장되는 선로 소자보다도 낮은 주파수 영역에서 캐패시턴스 특성을 갖는 반도체 회로.
  17. 접지 전위가 되는 접지 배선과 전원 전류가 흐르는 전원 배선이 절연막을 사이에 두고 형성된 복수의 선로를 구비한 반도체 장치의 제조 방법으로서,
    상기 선로 사이에 흐르는 상기 전원 전류를 중계하는, 상기 선로의 특성 임피던스에 비하여 충분히 작은 특성 임피던스를 구비한, 상기 접지 배선과 상기 전원 배선이 절연막을 사이에 두고 배치되는 선로 소자를 형성하기 위한 소자 형성 단계를 갖는 반도체 장치의 제조 방법.
  18. 제17항에 있어서, 상기 소자 형성 단계는,
    상기 접지 배선을 형성하고,
    상기 접지 배선을 패터닝하여 요철상으로 형성하고,
    상기 접지 배선상에 상기 절연막을 형성하고,
    상기 절연막상에 상기 전원 배선을 형성하는 반도체 장치의 제조 방법.
  19. 제17항에 있어서, 상기 소자 형성 단계는,
    상기 접지 배선을 형성하고,
    상기 접지 배선을 패터닝하여, 신호 전송 방향 및 상기 신호 전송 방향과 직교하는 방향 각각을 요철상으로 형성하고,
    상기 접지 배선상에 상기 절연막을 형성하고,
    상기 절연막상에 상기 전원 배선을 형성하는 반도체 장치의 제조 방법.
  20. 제17항에 있어서, 상기 소자 형성 단계는,
    상기 접지 배선을 형성하고,
    상기 접지 배선을 패터닝하여 요철상으로 형성하고,
    상기 요철상의 표면에 오목부를 더 형성하고,
    상기 접지 배선상에 상기 절연막을 형성하고,
    상기 절연막상에 상기 전원 배선을 형성하는 반도체 장치의 제조 방법.
  21. 제17항에 있어서, 상기 소자 형성 단계는,
    상기 접지 배선을 형성하고,
    상기 접지 배선을 패터닝하여 요철상으로 형성하고,
    상기 요철상의 표면에 볼록부를 더 형성하고,
    상기 접지 배선상에 상기 절연막을 형성하고,
    상기 절연막상에 상기 전원 배선을 형성하는 반도체 장치의 제조 방법.
  22. 제17항에 있어서, 상기 소자 형성 단계는,
    상기 접지 배선을 형성하고,
    상기 접지 배선을 패터닝하여 요철상으로 형성하고, 다시 그 표면에 복수의 산형을 갖는 형상으로 형성하고,
    상기 접지 배선상에 상기 절연막을 형성하고,
    상기 절연막상에 상기 전원 배선을 형성하는 반도체 장치의 제조 방법.
  23. 제17항 내지 제22항 중 어느 한 항에 있어서, 상기 소자 형성 단계는, 상기 접지 배선을 상기 전원 전류를 공급하기 위한 전원 리드끼리를 중계하는 위치에 형성하는 반도체 장치의 제조 방법.
  24. 제17항 내지 제22항 중 어느 한 항에 있어서, 상기 소자 형성 단계는,
    상기 전원 전류를 공급하기 위한 전원 리드상에 절연 기판을 형성하고,
    상기 접지 배선을 전기 세라믹 기판상에 형성하고,
    상기 절연 기판과는 별체로 설치한 절연층에 개구를 형성하고,
    상기 절연층의 상부, 및 그 상부로부터 상기 개구 내벽을 통하여 상기 개구 하부에 이르는 전원 배선을 형성하고,
    상기 절연 기판과 상기 절연층을 접합하여, 상기 개구 하부의 전원 배선과 상기 절연막상에 형성되는 전원 배선을 각각 접속하는 반도체 장치의 제조 방법.
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