WO2003107445A1 - 半導体装置、半導体回路及び半導体装置の製造方法 - Google Patents

半導体装置、半導体回路及び半導体装置の製造方法 Download PDF

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wiring
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power supply
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中野　隆
遠矢　弘和
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日本電気株式会社
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Definitions

  • the present invention relates to a semiconductor device and a semiconductor circuit, and more particularly to a semiconductor device and a semiconductor circuit provided with a decoupling circuit for reducing high-frequency noise leaking through power supply wiring.
  • switching elements part of high-frequency noise generated by switching elements (hereinafter referred to as “switching elements”) in an LSI (Large Scale Integration) propagates through the power supply wiring in the LSI, passes through a package, and is printed. Leaks into the power supply wiring of the board.
  • the high-frequency noise propagating through the St original wiring is superimposed on the signal propagating in the signal wiring by inductive coupling with the signal wiring in the LSI, the package, and the printed circuit board in the first propagation, thereby distorting the signal voltage.
  • the surge impedance of the power supply wiring viewed from the switching element is large, an electromagnetic wave is generated with the generation of high-frequency noise, and the electromagnetic wave is radiated from a signal cable or the like.
  • Japanese Patent Application Laid-Open No. 2001-168282 discloses a technique for increasing the decoupling capacitance between a ground ring and an original ring.
  • Japanese Unexamined Patent Publication No. Hei 6-216909 discloses a technique in which a decoupling capacitor is provided on a lead frame of a semiconductor device. These techniques relate to a decoupling capacitor inserted between a power supply wiring and a ground potential wiring provided on the same plane, and the i source wiring and the ground potential wiring are formed in different layers. The configuration is completely different from the decoupling circuit of the present invention described later.
  • the capacitor has a capacitance component and an inductance component, and exhibits a capacitance characteristic at a frequency lower than the series resonance frequency of the capacitance and the inductance, and exhibits an inductance characteristic at a frequency higher than the series resonance frequency. Therefore, when a capacitor is used as a decoupling circuit, as the frequency increases, the impedance increases and the decoupling performance deteriorates.
  • An object of the present invention is to provide a semiconductor device and a semiconductor having a decoupling circuit capable of maintaining a low impedance up to a frequency of several hundred MHz or more, preferably several tens of GHz or more, which is the operating frequency of digital circuits in recent years. It is to provide a circuit. Disclosure of the invention
  • a line element in which a ground wiring and an original wiring are formed on a power supply wiring on a semiconductor chip, a lead or a printed board with an insulating film interposed therebetween.
  • FIG. 1 is a circuit diagram showing a configuration of a best mode of a semiconductor device of the present invention.
  • FIG. 2 is a circuit diagram showing an equivalent circuit of the line element shown in FIG.
  • FIG. 3 is a circuit diagram in which the equivalent circuit of the line element shown in FIG. 2 is replaced with a parallel admittance Yc.
  • FIG. 4 is a graph showing the relationship between the characteristic impedance of the line element and the element S 21 of the scattering matrix [S].
  • FIG. 5 is a cross-sectional view showing a typical configuration of a wiring formed in a semiconductor device
  • FIG. 6 is a side cross-sectional view showing a configuration of a first embodiment of a semiconductor device of the present invention.
  • FIG. 7 is a flowchart showing a method for manufacturing the semiconductor device of the first embodiment.
  • FIG. 8 is a side sectional view showing the configuration of the second embodiment of the semiconductor device of the present invention. Is a flowchart showing a first method of manufacturing the semiconductor device of the second embodiment.
  • FIG. 10 is a flowchart showing a second method of manufacturing the semiconductor device of the second embodiment.
  • FIG. 11 is a perspective view of polysilicon and an insulating film, showing a configuration of a third embodiment of the semiconductor device of the present invention.
  • FIG. 12 is a perspective view of a wiring showing a configuration of a semiconductor device according to a third embodiment of the present invention.
  • FIG. 13 is a cross-sectional view of the semiconductor device shown in FIG. FIG.
  • FIG. 14 is a cross-sectional view of the semiconductor device shown in FIG.
  • FIG. 15 is a flow chart showing a method of manufacturing the semiconductor device of the third embodiment.
  • FIG. 16 is a diagram showing the structure of a fourth embodiment of the semiconductor device of the present invention. It is a perspective view of the rim membrane,
  • FIG. 17 is a perspective view of a wiring showing a configuration of a semiconductor device according to a fourth embodiment of the present invention.
  • FIG. 18 is a cross-sectional view of the semiconductor device shown in FIG. FIG.
  • FIG. 19 is a sectional view of the semiconductor device shown in FIG. 16 taken along line Y_Y,
  • FIG. 20 is a flowchart showing a method for manufacturing the semiconductor device of the fourth embodiment.
  • FIG. 21 is a plan view showing one configuration example of the package of the semiconductor device.
  • FIG. 22 is an enlarged view of a principal part showing the configuration of a fifth embodiment of the semiconductor device of the present invention.
  • FIG. 23 is a sectional view of the semiconductor device shown in FIG. And
  • FIG. 24 is a flow chart showing a method of manufacturing the semiconductor device of the fifth embodiment
  • FIG. 25 is an enlarged view of a main part showing the configuration of the sixth embodiment of the semiconductor device of the present invention.
  • FIG. 26 is a cross-sectional view of the semiconductor device shown in FIG.
  • FIG. 27 is a flowchart showing a method for manufacturing a semiconductor device of the sixth embodiment.
  • FIG. 1 is a circuit diagram showing the configuration of the best mode of the semiconductor device of the present invention
  • FIG. 2 is a circuit diagram showing an equivalent circuit of the line element shown in FIG.
  • the semiconductor device of the present invention comprises a DC power supply 18 and a switching element.
  • CMOS Complementary Metal Oxide Semiconductor
  • FIG. 1 shows a state in which the original wiring and the ground potential wiring are directly connected by the line element 17, the actual line element 17 is connected to the power supply wiring and the ground potential wiring by the capacitance. Only high-frequency current flows between them, not DC current or signal current of relatively low frequency.
  • the characteristic impedance Zc of the line element 17 is determined by the impedance component Zz inserted in series between the DC power supply 18 and the switching element 19 and the DC power supply 18 It can be expressed using impedance components Zy inserted in parallel. Note that the surge impedance Zs of the switching element 19 is unknown.
  • the characteristic impedance Z 0 of the original wiring depends on the inductance L existing in series between the DC power supply 18 and the switching element 19, and its value is about several tens to several hundreds ⁇ in a frequency region to be decoupled. .
  • FIG. 3 is a circuit diagram in which the equivalent circuit of the line element shown in FIG. 2 is replaced with a parallel admittance Yc.
  • FIG. 3 is a simplified diagram of the circuit configuration by ignoring the impedance Z Z connected in series between the DC power supply 18 and the switching element 19 shown in Figure 2.
  • the transmission characteristics of the circuit shown in Fig. 3 are represented by the scattering matrix [S] shown in the following equation (1).
  • Yc + 2 2 -Y c 1 3 ⁇ 42 Yc + 2 2 -Y c 1 3 ⁇ 42 .
  • Yc ' YcZY0
  • YO lZZO
  • a Yc l / Z c.
  • a line element is formed on a semiconductor chip, a lead, or a kasumihara wiring on a printed circuit board, and a characteristic impedance of the line element in a high frequency region is set to an optimum value by increasing a capacitance per unit length. By doing so, the decoupling performance is given to the grape wiring including the line element.
  • the line element is composed of, for example, a substrate (conductor such as polysilicon or metal) having a ground potential and a power supply. It is formed by arranging a wiring through which a current flows in a different layer with an insulating film interposed therebetween.
  • a method for increasing the capacitance per unit length of such a line element is as follows.
  • the effective line length of the line element 17 is set to be longer than 1/4 a // f, which is the wavelength of the lowest frequency (hereinafter, referred to as the lowest decoupling frequency) in the frequency range to be decoupled.
  • the characteristic I 1 raw impedance of the line element 17 can be represented by ⁇ (L / C) regardless of the frequency in the frequency range to be decoupled.
  • ⁇ is the wavelength of the lowest frequency
  • ⁇ is the relative permittivity of the insulating film
  • L is the inductance per unit length of the line element 17
  • C is the capacitance per unit length of the line element 17.
  • the line element 17 is formed in an uneven shape while maintaining a constant distance between the ground wiring and the temporary wiring, or by forming an uneven portion on the surface of the line element, thereby arranging the line layout area.
  • the wiring width and wiring length are increased without increasing the wiring width.
  • the line element is mounted on a semiconductor chip.
  • the line element has a capacitance characteristic even at the highest frequency among the high-frequency signals generated by the switching element on the semiconductor chip.
  • the line element is mounted on the lead of the semiconductor device.
  • the line element has a capacitance characteristic in a frequency range slightly lower than the line element mounted on the semiconductor chip.
  • the line element is arranged on a printed circuit board.
  • the line element has a slightly lower frequency range characteristic than the line element mounted on the lead of the semiconductor device.
  • the semiconductor circuit according to the present invention includes a plurality of line elements having different effective bands in order to realize a wider frequency band required for decoupling performance and a higher density of the semiconductor device. Or, it is distributed and mounted at multiple locations such as a printed circuit board. At this time, it is preferable to set the characteristic impedance of each line element so that the fluctuation of the DC power supply is 5% or less.
  • the insulating film In order to prevent the incident wave to the line element from leaking out, the insulating film must have some loss.
  • the dielectric loss of the insulating film is preferably large enough to consume electromagnetic waves incident on the line element.
  • a decoupling circuit having better decoupling performance up to a high frequency region than before can be obtained.
  • Generation of high-frequency noise propagating to the DC power supply is suppressed, electromagnetic interference is reduced, and signal waveform distortion due to high-frequency noise generated in the switching element is reduced.
  • FIG. 4 is a rough graph showing the relationship between the characteristic impedance of the line element and the value of the element S 21 of the scattering matrix [S].
  • FIG. 4 shows an example in which the characteristic impedance Z 0 of the power supply wiring is 50 ⁇ and 200 ⁇ , respectively.
  • the value of the characteristic impedance Z O of the power supply wiring varies depending on whether it is formed on a printed circuit board or a chip of a semiconductor device, but is set to about 50 ⁇ to about 200 ⁇ .
  • the value of S21 is required to be 140 dB or less as a decoupling performance.
  • the characteristic impedance Z 0 50 ⁇ of the power supply wiring under severe conditions
  • the characteristic impedance Z c of the line element must be changed in order for S 21 to be ⁇ 40 dB or less. Must be less than 0.3 ⁇ .
  • FIG. 5 is a cross-sectional view showing a typical configuration of a wiring formed in a semiconductor device.
  • the line formed in the semiconductor device is insulated on the ground substrate 20.
  • An edge film (oxidized g) 21 is formed, and a wiring 22 is formed on the insulating film 21.
  • the wiring 22 is made of, for example, aluminum and has a wiring length of about 1 mm and a width of about 50 m.
  • the insulating film 2 1 is, for example, specific dielectric constant is formed to a thickness of about 5 0 0 OA using about 4 S i 0 2.
  • the ground substrate 20 is formed of, for example, polysilicon doped with a high concentration of impurities and having a low resistance.
  • the characteristic impedance Zc of the line formed by the ground substrate 20, the insulating film 21 and the wiring 22 is about 50 ⁇ .
  • the characteristic impedance Zc of the line element is reduced to about 1 Z170 with respect to the configuration example shown in FIG. 5, and the unit length per unit length is reduced. Needs to be increased about 30,000 times.
  • FIG. 6 is a side sectional view showing the configuration of the first embodiment of the semiconductor device of the present invention.
  • the semiconductor device of the first embodiment has a silicon substrate 1, a silicon oxide film 2 provided on the silicon substrate 1, and a high impurity content provided on the silicon oxide film 2.
  • the transmission direction of the signal transmitted through the wiring 5 is perpendicular to the paper.
  • an insulating film 4, thickness 1 0 A about the relative dielectric constant is formed in L a A 1 0 3 film of about 2 4, polysilicon 3, the insulating film 4 and the wiring
  • step 5 the wiring width can be increased by about 10 times without changing the line layout area of the general configuration example shown in Fig. 5, and the capacitance per unit length can be reduced. It has been increased by about 3000 times.
  • the thickness of the insulating film 4 is kept constant by keeping the distance between the polysilicon 3 and the wiring 5 constant.
  • FIG. 7 is a flowchart showing a method for manufacturing the semiconductor device of the first embodiment.
  • a silicon oxide film 2 is formed on a silicon substrate 1 (step S 1), and polysilicon 3 is formed on a silicon oxide film 2. Is implanted to reduce the resistance of the polysilicon 3 to about the same level as that of a metal (step S 2).
  • step S 3 the polysilicon 3 is patterned using a well-known photolithography technique to form irregularities.
  • an insulating film 4 made of L a A 1 0 3 film on the polysilicon 3 was formed with a thickness of about 1 OA (Step S 4), finally, the wire 5 made of aluminum on the insulating film 4 Form (step S5).
  • FIG. 8 is a side sectional view showing a configuration of a second embodiment of the semiconductor device of the present invention.
  • the semiconductor device of the second embodiment has a silicon substrate 1, a silicon oxide film 2 provided on the silicon substrate 1, and an impurity, similarly to the semiconductor device of the first embodiment.
  • an insulating film 4 about 1 0 A is S ⁇
  • the dielectric constant is formed by S r T I_ ⁇ 3 film of about 1 6, polysilicon 3, the insulating film 4 and
  • FIG. 9 is a flowchart showing a first method of manufacturing the semiconductor device of the second embodiment.
  • a silicon oxide film 2 is formed on a silicon substrate 1 (step S11), and a polysilicon 3 is formed on the silicon oxide film 2, Impurities such as phosphorus are implanted to lower the resistance of the polysilicon 3 to about the same level as the metal (step S12).
  • the polysilicon 3 is patterned using known photolithography technology, It is formed in an uneven shape (step S13). Subsequently, a recess is further formed on the surface of the polysilicon 3 by a method such as spraying a wet etching solution (step S14). Next, an insulating film 4 made of a SrTi 3 film is formed on the polysilicon 3 (step S 1).
  • FIG. 10 is a flowchart showing a second method of manufacturing the semiconductor device of the second embodiment.
  • a silicon oxide film 2 is formed on a silicon substrate 1 (step S21), and a polysilicon 3 is formed on the silicon oxide film 2, Impurities such as phosphorus are implanted to reduce the resistance of the polysilicon 3 to about the same level as metal (step S22).
  • the polysilicon 3 is patterned by using a well-known photolithography technique to form irregularities (step S23). Subsequently, silicon is partially grown on the polysilicon 3 while introducing silane (Si 4) in a vapor phase growth furnace to form a projection (step S24).
  • step S2 a wiring 5 made of aluminum is formed on the insulating film 4 (step S2).
  • the line length is L / 4 / ⁇ or more.
  • the length of the line elements of the first embodiment, the 1. 5 mm or more since the insulating film 4 on the dielectric constant is used L a a 10 3 to about 2 4.
  • the length of the line element is a 1. 88m m or more since the insulating film 4 on the dielectric constant is used S r T I_ ⁇ 3 to about 16.
  • FIG. 11 is a perspective view of a polysilicon and an insulating film showing the configuration of a third embodiment of the semiconductor device of the present invention.
  • FIG. 12 is a perspective view showing the configuration of a third embodiment of the semiconductor device of the present invention. It is a perspective view of wiring.
  • FIG. 13 is a cross-sectional view taken along the line X--X 'of the semiconductor device shown in FIG.
  • FIG. 14 is a cross-sectional view of the semiconductor device shown in FIG. 11 taken along the line YY ′.
  • FIGS. 11 to 14 are diagrams in which the silicon substrate 1 and the silicon oxide film 2 are omitted in each of the components constituting the line element.
  • the line element of the third embodiment has a structure in which the polysilicon 3, the insulating film 4, and the wiring 5 are uneven in the direction (X-X ′) orthogonal to the signal transmission direction.
  • the wiring width and length can be increased without increasing the line layout area, and the capacitance per unit length can be reduced by increasing the unevenness in the signal transmission direction ( ⁇ -Y ').
  • the configuration is such that the range of the effective frequency of decoupling of the line element is increased by increasing it.
  • FIG. 15 is a flowchart showing a method for manufacturing the semiconductor device of the third embodiment.
  • a silicon oxide film 2 is formed on a silicon substrate 1 (step S31), and polysilicon 3 is formed on the silicon oxide film 2, Impurities such as phosphorus are implanted to reduce the resistance of the polysilicon 3 to about the same level as that of metal (step S32).
  • the polysilicon 3 is patterned using a well-known photolithography technique so as to be uneven in the signal transmission direction and the direction orthogonal to the signal transmission direction (step S33).
  • Step S 3 4 form the form insulating S trillions 4 consisting of L a A 1_Rei 3 film on the polysilicon 3 in a thickness of about 1 0 A
  • step S35 aluminum on the insulating film 4 A wiring 5 is formed (step S35).
  • the shape of the insulating film 4 and the shape of the wire 5 also become uneven in the signal transmission direction and the direction orthogonal to the signal transmission direction, similarly to the polysilicon 3.
  • the wiring width and the wiring length can be increased to about 10 times that of the first and second embodiments without increasing the line area of the line, the lowest frequency at which the decoupling performance is effective is obtained.
  • FIGS. 16 to 19 are views showing the configuration of a fourth embodiment of the semiconductor device of the present invention.
  • FIG. 16 shows the structure of a fourth embodiment of the semiconductor device of the present invention.
  • FIG. 17 is a perspective view of a film
  • FIG. 17 is a perspective view of a wiring showing a configuration of a fourth embodiment of the semiconductor device of the present invention.
  • FIG. 18 is a sectional view taken along the line XX ′ of the semiconductor device shown in FIG. 16, and
  • FIG. 19 is a sectional view taken along the line YY ′ of the semiconductor device shown in FIG. is there.
  • FIGS. 16 to 19 are diagrams in which the silicon substrate 1 and the silicon oxide film 2 are omitted from the respective components constituting the line element.
  • the line element of the fourth embodiment has a structure in which the polysilicon 3, insulating film 4, and wiring 5 are uneven in the direction (X--X,) perpendicular to the signal transmission direction.
  • the side surfaces are processed into a shape having a plurality of chevron shapes.
  • the wiring width is increased without increasing the line area of the line, the capacitance per unit length is increased, and the range of the decoupling effective frequency of the line element is widened. .
  • FIG. 20 is a flowchart showing a method for manufacturing the semiconductor device of the fourth embodiment.
  • a silicon oxide film 2 is formed on a silicon substrate 1 (step S41), and a polysilicon 3 is formed on the silicon oxide film 2, By implanting impurities such as phosphorus, the polysilicon 3 is made to have a resistance as low as that of metal (step S42).
  • the polysilicon 3 is patterned by using a well-known photolithography technique so as to be uneven in a direction orthogonal to the signal transmission direction, and to be formed into a shape having a plurality of peaks on its surface (Step S). 4 3).
  • Step S 4 4 On the polysilicon 3 are formed by L a A 1 0 3 thick insulating film 4 made of a film of 1 0 A about (Step S 4 4), finally the wire 5 made of aluminum on the insulating film 4 Form (step S45).
  • the shapes of the insulating film 4 and the wiring 5 also become uneven in the direction orthogonal to the signal transmission direction, as in the case of the polysilicon 3, and have a shape having a plurality of peaks on the side surfaces.
  • the wiring width can be increased to about 10 times that of the first and second embodiments without increasing the line area of the line, the lowest frequency at which the decoupling performance is effective is obtained.
  • the line elements shown in the first to fourth embodiments are designed so that the signal transmission directions are different by 90 degrees (that is, the horizontal direction with respect to the plane of the paper or the XX 'direction). Even with this configuration, the width or the wiring length can be increased without increasing the layout area of the line, so that the same effect as described above can be obtained.
  • the line elements described in the first to fourth embodiments may be replaced with a printed circuit board or a package. It is also possible to implement in the lead of. However, when the line element is arranged near the switching element, the decoupling performance is less likely to deteriorate.
  • the line element is required to have a lead on a chip of the semiconductor device or a printed circuit board according to its size. It is desirable to mount it in multiple places.
  • the semiconductor device of the fifth embodiment has a configuration in which the line elements exemplified in the first to fourth embodiments are mounted on a lead of the semiconductor device.
  • FIG. 21 is a plan view showing one configuration example of the package of the semiconductor device.
  • the semiconductor device has a configuration in which a semiconductor chip 32 on which a circuit is formed is fixed on a die pad portion 31 by a mounting agent.
  • An internal pad (not shown) is formed on the surface of the semiconductor chip 32, and the internal pad is connected to a plurality of leads 33 disposed around the die pad portion 31 using bonding wires. .
  • the die pad portion 31, the semiconductor chip 32, the bonding wire, and a part of the lead 33 are respectively sealed by the resin mold layer 34.
  • leads for power supply wiring (hereinafter referred to as @? Original leads) 33-1 are provided in the first to fourth embodiments. Implement the line element described in.
  • FIG. 22 is an enlarged view of a main part showing the configuration of a fifth embodiment of the semiconductor device of the present invention.
  • FIG. 22 is an enlarged view of the power supply lead 7 and the other leads 8 of the semiconductor device, respectively, showing a state where the line element 6 is mounted on the power supply and the lead 7.
  • Line device 6, the first embodiment to the polysilicon 3 as shown in the fourth embodiment, the insulating film (e.g., L a A 1 O 3) is a structure having a 4 and wiring 5.
  • FIG. 23 is a cross-sectional view taken along the line YY ′ of the semiconductor device shown in FIG.
  • a line element 6 is formed on a metal ground (ground potential) surface 10 fixed to a package of the semiconductor device.
  • This is a configuration in which an epoxy resin layer 9 is formed on the daland surface 10 so as to sandwich 6.
  • the mt original lead 7 is formed on the epoxy resin layer 9 respectively, and the line element 6 and the end of the power supply lead 7 on the epoxy resin layer 9 are connected by end lines 6a and 6b, respectively.
  • the line element 6 of the present embodiment is formed thinner than the epoxy resin layer 9. As a result, the insulating film 4 of the line element 6 becomes thinner, so that the capacitance of the line element 6 can be increased.
  • FIG. 23 shows a state where the lead 8 is omitted.
  • FIG. 24 is a flowchart showing a method for manufacturing a semiconductor device according to the fifth embodiment.
  • an epoxy resin layer 9 having a thickness of about 1 mm and a relative dielectric constant of 4 is formed on a metal ground plane 10 (step S51). .
  • a metal lead 8 (not shown) and a metal lead 7 each having a width of l mm and a length of about 2 Omm (only the length of the upper layer) are formed on the epoxy resin layer 9 (step S). 5 2).
  • a line element 6 thinner than the epoxy resin layer 9 is formed at a portion sandwiched between the epoxy resin layers 9 according to the method described in the first to fourth embodiments (step S53). ).
  • the end of the line element 6 is connected to a power supply lead 7 formed on the epoxy resin layer 9 by soldering or the like.
  • the polysilicon (ground potential wiring: not shown) of the line element 6 is connected to the ground plane 10.
  • the length when the lowest decoupling frequency of the line element 6 is set to 1 GHz, when the line element 6 is formed as in the first embodiment, the length is about 15 mm, and when formed as in the third embodiment, the length is about 1.5 mm. Also, when the decoupling minimum frequency is set to 100 MHz, when the line element 6 is formed as in the first embodiment, the length is about 150 mm, and as in the third embodiment. When formed, its length is about 15 mm.
  • the length of the lead 7 of the semiconductor device is set to 20 mm, and the line element mountable on the lead is Assuming that the length of the element 6 is 15 mm, a decoupling effect can be expected at about 1 GHz or more in the line element 6 shown in the first embodiment, and the line element 6 shown in the third embodiment A decoupling effect can be expected at 10 O MHz or more.
  • ground plane 10 is fixed to the package of the semiconductor device.
  • the polysilicon of the line element is connected to the ground potential wiring on the printed circuit board. May be.
  • the semiconductor device of the sixth embodiment has a configuration in which the line elements exemplified in the first to fourth embodiments are mounted on a lead of the semiconductor device.
  • FIG. 25 is an enlarged view of a main part showing the configuration of the sixth embodiment of the semiconductor device of the present invention.
  • FIG. 25 is an enlarged view of the power supply lead 7 and the other leads 8 of the semiconductor device, respectively, showing a state in which the line element 6 is mounted on the power supply lead 7.
  • FIG. 26 is a sectional view taken along the line Y--Y of the semiconductor device shown in FIG.
  • a metal ground (ground potential) surface 10 is formed on a ceramic substrate (insulating substrate) 12 fixed to a package of the semiconductor device, for example.
  • the line element 41 is formed by forming the wiring 14 on the ground plane 10 via the high dielectric constant insulating film 13.
  • a ceramic layer (insulating layer) 11 is formed on the line element 41, and a power supply lead 7 and a line element 41 formed on the ceramic layer 11 through an opening provided in the ceramic layer 11. Is connected.
  • a ceramic layer 11 made of alumina having a thickness of about l mm and a relative dielectric constant of 8 is formed on a metal ground plane 10, and a width l mm and a length 2 are formed on the ceramic layer 11.
  • a metal lead 8 (not shown) of about 0 mm and two power leads 7 are formed.
  • the width of the line element is set to 50 ⁇ m, but in the present embodiment, the width of the line element is set to about 1 mm in accordance with the width of the power supply lead 7.
  • High dielectric constant insulating film 1-3 is formed to a thickness of about 1 0 A with L a A 1 0 3 film such relative permittivity 2 4.
  • the line element 41 is not formed in an uneven shape. However, since the line width is about 20 times as large as that of the first and second embodiments, it is shown in FIG. To general wiring On the other hand, the capacitance per unit length is about 60,000 times, clearing the set standards.
  • the length of the line element becomes 15 mm or more. Both ends of the wiring 14 of the line element 41 are connected to the original lead 7, and the ground plane 10 is shared by the ground potential wiring of the line element 41. .
  • FIG. 27 is a flowchart showing a method for manufacturing a semiconductor device of the sixth embodiment.
  • a ground plane 10 made of a metal layer is formed on a ceramic substrate 12 of alumina or the like (step S61), and the ground plane 10 is formed on the ground plane 10.
  • L a a 1_Rei 3 to form the insulating film 1 3 made of film with a thickness of about 1 0 a (step S 6 2).
  • a wiring 14 having a width of about l mm made of tungsten or the like is formed on the insulating film 13 (step S63). This is called Ceramic A.
  • a ceramic layer 11 having an opening (through-hole) formed separately from the ceramic A is prepared, and is made of a tungsten or the like that connects the upper part of the ceramic layer 11, the inner wall of the opening, and the lower part of the opening.
  • the power supply lead 7 having a width of about l mm is formed (Step S64). This is called Ceramic B.
  • step S65 the ceramic A and the ceramic B are bonded together and sintered to be integrated.
  • the original lead 7 below the opening provided in the ceramic layer 11 is connected to both ends of the wiring 14 formed on the insulating film 13.
  • the characteristic impedance Zc is set to 0.3 ⁇ or less as a design criterion for the line element, but the characteristic 1 ”raw impedance Zc of the actual line element is set. Since the value varies depending on the required decoupling performance, the structure and material of the lead printed circuit board of the semiconductor device, an optimum value should be set according to those conditions.
  • the dielectric constant, insulation film thickness, line width, line length, unevenness density, unevenness aspect ratio, unevenness shape, etc. of the insulating film of the line element illustrated in the first to sixth embodiments are also described. It may be changed appropriately according to the design standards.
  • the method of manufacturing a line element is described assuming a silicon process.
  • the present invention can be applied to other manufacturing processes of gallium arsenide and the like.
  • the insulating film of the line elements the ratio equal to about 4 epoxy resins dielectric constant and the silicon oxide film, a relative dielectric constant of S i 0 to about 8, ⁇ I ⁇ silicon, Ta_ ⁇ 2, T I_ ⁇ 2 , AL 2 ⁇ 3, MgO, relative dielectric constant of about 16 S r T i 0 3, Z r 0 2, the relative dielectric constant of about 24 L a a 10 3, a relative dielectric constant of about 300 BST (titanium Oxide barium strontium) or PZT (lead zirconate titanate) having a relative dielectric constant of about 1000 may be used.

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Abstract

　半導体チップ、リード、あるいはプリント基板上の電源配線に、絶縁膜を間に挟んで接地配線及び電源配線が形成された線路素子を実装し、該線路素子の高周波領域における特性インピーダンスを、単位長あたりのキャパシタンスを増大させて最適な値に設定することで、線路素子を含む電源配線にデカップリング性能を持たせる。

Description

半導体装置、 半導体回路及び半導体装置の製造方法
技術分野
本発明は、 半導体装置及び半導体回路に関し、 特に電源配線を通して漏洩する高周 波ノィズを低減するためのデカップリング回路を備えた半導体装置及び半導体回路に 関する。 背景技術
デジタル回路では半導体素子のスイッチング動作に伴って発生する高周波ノイズが 電磁干渉の原因となる。 この高周波ノイズは、 主にクロックの周波数を基本波とする 高次の高調波を含んでいる。 例えば、 L S I (Large Scale Integration) 内のスイツ チング動作する素子 （以下、 スイッチング素子と称す） で発生した高周波ノイズの一 部は L S I内の電源配線を伝搬し、 パッケージを経て L S Iが搭載されたプリント基 板の電源配線等に漏洩する。
St原配線を伝搬する高周波ノイズは、 その伝 «1程で、 L S I内、 パッケージ及び プリント基板上の信号配線等と誘導結合することで信号配線を伝搬する信号に重畳し、 信号電圧を歪ませる。 また、 スイッチング素子から見た電源配線のサージインピーダ ンスが大きい場合は、 高周波ノイズの発生に伴って電磁波が発生し、 該電磁波が信号 ケーブルや から放射される。
このような問題を低減するためには、 発生する高周波ノイズの周波数に対応したデ カツプリング回路を、 最も効果的な場所に配置することが有効である。
従来のデカツプリング回路は、 例えば、 特開平 1 0— 2 7 0 6 4 3号公報に記載さ れているように、回路を構成するトランジスタ、抵抗、コンデンサ等の素子の寸法が、 回路の動作周波数に対応する信号波長に対して十分に短いため、 集中定数であるコン デンサを 原配線と接地電位配線間に挿入していた。
また、 従来のデカップリング回路として、 特開 2 0 0 1— 1 6 8 2 2 3号公報には 接地リングと 原リング間のデカップリング容量を増大させる技術が記載され、 特開 平 6— 2 1 6 3 0 9号公報にはデカップリングコンデンサを半導体装置のリードフレ ーム上に設ける技術が記載されている。 なお、 これらの技術は、 同一平面上に設けら れた電源配線と接地電位配線間に挿入されるデカップリングコンデンサに関するもの であり、 i原配線と接地電位配線とが異なる層に形成される、 後述する本願発明のデ カップリング回路とは構成が全く異なっている。
デカツプリング回路としてコンデンサを用いる構成では、 高周波領域のノイズに対 して、 接続端子に直列に存在するインダクタンス成分を考慮する必要がある。 すなわ ち、 コンデンサは、 キャパシタンス成分とィンダクタンス成分とを備え、 キャパシタ ンスとインダクタンスの直列共振周波数よりも低い周波数ではキャパシタンス特性を 示し、 直列共振周波数以上ではインダクタンス特性を示す。 したがって、 コンデンサ をデカップリング回路として使用すると、 周波数が高くなるほどィンピーダンスが増 加してデカップリング性能が劣ィ匕してしまう。
この対策として、 L S I内、 パッケージ近傍、 あるいはプリント基板内に、 多数の コンデンサを分散して配置する方法がある。 し力 しながら、 このような方法でもコン デンサと電源配,線とを接続する端子や線路のィンダクタンスを無視できず、 コンデン サを数百 MH z以上の周波数でデカップリング回路として作用させることが困難であ つた。
近年のデジタル回路は、 動作周波数が数 GH z程度にまで高速ィ匕されているため、 デカップリング回路は、 数百 MH z以上、 望ましくは数十 GH z以上の周波数まで低 ィンピーダンスを維持できることが、 電磁干渉の抑制や信号品質の向上のために重要 である。 そのため、 従来のコンデンサとは異なる、 高周波領域で低インピーダンスを 維持できる回路素子または素子構造の開発が必要である。
本発明の目的は、 近年のデジタル回路の動作周波数である、 数百 MH z以上、 望ま しくは数十 GH z以上の周波数まで低ィンピーダンスを維持できるデカップリング回 路を備えた半導体装置及び半導体回路を提供することにある。 発明の開示
上記目的を達成するため本発明では、 半導体チップ、 リード、 あるいはプリント基 板上の電源配線に、 接地配線と 原配線とが絶縁膜を間に挟んで形成された線路素子 を実装し、 該線路素子の高周波領域における特性インピーダンスを、 単位長あたりの キャパシタンスを増大させて最適な値に設定することで、 線路素子を含む電源配線に デカップリング性能を持たせる。 このような構成では、 従来よりも高周波領域まで良 好なデカップリング性能を有するデカップリング回路が得られるため、 スイッチング 素子から暫原配線を介して直流電源へ伝搬する高周波ノィズの発生が抑制され、 電磁 干渉が低減すると共にスィツチング素子で発生した高周波ノイズに起因する信号波形 の歪みが低減される。 図面の簡単な説明
第 1図は、 本発明の半導体装置の最良の形態の構成を示す回路図であり、 第 2図は、 第 1図に示した線路素子の等価回路を示す回路図であり、
第 3図は、 第 2図に示した線路素子の等価回路を並列ァドミッタンス Y cに置き換 えた回路図であり、
第 4図は、 線路素子の特性ィンピーダンスと散乱行列 [ S ] の要素 S 2 1のィ直との 関係を示すグラフであり、
第 5図は、 半導体装置に形成される配線の典型的な構成を示す断面図であり、 第 6図は、 本発明の半導体装置の第 1実施例の構成を示す側断面図であり、 第 7図は、 第 1実施例の半導体装置の製造方法を示すフローチヤ一トであり、 第 8図は、 本発明の半導体装置の第 2実施例の構成を示す側断面図であり、 第 9図は、第 2実施例の半導体装置の第 1の製造方法を示すフローチヤ一トであり、 第 1 0図は、 第 2実施例の半導体装置の第 2の製造方法を示すフローチャートであ り、
第 1 1図は、 本発明の半導体装置の第 3実施例の構成を示す、 ポリシリコン及び絶 縁膜の斜視図であり、
第 1 2図は、本発明の半導体装置の第 3実施例の構成を示す、配線の斜視図であり、 第 1 3図は、 第 1 1図に示した半導体装置の X— X ' 線断面図であり、
第 1 4図は、 第 1 1図に示した半導体装置の Y— Y ' 線断面図であり、
第 1 5図は第 3実施例の半導体装置の製造方法を示すフローチヤ一トであり、 第 1 6図は、 本発明の半導体装置の第 4実施例の構成を示す、 ポリシリコン及び絶 縁膜の斜視図であり、
第 1 7図は、本発明の半導体装置の第 4実施例の構成を示す、配線の斜視図であり、 第 1 8図は、 第 1 6図に示した半導体装置の X— X ' 線断面図であり、
第 1 9図は、 第 1 6図に示した半導体装置の Y_Y， 線断面図であり、
第 2 0図は、 第 4実施例の半導体装置の製造方法を示すフローチャートであり、 第 2 1図は、 半導体装置のパッケージの一構成例を示す平面図であり、
第 2 2図は、 本発明の半導体装置の第 5実施例の構成を示す要部拡大図であり、 第 2 3図は、 第 2 2図に示した半導体装置の Υ— Υ， 線断面図であり、
第 2 4図は、 第 5実施例の半導体装置の製造方法を示すフ口一チヤ一トであり、 第 2 5図は、 本発明の半導体装置の第 6実施例の構成を示す要部拡大図であり、 第 2 6図は、 第 2 5図に示した半導体装置の Y— Y ' 線断面図であり、
第 2 7図は、 第 6実施例の半導体装置の製造方法を示すフローチャートである。 発明を実施するための最良の形態
次に本発明にっレ、て図面を参照しながら説明する。
第 1図は本発明の半導体装置の最良の形態の構成を示す回路図であり、 第 2図は第 1図に示した,線路素子の等価回路を示す回路図である。
第 1図に示すように、 本発明の半導体装置は、 直流電源 1 8からスイッチング素子
(例えば CMO S (Complementary Metal Oxide Semiconductor) インバータ) 1 9に 電源電流を供給するための霱原配線と接地電位配線間に、 キャパシタンス特性を有す る線路素子 1 7が挿入された構成である。 線路素子 1 7は、 スイッチング素子 1 9で 発生した高周波電流をそのごく近傍で流すように、 スィツチング素子 1 9に対して可 能な限り近い位置に配置される。 なお、 図 1では 原配線と接地電位配線とが線路素 子 1 7で直接接続される様子を示しているが、 実際の線路素子 1 7は、 そのキャパシ タンスによつて電源配線と接地電位配線間に高周波電流のみを流すものであり、 直流 電流や比較的低レ、周波数の信号電流を流すものではな!/、。
第 2図に示すように、 線路素子 1 7の特性ィンピーダンス Z cは、 直流電源 1 8と スィツチング素子 1 9間に直列に揷入されるインピーダンス成分 Z zと、 直流電源 1 8に対して並列に挿入されるインピーダンス成分 Z yとを用いて表すことができる。 なお、 スイッチング素子 19のサージインピーダンス Z sは未知とする。 また、 原 配線の特性ィンピーダンス Z 0は、 直流電源 18とスィツチング素子 19間に直列に 存在するインダクタンス Lに依存し、 その値はデカツプリング対象となる周波数領域 において数十から数百 Ω程度とする。
第 3図は第 2図に示した線路素子の等価回路を並列ァドミッタンス Ycに置き換え た回路図である。 なお、 第 3図は、 第 2図に示した直流電源 18とスイッチング素子 19間に直列に接続されるインピーダンス Z Zを無視することで回路構成を簡略化し た図である。
第 3図に示す回路の伝送特性は、 下記式 (1) で示す散乱行列 [S] で表される。
1 -Yc 2 S12
[S] = (1)
Yc+2 2 -Yc 1 ¾2. 但し、 Yc' =YcZY0、 YO=lZZO、 Yc = l/Z cである。
第 3図の信号入力端 （図の左側 =スイッチング素子側） 力ら見た回路の反射係数 Γ 及び透過係数 Tは、 上記散乱行列 [S] の要素 S 11、 S 21で表すことが可能であ り、
(2)
YC +2 2(ZC/Z0) + 1
Figure imgf000006_0001
となる。 ここで、 （電源配線のインピーダンス z o) >> (線路素子のインピーダン ス Z c) ならば、 反射係数 Γ =— 1、 透過係数 Τ=0となり、 スイッチング素子 19 で発生した高周波電流が 原配線を伝搬して直流電源 18に流れ込むことはなレ、。 本発明では、 半導体チップ、 リード、 あるいはプリント基板上の霞原配線に線路素 子を形成し、 該線路素子の高周波領域における特性インピーダンスを、 単位長あたり のキャパシタンスを増大させて最適な値に設定することで、 線路素子を含む葡原配線 にデカツプリング性能を持たせる。
線路素子は、 例えば、 接地電位となる基板 （ポリシリコンや金属等の導体） と電源 電流が流れる配線とを絶縁膜を挟んで異なる層に配置することで形成される。 このよ うな線路素子の単位長あたりのキャパシタンスを増大させる方法としては、
1、 配線と接地電位間に設ける絶縁膜の厚さを薄くする。
2、 絶縁膜として誘電率の高レヽ材料を用いる。
3、 配線を凹凸状に形成する、 あるいは配線の表面に凹凸部を形成することで表面積 を増やす。
等が考えられる。 これら 3つの方法は組み合わせることも可能である。
線路素子 1 7の実効線路長は、 デカップリング対象の周波数範囲における最も低い 周波数 （以下、 デカップリング最低周波数と称す） の波長の 1 / 4 a/ /f , ) よりも長く設定する。 このようにすると線路素子 1 7の特 I1生インピーダンスは、 デカ ップリング対象の周波数範囲において周波数に関係なく^ ( L /C ) で表すことがで きる。 ここで、 λは最低周波数の波長、 εは絶縁膜の比誘電率、 Lは線路素子 1 7の 単位長あたりのィンダクタンス、 Cは線路素子 1 7の単位長あたりのキャパシタンス である。
なお、 デカップリング性能を広帯域で有効とするためには、 線路素子 1 7の実効線 路長を長くする必要がある。 しかしながら、 半導体装置の小型化、 高密度ィ匕の観点か ら線路のレイアウト面積はできるだけ増大させないことが望ましい。 そこで、 本発明 では線路素子 1 7を、 接地配線と暫原配線との距離を一定に保ちつつ凹凸状に形成す る、 あるいは線路素子の表面に凹凸部を形成することで、 線路のレイアウト面積を増 大させることなく配線幅や配線長を増大させる。
また、 本発明では線路素子を半導体チップ上に実装する。 その場合、 線路素子は、 半導体チップ上のスィツチング素子で発生する高周波信号のうち、 最も高い周波数で もキャパシタンス特性を備えるものとする。
または、 本発明では線路素子を半導体装置のリードに実装する。 その場合、 線路素 子は、 半導体チップ上に実装する線路素子よりもやや低い周波数領域でキャパシタン ス特性を備えるものとする。
または、.本発明では線路素子をプリント基板上に配置する。その場合、線路素子は、 半導体装置のリ一ドに実装する線路素子よりもやや低い周波数領域- 特性を備えるものとする。 本発明の半導体回路は、 デカップリング性能が要求される周波数の広帯域化、 及び 半導体装置の高密度ィ匕を実現するために、これら有効帯域が異なる複数の線路素子を、 半導体装置のチップゃリード、 あるいはプリント基板等の複数個所に分散して実装す る。 このとき、 直流電源の 変動が 5 %以下となるように各線路素子の特性インピ 一ダンスを設定することが好ましレ、。
なお、 線路素子に対する入射波を外部に漏洩させないためには、 絶縁膜にある程度 の損失を持たせる必要がある。 この絶縁膜の誘電損失は、 線路素子に入射される電磁 波が熱消費される程度に大きいことが好ましレ、。
本発明は、 デカップリング回路として、 上記構造の線路素子を採用することで、 従 来よりも高周波領域まで良好なデカップリング性能を有するデカップリング回路が得 られるため、 スィツチング素子から電源配線を介して直流電源へ伝搬する高周波ノィ ズの発生が抑制され、 電磁干渉が低減すると共にスィツチング素子で発生した高周波 ノィズに起因する信号波形の歪みが低減される。
実施例）
次に本発明の実施例について図面を参照して説明する。
まず、 線路素子の特性インピーダンスと散乱行列 [ S] の要素 S 2 1 (=透過係数 T) との関係について説明する。
第 4図は線路素子の特性インピーダンスと散乱行列 [ S ] の要素 S 2 1の値との関 係を示すダラフである。 なお、 第 4図は電源配線の特·生ィンピーダンス Z 0が 5 0 Ω と 2 0 0 Ωの例をそれぞれ示している。
一般に、 電源配線の特性インピーダンス Z Oの値は、 プリント基板上に形成される か半導体装置のチップ上に形成されるかによって異なるが、 5 0 Ωから 2 0 0 Ω程度 に設定される。 また、 現状のデジタル回路においては、 デカップリング性能として S 2 1の値が一 4 0 d B以下であることが要求される。
第 4図に示すように、 条件が厳しい電源配線の特性ィンピーダンス Z 0 = 5 0 Ωの 場合、 S 2 1がー 4 0 d B以下となるためには線路素子の特性ィンピーダンス Z cを 0. 3 Ω以下にする必要がある。
第 5図は半導体装置に形成される配線の典型的な構成を示す断面図である。
第 5図に示すように、 半導体装置内に形成される線路は、 グランド基板 2 0上に絶 縁膜 （酸化 g莫） 2 1が形成され、 絶縁膜 2 1上に配線 2 2が形成された構成である。 配線 2 2は、 例えば、 アルミ二ゥムを用いて、 配線長が 1 mm、 幅が 5 0 m程度で 形成される。 また、絶縁膜 2 1は、例えば、比誘電率が約 4の S i 02を用いて 5 0 0 O A程度の膜厚で形成される。 グランド基板 2 0は、 例えば不純物が高濃度にドープ されて低抵抗ィ匕されたポリシリコンで形成される。 このようなグランド基板 2 0、 絶 縁膜 2 1及ぴ配線 2 2で形成される線路の特性インピーダンス Z cは 5 0 Ω程度であ る。
したがって、 線路素子の特性ィンピーダンス Z cを 0 . 3 Ω以下にするためには、 第 5図に示す構成例に対して特性ィンピーダンスを約 1 Z 1 7 0に低減し、 単位長あ たりのキャパシタンスを約 3万倍に増大させる必要がある。
以下、 本発明の実施例について説明する。
(第 1実施例）
まず、 本発明の半導体装置の第 1実施例について説明する。
第 6図は本発明の半導体装置の第 1実施例の構成を示す側断面図である。
第 6図に示すように、 第 1実施例の半導体装置は、 シリコン基板 1と、 シリコン基 板 1上に設けられたシリコン酸化膜 2と、 シリコン酸化膜 2上に設けられた、 不純物 が高濃度にドープされたポリシリコン 3と、 ポリシリコン 3上に設けられた、 例えば L a A 1 O 3膜から成る高誘電率の絶縁膜 4と、絶縁膜 4上に設けられた、例えばアル ミニゥムから成る酉 EI泉 5とを有する構成である。
なお、 第 6図において、 配線 5にて伝送される信号の伝送方向は紙面に対して垂直 方向とする。
第 1実施例の線路素子は、 絶縁膜 4を、 膜厚が 1 0 A程度、 比誘電率が約 2 4の L a A 1 03膜で形成し、ポリシリコン 3、絶縁膜 4及び配線 5.を凹凸状に形成すること で、 第 5図に示した一般的な構成例に対して線路のレイァゥト面積を変えずに配線幅 を約 1 0倍に増大させ、 単位長あたりのキャパシタンスを約 3 0 0 0 0倍に増大させ ている。 なお、 ポリシリコン 3と配線 5間の距離は、 一定に保つことで絶縁膜 4の厚 さが一定に保たれている。
次に、 第 1実施例の半導体装置の製造方法について説明する。
第 7図は第 1実施例の半導体装置の製造方法を示すフローチヤ一トである。 第 7図に示すように、 第 1実施例では、 まずシリコン基板 1上にシリコン酸ィ匕膜 2 を形成し （ステップ S 1 ) 、 シリコン酸化膜 2上にポリシリコン 3を形成し、 リン等 の不純物を注入して該ポリシリコン 3を金属と同程度に低抵抗化させる （ステップ S 2 ) 。
次に、 ポリシリコン 3を周知のフォトリソグラフィ技術を用いてパターニングし、 凹凸状に形成する （ステップ S 3 ) 。続いて、 ポリシリコン 3上に L a A 1 03膜から 成る絶縁膜 4を 1 O A程度の厚さで形成し （ステップ S 4 ) 、 最後に、 絶縁膜 4上に アルミニウムから成る配線 5を形成する （ステップ S 5 ) 。
(第 2実施例）
第 8図は本発明の半導体装置の第 2実施例の構成を示す側断面図である。
第 8図に示すように、 第 2実施例の半導体装置は、 第 1実施例の半導体装置と同様 に、 シリコン基板 1と、 シリコン基板 1上に設けられたシリコン酸ィ匕膜 2と、 不純物 が高濃度にドープされたポリシリコン 3と、 ポリシリコン 3上に設けられた、 例えば S r T i〇 3膜から成る高誘電率の絶縁膜 4と、絶縁膜 4上に設けられた、例えばアル ミニゥムから成る配線 5とを有する構成である。
第 2実施例の線路素子は、 絶縁膜 4を、 S莫厚が 1 0 A程度、 比誘電率が約 1 6の S r T i〇3膜で形成し、 ポリシリコン 3、絶縁膜 4及び配線 5を凹凸状に形成し、 さら にその表面に凸部または凹部を形成することで、 第 5図に示した一般的な配線例に対 して線路のレイアウト面積を変えずに配線幅を約 1 0倍に増大させ、 単位長あたりの キャパシタンスを約 4 0 0 0 0倍に増大させている。
次に、 第 2実施例の半導体装置の製造方法にっレ、て説明する。
第 2実施例の半導体装置は 2つの製造方法が考えられる。 まず、 第 1の製造方法に ついて第 9図を用いて説明する。
第 9図は第 2実施例の半導体装置の第 1の製造方法を示すフローチャートである。 第 9図に示すように、 第 1の製造方法では、 まずシリコン基板 1上にシリコン酸化 膜 2を形成し （ステップ S 1 1 ) 、 シリコン酸ィ匕膜 2上にポリシリコン 3を形成し、 リン等の不純物を注入して該ポリシリコン 3を金属と同程度に低抵抗ィ匕させる （ステ ップ S 1 2 ) 。
次に、 ポリシリコン 3を周知のフォトリソグラフィ技術を用いてパターユングし、 凹凸状に形成する （ステップ S 13) 。 続いて、 ウエットエッチング液を嘖霧する等 の方法によりポリシリコン 3の表面にさらに凹部を形成する （ステップ S 14)。 次に、ポリシリコン 3上に S rT i〇3膜から成る絶縁膜 4を形成し（ステップ S 1
5) 、 最後に、 絶縁膜 4上にアルミニウムから成る配線 5を形成する （ステップ S 1
6)。
次に、 第 2実施例の半導体装置の第 2の製造方法について第 10図を用いて説明す る。
第 10図は第 2実施例の半導体装置の第 2の製造方法を示すフローチヤ一トである。 第 10図に示すように、 第 2の製造方法では、 まずシリコン基板 1上にシリコン酸 化膜 2を形成し（ステップ S 21)、 シリコン酸ィ匕膜 2上にポリシリコン 3を形成し、 リン等の不純物を注入して該ポリシリコン 3を金属と同程度に低抵抗化させる （ステ ップ S 22) 。
次に、 ポリシリコン 3を周知のフォトリソグラフィ技休 ΐを用いてパターニングし、 凹凸状に形成する （ステップ S 23) 。 続いて、 気相成長炉中でシラン （S i Η4) を導入しつつポリシリコン 3上にシリコンを部分的に成長させて凸部を形成する （ス テツプ S 24)。
次に、ポリシリコン 3上に S r T i〇3膜から成る絶縁膜 4を形成し（ステップ S 2
5) 、 最後に、 絶縁膜 4上にアルミニウムから成る配線 5を形成する （ステップ S 2
6) 。
なお、 上記ポリシリコン 3、 絶縁膜 4、 及び配線 5によって構成される線路素子の デカップリング最低周波数を 10 GHz (波長; L = 30mm) とすると、 線路長は; L /4/ ε以上であり、 第 1実施例の線路素子の長さは、 絶縁膜 4に比誘電率が約 2 4の L a A 103を用いているため 1. 5mm以上となる。 また、第 2実施例の,線路素 子の長さは、絶縁膜 4に比誘電率が約 16の S r T i〇3を用いているため 1. 88m m以上となる。
(第 3実施例）
第 1 1図は本発明の半導体装置の第 3実施例の構成を示す、 ポリシリコン及び絶縁 膜の斜視図であり、 第 12図は本発明の半導体装置の第 3実施例の構成を示す、 配線 の斜視図である。 また、 第 13図は第 1 1図に示した半導体装置の X— X' 線断面図 であり、 第 1 4図は第 1 1図に示した半導体装置の Y—Y ' 線断面図である。 なお、 第 1 1図〜第 1 4図は、 線路素子を構成する各構成要素のうち、 シリコン基板 1及び シリコン酸化膜 2をそれぞ;^、略した図である。
第 1 1図〜第 1 4図に示すように、 第 3実施例の線路素子は、 ポリシリコン 3、 絶 縁膜 4及び配線 5を信号伝送方向と直交する方向 （X— X ' ) に凹凸状に形成し、 か つ信号伝送方向 （Υ— Y ' ) にも凹凸状に形成することで、 線路のレイアウト面積を 増大させること無く配線幅及び配線長を増大させ、 単位長あたりのキャパシタンスを 増大させて線路素子のデカップリング有効周波数の範囲を広げた構成である。
次に、 第 3実施例の半導体装置の製造方法について第 1 5図を用いて説明する。 第 1 5図は第 3実施例の半導体装置の製造方法を示すフローチヤ一トである。
第 1 5図に示すように、 第 3実施例では、 まずシリコン基板 1上にシリコン酸化膜 2を形成し （ステップ S 3 1 ) 、 シリコン酸ィ匕膜 2上にポリシリコン 3を形成し、 リ ン等の不純物を注入して該ポリシリコン 3を金属と同程度に低抵抗化させる （ステツ プ S 3 2 )。
次に、 ポリシリコン 3を周知のフォトリソグラフィ技術を用いてパターエングし、 信号伝送方向及び信号伝送方向と直交する方向、 それぞれに対して凹凸状になるよう に形成する （ステップ S 3 3 )。
次に、ポリシリコン 3上に L a A 1〇 3膜から成る絶縁 S莫 4を 1 0 A程度の厚さで形 成し (ステップ S 3 4 ) 、 最後に、 絶縁膜 4上にアルミニウムから成る配線 5を形成 する （ステップ S 3 5 ) 。 このとき、 絶縁膜 4及び酉己線 5の形状も、 ポリシリコン 3 と同様に信号伝送方向及び信号伝送方向と直交する方向に対して、 それぞれ凹凸状に なる。
本実施例では、 線路のレイァゥト面積を増大させずに配線幅及び配線長を第 1実施 例及び第 2実施例の 1 0倍程度に増大させることができるため、 デカップリング性能 が有効な最低周波数を第 1実施例及び第 2実施例の 1 / 1 0の 1 G H Zに設定しても、 線路素子の線路長は 1 . 5 mm程度で済む。
(第 4実施例）
第 1 6図〜第 1 9図は本発明の半導体装置の第 4実施例の構成を示す図である。 第 1 6図は本発明の半導体装置の第 4実施例の構成を示す、 ポリシリコン及び絶縁 膜の斜視図であり、 第 1 7図は本発明の半導体装置の第 4実施例の構成を示す、 配線 の斜視図である。 また、 第 1 8図は第 1 6図に示した半導体装置の X— X ' 線断面図 であり、 第 1 9図は第 1 6図に示した半導体装置の Y— Y ' 線断面図である。 なお、 第 1 6図〜第 1 9図は、 線路素子を構成する各構成要素のうち、 シリコン基板 1及び シリコン酸化膜 2をそれぞ; 、略した図である。
第 1 6図〜第 1 9図に示すように、 第 4実施例の線路素子は、 ポリシリコン 3、 絶 縁膜 4及び配線 5を信号伝送方向と直交する方向 （X— X， ) に凹凸状に形成し、 か つその側面を複数の山型を有する形状に加工した構成である。 これにより、 第 3実施 例と同様に線路のレイァゥト面積を増大させることなく配線幅を増大させ、 単位長あ たりのキャパシタンスを増大させて線路素子のデカップリング有効周波数の範囲を広 げた構成である。
次に、 第 4実施例の半導体装置の製造方法について第 2 0図を用いて説明する。 第 2 0図は第 4実施例の半導体装置の製造方法を示すフローチヤ一トである。 第 2 0図に示すように、 第 4実施例では、 まずシリコン基板 1上にシリコン酸化膜 2を形成し （ステップ S 4 1 ) 、 シリコン酸ィヒ膜 2上にポリシリコン 3を形成し、 リ ン等の不純物を注入して該ポリシリコン 3を金属と同程度に低抵抗ィ匕させる （ステツ プ S 4 2 )。
次に、 ポリシリコン 3を周知のフォトリソグラフィ技術を用いてパターエングし、 信号伝送方向と直交する方向に凹凸状になり、 力つその表面に複数の山型を有する形 状に形成する （ステップ S 4 3 )。
次に、ポリシリコン 3上に L a A 1 03膜から成る絶縁膜 4を厚さ 1 0 A程度で形成 し （ステップ S 4 4 ) 、 最後に絶縁膜 4上にアルミニウムから成る配線 5を形成する (ステップ S 4 5 ) 。 このとき、 絶縁膜 4及び配線 5の形状も、 ポリシリコン 3と同 様に信号伝送方向と直交する方向に凹凸状になり、 かつその側面に複数の山型を有す る形状になる。
本実施例においても、 線路のレイァゥト面積を増大させずに配線幅を第 1実施例及 び第 2実施例の 1 0倍程度に増大させることができるため、 デカップリング性能が有 効な最低周波数を第 1実施例及び第 2実施例の 1 Z 1 0の 1 GH Zに設定しても、 線 路素子の綠路長は 1 . 5 mm程度で済む。 ^ ―， - WO 03/107443
なお、 上記第 1実施例〜第 4実施例で示した線路素子は、 信号の伝送方向が 9 0度 異なる方向 （すなわち、 紙面に対して水平方向、 あるいは X— X' 方向） になるよう に構成しても、 線路のレイァゥト面積を増大させることなく酉 Βϋ幅または配線長を增 大させることができるため、 上記と同様の効果を得ることができる。
また、 より低い周波数に対するデカップリング性能を得るために線路素子を長くし た結果、 線路素子が半導体チップに搭載できない場合は、 上記第 1〜第 4実施例で示 した線路素子をプリント基板やパッケージのリ一ドに実装することも可能である。 但 し、 線路素子は、 スイッチング素子の近くに配置した方がそのデカップリング性能の 低下が少なくて済む。
したがって、 線路素子は、 デカップリング性能が要求される周波数の広帯域化、 及 び半導体装置の高密度化を実現するために、 そのサイズに応じて、 半導体装置のチッ プ上ゃリード、 あるいはプリント基板等の複数個所に実装することが望ましレ、。
(第 5実施例）
第 5実施例の半導体装置は、 上記第 1実施例〜第 4実施例で例示した線路素子が半 導体装置のリ一ドに実装される構成である。
まず、 半導体装置のパッケージの一般的な構成について説明する。
第 2 1図は半導体装置のパッケージの一構成例を示す平面図である。
第 2 1図に示すように、 半導体装置は、 回路が形成された半導体チップ 3 2がダイ パット部 3 1上にマウント剤によって固定された構成である。 半導体チップ 3 2の表 面には不図示の内部パットが形成され、 該内部パットとダイパット部 3 1の周辺に配 設された複数のリード 3 3とがそれぞれボンディングワイヤを用いて接続されている。 ダイパット部 3 1、半導体チップ 3 2、ボンディングワイヤ及びリード 3 3の一部は、 それぞれ樹脂モールド層 3 4によって封止される。
本実施例では、 第 2 1図に示す複数のリード 3 3のうち、 電源配線用のリード （以 下、 @？原リードと称する） 3 3—1に上記第 1実施例〜第 4実施例に記載した線路素 子を実装する。
第 2 2図は本発明の半導体装置の第 5実施例の構成を示す要部拡大図である。
第 2 2図は、 半導体装置の電源リード 7及びその他のリード 8をそれぞれ拡大して 示した図であり、 線路素子 6が電源、リード 7に実装された様子を示している。 線路素子 6は、 第 1実施例〜第 4実施例で示したポリシリコン 3、 絶縁膜 （例えば L a A 1 O 3) 4及び配線 5を有する構成である。
第 2 3図は第 2 2図に示した半導体装置の Y— Y ' 線断面図である。
第 2 3図に示すように、 本実施例の半導体装置は、 例えば半導体装置のパッケージ に固定された金属製のグランド （接地電位） 面 1 0上に線路素子 6が形成され、 該線 路素子 6を挟むようにエポキシ樹脂層 9がダランド面 1 0上に形成された構成である。 エポキシ樹脂層 9上には mt原リード 7がそれぞれ形成され、 線路素子 6とエポキシ樹 脂層 9上の電源リード 7の端部とがそれぞれ端部線路 6 a、 6 bによつて接続されて いる。 本実施例の線路素子 6はエポキシ樹脂層 9よりも薄く形成する。 これにより線 路素子 6の絶縁膜 4が薄くなるため、 線路素子 6のキャパシタンスを大きくすること ができる。 なお、 第 2 3図はリード 8を省略した様子を示している。
次に、 第 5実施例の半導体装置の製造方法にっレヽて説明する。
第 2 4図は第 5実施例の半導体装置の製造方法を示すフローチヤ一トである。
第 2 4図に示すように、 第 5実施例では、 まず金属製のグランド面 1 0上に、 厚さ 1 mm程度、 比誘電率 4のエポキシ樹脂層 9を形成する （ステップ S 5 1 ) 。
次に、 エポキシ樹脂層 9上に幅 l mm、 長さ 2 O mm程度 （上層部のみの長さ） の 金属製のリード 8 (不図示)及び «?原リード 7をそれぞれ形成する（ステップ S 5 2 )。 続いて、 エポキシ樹脂層 9で挟まれる部位に、 エポキシ樹脂層 9よりも薄レ、線路素 子 6を上記第 1実施例〜第 4実施例で示した方法にしたがって形成する （ステップ S 5 3 ) 。 線路素子 6の端部はエポキシ樹脂層 9上に形成された電源リード 7とはんだ 付け等によって接続される。 なお、 線路素子 6のポリシリコン （接地電位配線：不図 示） はグランド面 1 0と接続されている。
このような構成にぉレ、て、 例えば、 線路素子 6のデカップリング最低周波数を 1 G H zに設定すると、 線路素子 6を第 1実施例のように形成した場合、 その長さは約 1 5 mmとなり、 第 3実施例のように形成した場合、 その長さは約 1 . 5 mmとなる。 また、 デカップリング最低周波数を 1 0 0 MH zに設定すると、 線路素子 6を第 1実 施例のように形成した場合、 その長さは約 1 5 0 mmとなり、 第 3実施例のように形 成した場合、 その長さは約 1 5 mmとなる。
半導体装置の ¾?原リード 7の長さを 2 0 mmとし、 該リード上に実装可能な線路素 子 6の長さを 1 5 mmと仮定すると、 第 1実施例に示した線路素子 6ではおよそ 1 G H z以上でデカップリング効果が期待でき、 第 3実施例に示した線路素子 6ではおよ そ 1 0 O MH z以上でデカップリング効果が期待できる。
なお、 上記説明ではグランド面 1 0が半導体装置のパッケージに固定されることを 前提としているが、 パッケージにグランド面を有しない場合は、 線路素子のポリシリ コンをプリント基板上の接地電位配線と接続してもよい。
(第 6実施例）
第 6実施例の半導体装置は、 上記第 1実施例〜第 4実施例で例示した線路素子が半 導体装置のリ一ドに実装された構成である。
第 2 5図は本発明の半導体装置の第 6実施例の構成を示す要部拡大図である。
第 2 5図は、 半導体装置の電源リード 7及びその他のリード 8をそれぞれ拡大して 示した図であり、 線路素子 6が電源リード 7に実装された様子を示している。
第 2 6図は第 2 5図に示した半導体装置の Y— Y， 線断面図である。
第 2 6図に示すように、 本実施例の半導体装置は、 例えば半導体装置のパッケージ に固定されたセラミック基板 （絶縁基板） 1 2上に金属製のグランド （接地電位） 面 1 0が形成され、 該グランド面 1 0上に高誘電率絶縁膜 1 3を介して配線 1 4を形成 することで線路素子 4 1が形成された構成である。
線路素子 4 1上にはセラミック層 （絶縁層） 1 1が形成され、 該セラミック層 1 1 に設けられた開口を通して該セラミック層 1 1上に形成された電源リード 7と線路素 子 4 1とが接続される。
具体的には、 金属製のグランド面 1 0上に厚さ l mm程度、 比誘電率 8のアルミナ から成るセラミック層 1 1が形成され、 該セラミック層 1 1上に幅 l mm、 長さ 2 0 mm程度の金属製のリード 8 (不図示） 及び 2本の電源リード 7がそれぞれ形成され る。
第 1実施例〜第 4実施例では線路素子の幅を 5 0 μ mとしていたが、 本実施例では 線路素子の幅を電源リード 7の幅に合わせて約 1 mmとする。高誘電率絶縁膜 1 3は、 例えば比誘電率 2 4の L a A 1 03膜を用いて約 1 0 Aの厚さで形成する。
なお、 本実施例では線路素子 4 1を凹凸状に形成していないが、 第 1実施例や第 2 実施例に比べて線路幅が約 2 0倍になっているため、 第 5図に示した一般的な配線に 対して単位長あたりのキャパシタンスが約 6万倍となり、 設定した基準を十分にクリ ァしている。
本実施例では、 例えば、 線路素子のデカップリング最低周波数を 1 GH zに設定す ると、 線路素子の長さは 1 5 mm以上となる。 線路素子 4 1の配線 1 4はその両端が それぞれ 原リード 7に接続され、 線路素子 4 1の接地電位配線はグランド面 1 0が 共用される。 .
次に、 第 6実施例の半導体装置の製造方法について説明する。
第 2 7図は第 6実施例の半導体装置の製造方法を示すフローチヤ一トである。
第 2 7図に示すように、 第 6実施例では、 まずアルミナ等のセラミック基板 1 2上 に金属層から成るグランド面 1 0を形成し（ステップ S 6 1 )、 該グランド面 1 0上に L a A 1〇3膜から成る絶縁膜 1 3を 1 0 A程度の厚さで形成する（ステップ S 6 2 )。 次に、 絶縁膜 1 3上にタングステン等から成る幅 l mm程度の配線 1 4を形成する (ステップ S 6 3 )。 これをセラミック Aと称する。
次に、 セラミック Aとは別体で、 開口 （スルーホール） が形成されたセラミック層 1 1を用意し、 該セラミック層 1 1の上部、 開口内壁、 及び開口下部を接続するタン ダステン等から成る幅 l mm程度の電源リード 7を形成する（ステップ S 6 4 )。 これ をセラミック Bと称する。
最後に、 上記セラミック Aとセラミック Bとを貼りあわせ、 焼結させて一体とする (ステップ S 6 5 )。 このとき、 セラミック層 1 1に設けた開口下部の ¾t原リード 7と 絶縁膜 1 3上に形成された配線 1 4の両端部とをそれぞれ接続する。
なお、 上記第 1実施例〜第 6実施例では、 線路素子の設計基準として特性ィンピー ダンス Z cを 0 . 3 Ω以下に設定しているが、 実際の線路素子の特 1"生インピーダンス Z cは、 要求されるデカップリング性能、 半導体装置のリ一ドゃプリント基板の構造 及び材料によつて変化するため、 それらの条件に応じて最適な値に設定すればょレ、。 また、 上記第 1実施例〜第 6実施例で例示している線路素子の絶縁膜の誘電率、 絶 縁膜厚、 線路幅、 線路長、 凹凸の密度、 凹凸のァスぺクト比、 凹凸の形状等も、 設計 基準に応じて適宜変更すればよい。
また、 上記第 1実施例〜第 6実施例では、 シリコンプロセスを想定して線路素子の 製造方法を記載しているが、 他のガリゥム砒素等の製造プロセスにも適用できる。 また、 線路素子の絶縁膜には、 比誘電率がシリコン酸化膜と同じ約 4のエポキシ樹 脂、比誘電率が約 8の S i 0、窒ィ匕シリコン、 Ta〇2、 T i〇2、 AL2〇3、 MgO、 比誘電率が約 16の S r T i 03、 Z r 02、比誘電率が約 24の L a A 103、比誘電 率が約 300の B S T (titanium oxide barium strontium) 、 比誘電率が約 1000 の PZT (lead zirconate titanate) 等を用いてもよい。

Claims

請求の範囲
1 . 接地電位となる接地配線と mi原電流が流れる 原配線とが絶縁膜を間に挟んで形 成された複数の線路と、
前記線路間に流れる前記電源電流を中継する、 前記線路の特性ィンピーダンスに比 ベて十分に小さレヽ特性ィンピーダンスを備えた、 前記接地配 ,ゃ泉と前記電源配線とが絶 縁膜を間に挾んで形成された線路素子と、
を有する半導体装置。
2 . 前記線路素子は、
その特性インピーダンスが前記線路の特性インピーダンスに比べて十分に小さくな るように、 キャパシタンスが大きい請求項 1記載の半導体装置。
3 . 前記線路素子は、
デカップリング対象の周波数範囲における最も低い周波数に対応する波長の 1 /4 よりも長い線路長である請求項 1記載の半導体装置。
4. 前記線路素子の絶縁膜は、
該線路素子に入射される電磁波が熱消費される大きさの誘電損失を備えた請求項 1 記載の半導体装置。
5 . 前記線路素子は、
前記接地配線と前記電源配線との距離が一定に保たれつつ凹凸状に形成された請求 項 1記載の半導体装置。
6 . 前記泉路素子は、
前記接地配線、 前記絶縁膜及び前記電源配線に凹部または凸部の少なくともいずれ 力一方を有する請求項 5記載の半導体装置。
7 . 前記線路素子は、
前記信号伝送方向と直交する方向に前記凹凸状に形成された請求項 5記載の半導体
8 . 前記線路素子は、
前記信号伝送方向に前記凹凸状に形成された請求項 5記載の半導体装置。
9 . 前記線路素子は、 信号伝送方向及び前記信号伝送方向と直交する方向それぞれに前記凹凸状に形成さ れた請求項 5記載の半導体装置。
1 0 . 前記線路素子は、
前記凹凸状に形成された前記接地配線、 前記絶縁膜及び前記電源配線の表面が、 さ らに複数の山型を有する形状に形成された請求項 5記載の半導体装置。
1 1 . 前記線路素子が、 半導体チップ上に形成された請求項 1記載の半導体装置。
1 2. 前記,線路素子が、 前記電源電流を供給するための電源リードに実装された請求 項 1記載の半導体装置。
1 3 . 前記線路素子が、 前記電源リードに実装される前記線路よりも薄く形成された 請求項 1 2記載の半導体装置。
1 4. 請求項 1 1または 1 2記載の半導体装置と、
前記線路素子及び前記半導体装置が搭載されたプリント基板と、
を有する半導体回路。
1 5 . 前記線路素子は、
前記電源配線に印加される直流電源 の変動が 5 %以下となる特性インピーダン スを備えた請求項 1 4記載の半導体回路。
1 6 . 前記半導体装置の半導体チップ上に実装された線路素子は、 前記半導体チップ 上で発生する高周波信号のうち、 最も高レ、周波数でキャパシタンス特性を備え、 前記半導体装置の暫原リードに実装される線路素子は、 前記半導体チップ上に実装 される線路素子よりも低い周波数領域でキャパシタンス特性を備え、
前記プリント基板上に実装される線路素子は、 前記半導体装置の電源リードに実装 される線路素子よりも低い周波数領域でキャパシタンス特性を備える請求項 1 4記載 の半導体回路。
1 7. 接地電位となる接地配線と電源電流が流れる電源配線とが絶縁膜を間に挾んで 形成された複数の線路を備えた半導体装置の製造方法であって、
前記線路間に流れる前記電源電流を中継する、 前記線路の特性ィンピーダンスに比 ベて十分に小さい特性ィンピーダンスを備えた、 前記接地配線と前記 Hi原配線とが絶 縁膜を間に挟んで配置される線路素子を形成するための素子形成ステツプを有する半 導体装置の製造方法。
1 8 . 前記素子形成ステップは、
前記接地配線を形成し、
前記接地配線をパターユングして凹凸状に形成し、
前記接地配線上に前記絶縁膜を形成し、
前記絶縁 S莫上に前記電源配線を形成する請求項 1 7記載の半導体装置の製造方法。
1 9. 前記素子形成ステップは、
前記接地配線を形成し、
前記接地配線をパターユングして、 信号伝送方向及び前記信号伝送方向と直交する 方向それぞれを凹凸状に形成し、
前記接地配線上に前記絶縁膜を形成し、
前記絶縁膜上に前記霞源配線を形成する請求項 1 7記載の半導体装置の製造方法。
2 0. 前記素子形成ステップは、
前記接地配線を形成し、
前記接地配線をパターユングして凹凸状に形成し、
前記凹凸状の表面に、 さらに凹部を形成し、
前記接地配線上に前記絶縁膜を形成し、
前記絶縁膜上に前記電源配線を形成する請求項 1 7記載の半導体装置の製造方法。
2 1 . 前記素子形成ステップは、
前記接地配線を形成し、 "
前記接地配線をパターユングして凹凸状に形成し、 ， 前記凹凸状の表面に、 さらに凸部を形成し、
前記接地配線上に前記絶縁膜を形成し、
前記絶縁膜上に «暫原配線を形成する請求項 1 7記載の半導体装置の製造方法。
2 2. 前記素子形成ステップは、
前記接地配線を形成し、
前記接地配線をパターニングして凹凸状に形成し、 さらにその表面に複数の山型を 有する形状で形成し、
前記接地配線上に前記絶縁膜を形成し、
前記絶縁膜上に前記電源配線を形成する請求項 1 7記載の半導体装置の製造方法。
2 3 . 前記素子形成ステップは、
前記接地配線を、 前記歡源電流を供給するための電源リードどうしを中継する位置 に形成する請求項 1 7乃至 2 2のいずれか 1項記載の半導体装置の製造方法。
2 4. 前記素子形成ステップは、
前記電源電流を供給するための電？原リード上に絶縁基板を形成し、
前記接地配線を、 前記セラミック基板上に形成し、
前記絶縁基板とは別体に設けた絶縁層に開口を形成し、
前記絶縁層の上部、 及び該上部から前記開口内壁を介して前記開口下部に到る暫原 配線を形成し、
前記絶縁基板と前記絶縁層とを貼り合わせて、 前記開口下部の霞原配線と前記絶縁 膜上に形成される電源配線とをそれぞれ接続する請求項 1 7乃至 2 2のいずれか 1項 記載の半導体装置の製造方法。
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