JP2001274314A - Ｅｍｉフィルタ素子付き集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 ＩＣが発生源となるＥＭＩの抑制効果を高
め、特に、コスト・パーフォーマンスの高いＥＭＩフィ
ルタ素子付きＩＣを提供する。 【解決手段】 ＩＣチップ２１と、ＩＣチップ２１に接
続された直流電源供給用のインナーリード対の間に接続
される静電容量素子としてのチップコンデンサ４０と、
前記インナーリード対の一方の周囲に設けられる複合磁
性体５１及び複合磁性体５１の外周に設けられていて前
記インナーリード対の他方に電気的に接続された外部用
電極５２を有する貫通型ＥＭＩフィルタ５０とを外装パ
ッケージ３０内部に備えた構成である。また、前記貫通
型ＥＭＩフィルタ５０は前記インナーリードの前記チッ
プコンデンサ４０の接続点よりも外側寄り位置に配置さ
れている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、集積回路（以下、
ＩＣと略記）チップに直流電源を供給する対を成すライ
ン（プラスライン、マイナスライン）に付加された静電
容量素子（以下、デカップリングコンデンサと呼称）を
備えるＩＣに係り、特に、直流電源とデカップリングコ
ンデンサの間に貫通型ＥＭＩフィルタを有するもので、
複合磁性体を用いたフィルタ素子をインナーリードに形
成することにより、好適な電磁妨害雑音（以下、ＥＭＩ
と略記）の抑圧効果を実現したＥＭＩフィルタ素子付き
ＩＣに関する。

【０００２】

【従来の技術】従来の直流電源を供給するラインの構成
法は大別して次の３通りがある。

【０００３】(１) 半導体プロセスによりＩＣチップ内
にデカップリングコンデンサを形成（特開平６−１２０
０７２号公報）。具体的には、図１１の如く、ＩＣチッ
プ１上に第１電極２、絶縁膜３，第２電極４から成るコ
ンデンサを形成し、これをデカップリングコンデンサと
して使用するものである。

【０００４】(２) ＩＣを搭載するダイパッド付きリー
ドフレーム部にデカップリングコンデンサとしての積層
セラミックコンデンサを搭載、接続（特開昭５５−１０
８７８５号公報、特開昭５９−１４３３５５号公報）。
具体的には、図１２の如く、ＩＣチップ５を搭載するダ
イパッド付きリードフレーム部６上の直流電源ライン間
にディスクリートの積層セラミックコンデンサ７を搭
載、接続するものである。

【０００５】(３) ＩＣを搭載するプリント基板にデカ
ップリングコンデンサを搭載し、接続すると共に、該プ
リント基板にインダクタを形成、接続｛電子情報通信学
会技報ＥＭＣＪ９７−８２（１９９７−１２）、特開平
１０−１６３６３６号公報「多層プリント基板およびそ
の製造法」｝。具体的には、図１３の回路に示すよう
に、ＩＣ１０を搭載するプリント基板にコンデンサ１１
を搭載し、接続すると共に、図１４(Ａ）の平面図、同
図(Ｂ)の断面図の構造に示すように、前記プリント基板
１２にインダクタ１３を構成している。インダクタ１３
は上下の複数の導体パターン１４をビア・ホール１５で
フェライト層１６を周回する如く直列に接続したもので
ある。

【０００６】

【発明が解決しようとする課題】ところで、上記(１)の
方法の不具合点としては、ＩＣのチップ面積の増大によ
る製造原価の高騰、設計の自由度（コンデンサ容量の変
更等）の阻害が挙げられる。

【０００７】また、上記(２)の方法の不具合の点として
は、デカップリングコンデンサからＩＣ側を見込んだイ
ンピーダンスＺ_ＩＣと当該コンデンサから電源を見込ん
だインピーダンスＺ_ＰＳの間にＺ_ＩＣ＜＜Ｚ_ＰＳの関係
が必要になるが、必ずしも満足されていないことが挙げ
られる。このＺ_ＩＣ＜＜Ｚ_ＰＳの関係が満足されなけれ
ばならない理由を図１５で説明する。

【０００８】図１５はデカップリングコンデンサＣ_１に
着目した電流経路モデルであり、図中Ｃ_１はＩＣ_１に対
応したデカップリングコンデンサ，Ｃ_２はＩＣ_２に対応
したデカップリングコンデンサである。ループＡは、Ｃ
_１とＩＣ_１で作る最小ループ（又は、Ｃ_２とＩＣ_２で作
る最小ループ）で、ＩＣ_１（又は、ＩＣ_２）のスイッチ
ング動作で生じる高周波電流を還流するものである。ル
ープＢは，Ｃ_１と前段回路（この場合、直流電圧供給ラ
イン）で作るループで、ＥＭＩの抑圧という観点から
は、本来不要なループである。ループＣはＣ_１と後段回
路（この場合、Ｃ _２、ＩＣ_２以後も電気回路的には含ま
れる）で作るループで、ＥＭＩの抑圧という観点から
は、本来不要なループである。ＩＣ_１（又は、ＩＣ_２）
のスイッチング動作で生じる高周波電流が最小ループＡ
のみを還流している状態が理想的であるが、Ｚ_ＩＣ＜＜
Ｚ_ＰＳが満たされない場合には、スイッチング動作に伴
い生じる高周波電流は直流電源ラインを広範に流れる
（ループＢ，Ｃにも流れる）ようになり、その電流経路
は個々のＩＣ_１、ＩＣ_２の電流ループに比べて大きくな
る。このループが大きくなるに従い、ループから放射さ
れるＥＭＩのレベルは高くなる問題が生じる。

【０００９】さらに、(３)の不具合な点としては、プリ
ント基板内にＺ_ＰＳを大きくするためインダクタ（チョ
ークコイル）を形成させるため、プリント基板の面積が
増加するし、プリント基板の製造原価も高騰することが
挙げられる。

【００１０】本発明は、上記の点に鑑み、前記Ｚ_ＩＣ＜
＜Ｚ_ＰＳの関係を満足させて、ＩＣが発生源となるＥＭ
Ｉの抑制効果を高めることが可能で、特に、コスト・パ
ーフォーマンスの高いＥＭＩフィルタ素子付きＩＣを提
供することを目的とする。

【００１１】本発明のその他の目的や新規な特徴は後述
の実施の形態において明らかにする。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に、本発明に係るＥＭＩフィルタ素子付きＩＣは、集積
回路チップと、該集積回路チップに接続された直流電源
供給用のインナーリード対の間に接続される静電容量素
子と、前記インナーリード対の一方の周囲に設けられる
複合磁性体と、該複合磁性体の外周に設けられていて前
記インナーリード対の他方に電気的に接続された外部用
電極とを有する貫通型ＥＭＩフィルタとを外装パッケー
ジ内部に備え、前記貫通型ＥＭＩフィルタは前記インナ
ーリードの前記静電容量素子の接続点よりも外側寄り位
置に配置されていることを特徴としている。

【００１３】前記ＥＭＩフィルタ素子付きＩＣにおい
て、前記外装パッケージに収納された前記ＩＣチップに
静電容量素子が設けられた構成であってもよい。

【００１４】前記複合磁性体は、フェライト焼結体の粉
末及び樹脂結合材より成る複合材料を成型したもの、あ
るいは、金属磁性体の粉末及び樹脂結合材より成る複合
材料を成型したものであるとよい。

【００１５】前記集積回路チップの周囲を導体でシール
ドする構成が望ましい。

【００１６】

【発明の実施の形態】以下、本発明に係るＥＭＩフィル
タ素子付きＩＣの実施の形態を図面に従って説明する。

【００１７】図１乃至図３で本発明に係るＥＭＩフィル
タ素子付きＩＣの第１の実施の形態を説明する。図１は
第１の実施の形態の構成図（概略平断面図）であり、図
２はＩＣの直流電流供給部分に着目したモデルをそれぞ
れ示している。また、図３は第１の実施の形態のシール
ド構造を主に示す部分斜視図である。

【００１８】図１乃至図３に示すＥＭＩフィルタ素子付
きＩＣは、ＩＣチップ２０の各ボンディングパッド２１
に導体リード（導体ピン）２５をそれぞれボンディング
ワイヤー等で接続し外装パッケージ３０内側に収納した
構成に対して、デカップリングコンデンサとカスケード
接続となるように、デカップリングコンデンサと直流電
源との間に貫通型ＥＭＩフィルタ５０を当該外装パッケ
ージ３０内側において付加したものである。

【００１９】デカップリングコンデンサとしての積層チ
ップコンデンサ４０は、直流電流を供給するための導体
リード２５ａ、２５ｂの外装パッケージ３０の内側に位
置するインナーリード（インナーピン）２６ａ、２６ｂ
の対の間に搭載、接続されている。

【００２０】前記貫通型ＥＭＩフィルタ５０は、前記イ
ンナーリード対の一方（本例では、図２のラインＶ_ＣＣ
に接続されるべきＶ_ＤＤ端子となるインナーリード２６
ａ）の周囲に複合磁性体５１を形成させ、該複合磁性体
５１の外周に塗布、硬化あるいは無電解メッキ等の手法
により外部用電極５２を設け、該外部用電極５２を前記
インナーリード対の他方（本例では、図２のラインＧＮ
Ｄに接続されるべきＶ _ＳＳ端子となるインナーリード２
６ｂ）に電気的に接続せしめるごとく構成したものであ
る。

【００２１】前記貫通型ＥＭＩフィルタ５０はインナー
リード対の積層チップコンデンサ４０の接続点（本例で
は、インナーリード２６ａ及び２６ｂ）と直流電源給電
点との間にカスケード接続となるように配置される。換
言すれば、貫通型ＥＭＩフィルタ５０はインナーリード
２６ａの積層チップコンデンサ４０の接続点よりも外側
寄り位置に配置される。なお、２５ａ、２６ａはＶ_ＤＤ
用、２５ｂ、２６ｂはＶss用の導体リード、インナーリ
ードを各々示すものとする。

【００２２】前記貫通型ＥＭＩフィルタ５０の主素子で
ある複合磁性体５１はフェライト粉末又は金属磁性体粉
末及び樹脂結合材より成る複合材料をインナーリードの
周囲を囲むように成型したものであり詳細は後述する。

【００２３】前記外装パッケージ３０は、ＩＣチップ２
０と各導体リード２５との接続、積層チップコンデンサ
４０の接続及び貫通型ＥＭＩフィルタ５０の成型後に樹
脂モールド等による樹脂成型で構成する。

【００２４】前記ＩＣチップ２０の周囲は、図１、図２
中点線で示し、また図３に斜線で示すように導体シール
ド５５で囲まれている。この導体シールド５５はライン
ＧＮＤに接続されるべきＶ_ＳＳ端子以外の導体リードに
接触しないように、ＩＣチップ２０の上下を覆うシール
ド部分を持ち、かつ導体リードの引き出されていない側
面があれば、上下のシールド部分を接続する。そして、
導体シールド５５、つまり上下のシールド部分はＶ_ＳＳ
端子となる導体リード２５ｂに接続される。具体的に
は、外装パッケージ３０の内側又は外面に金属箔、導電
性塗料、無電解メッキ等により導体シールド５５を形成
すればよい。

【００２５】この第１の実施の形態において、デカップ
リングコンデンサ４０からＩＣチップ２０側を見込んだ
インピーダンスＺ_ＩＣとコンデンサ４０から電源を見込
んだインピーダンスＺ_ＰＳ（ラインＶcc及びＧＮＤ間）
とを比べたとき、デカップリングコンデンサ４０とライ
ンＶcc間に貫通型ＥＭＩフィルタ５０が形成されること
になるため、Ｚ_ＩＣ＜＜Ｚ_ＰＳの関係が満たされる。あ
わせて、貫通型ＥＭＩフィルタを用いたゾーンの分離に
よるＥＭＩ対策を施すことで、ＥＭＩの低減効果を発揮
できる。

【００２６】図４は貫通型ＥＭＩフィルタを用いたゾー
ンの分離によるＥＭＩ対策を説明したものである。機器
の機能ユニット部を遮蔽構造、すなわちシールド１と
し、電子機器のゾーン１から機能ユニット部のゾーン２
を遮蔽し、電源ライン、信号ライン、コントロールライ
ン等に貫通型ＥＭＩフィルタを装着する。また、ゾーン
２内の集積回路のゾーン３をシールド２で遮蔽し、前述
の電源ラインに貫通型ＥＭＩフィルタを装着する方法を
とることができる。本実施の形態では、ゾーン３として
最も狭い領域であるＩＣチップ２０を導体シールド５５
でシールドし、かつ貫通型ＥＭＩフィルタ５０を配置し
たことになり、ゾーンの分離によるＥＭＩ対策として見
た場合にも優れていることが判る。

【００２７】上記のようなフィルタ素子付きＩＣを構成
することにより、以下の効果を奏することができる。

【００２８】(１) デカップリングコンデンサとしての
積層チップコンデンサ４０とＩＣチップ２０で形成され
る電流ループを最小化できる。これによりＩＣのスイッ
チング動作に伴い流れる高周波電流のループを小さくで
き、ループから放射するＥＭＩを低く抑えることができ
る。

【００２９】(２) デカップリングコンデンサとしての
積層チップコンデンサ４０からみたＩＣチップ２０内の
インピーダンスを当該コンデンサ４０からみた直流電源
ラインのインピーダンスに比べて低くでき、デカップリ
ングコンデンサとＩＣチップ２０で形成される最小の電
流ループから他のループへの高周波電流の漏出を小さく
でき、他のより大きなループから放射するＥＭＩを低く
抑えることができる。

【００３０】(３) 上記(１)、(２)より、ＩＣチップ２
０に供給する直流電流の安定化やバッファー用ＩＣチッ
プの多出力の同時スイッチングノイズ（ΔＩノイズと言
われることがある）の低減に有効であり、同時スイッチ
ングノイズを低減させることにより、ＩＣが発生源とな
るＥＭＩの抑制効果を高めることができる。

【００３１】(４) ＩＣチップ面積の増大、製造原価の
高騰、設計の自由度の低下を招くことがなく、また装置
側のインダクタを形成する必要もなく、プリント基板の
面積が増加したり、プリント基板の製造原価が高くなる
こともない。従って、コストパーフォーマンスの良好な
高性能のデカップリング回路を構成できる。

【００３２】(５) 貫通型ＥＭＩフィルタ５０は複合磁
性体５１の外周を外部用電極５２で囲った構造を持ち、
インナーリードに単に磁性体を設けた構造のインピーダ
に比較してノイズに対する挿入減衰量を大きくできる。

【００３３】(６) 図４の貫通型ＥＭＩフィルタを用い
たゾーンの分離によるＥＭＩ対策からも明らかなよう
に、ゾーン３として最も狭い領域であるＩＣチップ２０
を対象としてシールドし、かつ貫通型ＥＭＩフィルタ５
０を配置したことにより、ゾーンの分離によるＥＭＩ低
減効果を得ることができる。

【００３４】図５及び図６で本発明に係るＥＭＩフィル
タ素子付きＩＣの第２の実施の形態を説明する。図５は
第２の実施の形態の構成図（概略平断面図）であり、図
６はＩＣの直流電源供給部分に着目したモデルをそれぞ
れ示している。

【００３５】この場合、ＩＣチップ２０に直流電源を供
給するためのＶ_ＤＤ用導体リード２５ａ、Ｖ_ＳＳ用導体
リード２５ｂ間（換言すればインナーリード２６ａ，２
６ｂ間）に接続されるようにＩＣチップ２０内にデカッ
プリングコンデンサ４１を設けている。つまり、Ｖ_ＤＤ
用導体リード２５ａ、Ｖ_ＳＳ用導体リード２５ｂがそれ
ぞれ接続されたＩＣチップ２０上のボンディングパッド
２１間に、半導体プロセスでデカップリングコンデンサ
４１を当該ＩＣチップ内に形成している。

【００３６】そして、貫通型ＥＭＩフィルタ５０は、導
体リード２５ａ、２５ｂの外装パッケージ３０の内側に
位置するインナーリード（インナーピン）２６ａ、２６
ｂの対の一方（本例では、図６のラインＶ_ＣＣに接続さ
れるべきＶ_ＤＤ端子となるインナーリード２６ａ）の周
囲に複合磁性体５１を形成させ、該複合磁性体５１の外
周に塗布、硬化あるいは無電解メッキ等の手法により外
部用電極５２を設け、該外部用電極５２を前記インナー
リード対の他方（本例では、図６のラインＧＮＤに接続
されるべきＶ_ＳＳ端子となるインナーリード２６ｂ）に
電気的に接続せしめるごとく構成したものである。

【００３７】前記貫通型ＥＭＩフィルタ５０はデカップ
リングコンデンサ４１の接続点と直流電源給電点（本例
では、導体リード２５ａ及び２５ｂ）との間にカスケー
ド接続となるように配置される。換言すれば、貫通型Ｅ
ＭＩフィルタ５０はデカップリングコンデンサ４１の接
続点よりも外側寄り位置に配置される。

【００３８】なお、その他の構成は前述の第１の実施の
形態と同様であり、同一又は相当部分に同一符号を付し
た。

【００３９】この第２の実施の形態によれば、前述の第
１の実施の形態の効果に加えて、デカップリングコンデ
ンサ４１を半導体プロセスでＩＣチップ２０内に予め形
成しておくことで、個別部品のコンデンサをインナーリ
ード対に接続する工程を省略して、製造工数を削減で
き、量産性の点で優れている。

【００４０】上述のように、ＩＣチップに直流電源を供
給するためのＶ_ＤＤ端子及びＶss端子として導出される
インナーリード２６ａ，２６ｂに、貫通型ＥＭＩフィル
タ５０を形成するための複合磁性体としては、図７に示
したような複素比透磁率（実数部μ’、虚数部μ”）を
示すフェライト焼結体粉末と樹脂結合材とを配合、混
練、成型した複合材料、図８に示したような複素比透磁
率を示す金属磁性体粉末と樹脂結合材とを配合、混練、
成型した複合材料が挙げられ、該複合磁性体はインナー
リード２６ａの周囲に樹脂成型技術で成型、固着され
る。

【００４１】フェライト焼結体粉末及び樹脂結合材より
成る複合材料で成型した複合磁性体の場合、フェライト
焼結材には高周波において複素比透磁率が大きいＮｉ−
Ｚｎ系フェライトが適する。この場合、Ｎｉ−Ｚｎ系の
母材を粉砕し、粒子のサイズをおよそ３０μｍに整粒す
る。フェライト焼結体粉末をインナーリード部分に成型
固着するための樹脂結合材には、例えば、ポリエステル
系、ポリフェニレンサルファイド（略称、ＰＰＳ）のよ
うな熱可塑性樹脂、エポキシ系、フェノール系等の熱硬
化性樹脂等が適する。フェライト焼結体粉末の重量配合
比率は５０％から８５％が磁気特性と成型性の面から適
性範囲である。つまり、フェライト焼結体粉末が５０％
未満では磁気特性が劣り、８５％を超えると成型性が損
なわれる。

【００４２】また、金属磁性体粉末及び樹脂結合材より
成る複合材料で成型した複合磁性体の場合、高周波にお
いて複素比透磁率が大きいＦｅ−Ｓｉ系が適する。この
場合、Ｆｅ−Ｓｉ系粉末には球状あるいは扁平状の粉末
が用いられる。球状粉末の直径はおよそ幅５０μｍに整
粒され、扁平状の粉末の寸法は長さ５０μｍ、厚さ０.
３μｍ位に加工される。この金属磁性体粉末をインナー
リード部分に成型固着するために用いる結合材には、上
記したフェライト焼結体粉末の結合材の場合と同様な熱
可塑性あるいは熱硬化性の樹脂が用いられる。この場
合、金属磁性体粉末の重量配合比率は磁気特性と成型性
の面から４０％から８０％が適性範囲である。つまり、
金属磁性体粉末が４０％未満では磁気特性が劣り、８０
％を超えると成型性が損なわれる。

【００４３】なお、上述のフェライト焼結体の粉末にお
いて、Ｍｎ−Ｍｇ系フェライト、Ｍｎ−Ｚｎ系フェライ
ト等を用い得ることは当然である。

【００４４】同様に、金属磁性体の粉末の場合、Ｆｅ−
Ｎｉ系、Ｆｅ−Ａｌ−Ｓｉ系等を用い得ることも当然で
ある。

【００４５】図９は、上記第１、第２の実施の形態に示
した貫通型ＥＭＩフィルタ５０の構造例であり、厚さ
０.１５mm、幅０.４mmの４２アロイ合金を用いた導体リ
ードのインナーリード２６ａの周囲に厚さ１.８mm、幅
１.５mm、長さ２.０mmの断面角筒形状となるよう前記Ｆ
ｅ−Ｓｉ系の扁平状粉末を８０％、ポリエステル系樹脂
の結合材を２０％の重量配合比率で配合、混練した複合
材料を作製し、複合磁性体５１として成型、固着させた
後、外周に外部用電極を形成したものである。

【００４６】図１０は、図９の貫通型ＥＭＩフィルタの
特性をインピーダンスが５０Ωの測定系で測定した時に
得られる減衰量の周波数特性である。図１０から判るよ
うに、ＩＣの高速スイッチング動作時に生じるＧＨｚ帯
での高周波電流を阻止する機能を備え、ＥＭＩを抑圧さ
せ得ることが判る。

【００４７】また、特に周波数１ＧＨｚ以上においては
複合磁性体が抵抗としての性質をもかもし出すため（複
素比透磁率の虚数部μr"が図８のように１ＧＨｚ前後で
増大しているため）、ＥＭＩのもととなる不要な高周波
エネルギーを消費させる働きもあり、インナーリード部
分における高周波電流を低減させるために極めて有効で
ある。

【００４８】以上本発明の実施の形態について説明して
きたが、本発明はこれに限定されることなく請求項の記
載の範囲内において各種の変形、変更が可能なことは当
業者には自明であろう。

【００４９】

【発明の効果】ＩＣをプリント基板に搭載した回路にお
いては、高速でスイッチング動作するＩＣが高周波電流
を生じ、この電流がＩＣに直流電源を供給するラインの
ループを流れ、ＥＭＩを放射させることが知られてい
る。こうしたＩＣを用いた回路においては直流電源を安
定に給電し、前記の高周波電流を低減させるため、Ｖcc
及びＧＮＤ間（ＩＣのＶ_ＤＤ及びＶss端子ピン間）にデ
カップリングコンデンサを設けている。デカップリング
コンデンサの容量値はバイパスさせる高周波電流によっ
て決まるが、１,０００ｐＦから０.１μＦ程度である。

【００５０】こうしたデカップリングコンデンサが接続
されたＩＣが多数接続される実用回路においては、各Ｉ
Ｃの動作速度の違いにより、デカップリングコンデンサ
の容量値が異なってくることがもとで、図１５に示した
ようにＩＣのスイッチング動作に伴い生じる高周波電流
は直流電源ラインを広範に流れるようになり、その電流
経路は個々のＩＣチップの電流ループ（ループＡ）に比
べて大きくなる。このループが大きくなるに従い、ルー
プから放射されるＥＭＩのレベルは高くなる。

【００５１】本発明の実施の形態で詳述したとおり、デ
カップリングコンデンサを備え、且つ、インナーリード
部に複合磁性体を用いて貫通型ＥＭＩフィルタを形成し
てなる本発明に係るＥＭＩフィルタ素子付きＩＣによ
り、次のような効果を奏することができる。

【００５２】(１) ＩＣのスイッチング動作により生ず
る高周波電流が流れるループを小さくできるため、この
ループから放射する電磁妨害波を低く抑えることができ
る。

【００５３】さらに、ＩＣチップの周囲を導体でシール
ドする構成とすれば、そのシールドと貫通型ＥＭＩフィ
ルタによりＩＣチップを外部から分離することができ
（ゾーン分離ができ）、いっそう優れたＥＭＩ対策とな
る。

【００５４】(２) インナーリード部分でＥＭＩを抑圧
できるため、ＩＣを実装するプリント配線基板上にＥＭ
Ｉを抑圧するための部品を不要とする、あるいは員数を
削減できる等の効果があり、基板サイズの縮小、配線パ
ターンの簡素化もでき、経済的効果が大きい。

【００５５】(３) Ｆｅ−Ｓｉ系等の金属磁性体粉末と
結合材樹脂より成る複合材料を成型して得られる複合磁
性体においてはＶＨＦ帯からＳＨＦ帯で、また、フェラ
イト焼結体粉末と結合材樹脂とより成る複合材料を成型
して得られる複合磁性体においてはＵＨＦ帯からＳＨＦ
帯で複素比透磁率が大きくＩＣが発生するＥＭＩの周波
数スペクトラムをカバーする。

【００５６】ちなみに、ＣＰＵ（マイクロプロセッサ）
のクロック周波数は５００ＭＨｚを超えるほどにもな
り、ＥＭＩとなるクロック周波数の高調波成分はＵＨＦ
帯からＳＨＦ帯にまで及ぶ。また、パーソナルコンピュ
ーターのメインクロック周波数は１００ＭＨｚを超える
ほどにまでなり、ＥＭＩとなるクロック周波数の高調波
成分はＶＨＦ帯からＳＨＦ帯にまで及ぶ。

【００５７】(４) インナーリード部分へ形成する貫通
型ＥＭＩフィルタは金型を用いた樹脂成型工法を適用で
きるため、形状、寸法設定の自由度が大きい。

【図面の簡単な説明】

【図１】本発明に係るＥＭＩフィルタ素子付きＩＣの第
１の実施の形態を示す平断面図である。

【図２】第１の実施の形態において、ＩＣの直流電源供
給部分に着目したモデルの等価回路図である。

【図３】第１の実施の形態におけるシールド構造を説明
する部分斜視図である。

【図４】ゾーン分離によるＥＭＩ対策を示す説明図であ
る。

【図５】本発明の第２の実施の形態を示す平断面図であ
る。

【図６】第２の実施の形態において、ＩＣの直流電源供
給部分に着目したモデルを示す等価回路図である。

【図７】貫通型ＥＭＩフィルタを構成するための複合磁
性体の一例であって、フェライト焼結体の粉末と樹脂結
合材より成る複合材料を成型して得られる複合磁性体の
複素比透磁率を示すグラフである。

【図８】貫通型ＥＭＩフィルタをを構成するための複合
磁性体の他の例であって、金属磁性体粉末と樹脂結合材
より成る複合材料を成型して得られる複合磁性体の複素
比透磁率を示すグラフである。

【図９】金属磁性体粉末と樹脂結合材より成る複合材料
を成型して得られる複合磁性体を用いた貫通型ＥＭＩフ
ィルタの構造の１例である。

【図１０】金属磁性体粉末と樹脂結合材より成る複合材
料を成型して得られる複合磁性体を用いた貫通型ＥＭＩ
フィルタの減衰量の周波数特性を示すグラフである。

【図１１】第１従来例の断面図である。

【図１２】第２従来例の斜視図である。

【図１３】第３従来例の回路図である。

【図１４】第３従来例の構造図である。

【図１５】デカップリングコンデンサに着目した電流帰
路モデルの回路図である。

【符号の説明】

１，５，２０ ＩＣチップ １０ ＩＣ ２１ ボンディングパッド ２５，２５ａ，２５ｂ 導体リード ２６，２６ａ，２６ｂ インナーリード ３０ 外装パッケージ ４０，４１ デカップリングコンデンサ ５０ 貫通型ＥＭＩフィルタ ５１ 複合磁性体 ５２ 外部用電極 ５５ 導体シールド

───────────────────────────────────────────────────── フロントページの続き (72)発明者 赤地 義昭 東京都中央区日本橋一丁目13番１号ティー ディーケイ株式会社内 (72)発明者 今野 忠重 東京都中央区日本橋一丁目13番１号ティー ディーケイ株式会社内 Ｆターム(参考） 5E321 AA32 BB53 GG05 GG09 5F067 CD10

Claims (4)

【特許請求の範囲】
1. 【請求項１】 集積回路チップと、 該集積回路チップに接続された直流電源供給用のインナ
   ーリード対の間に接続される静電容量素子と、 前記インナーリード対の一方の周囲に設けられる複合磁
   性体と、該複合磁性体の外周に設けられていて前記イン
   ナーリード対の他方に電気的に接続された外部用電極と
   を有する貫通型ＥＭＩフィルタとを外装パッケージ内部
   に備え、 前記貫通型ＥＭＩフィルタは前記インナーリードの前記
   静電容量素子の接続点よりも外側寄り位置に配置されて
   いることを特徴とするＥＭＩフィルタ素子付き集積回
   路。
2. 【請求項２】 前記外装パッケージに収納された前記集
   積回路チップに前記静電容量素子が設けられている請求
   項１記載のＥＭＩフィルタ素子付き集積回路。
3. 【請求項３】 前記複合磁性体は、フェライト焼結体の
   粉末及び樹脂結合材より成る複合材料、又は金属磁性体
   の粉末及び樹脂結合材より成る複合材料を成型したもの
   である請求項１又は２記載のＥＭＩフィルタ素子付き集
   積回路。
4. 【請求項４】 前記集積回路チップの周囲が導体でシー
   ルドされている請求項１，２又は３記載のＥＭＩフィル
   タ素子付き集積回路。