JPH04118946A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH04118946A JPH04118946A JP2237222A JP23722290A JPH04118946A JP H04118946 A JPH04118946 A JP H04118946A JP 2237222 A JP2237222 A JP 2237222A JP 23722290 A JP23722290 A JP 23722290A JP H04118946 A JPH04118946 A JP H04118946A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- input
- capacitor
- signal
- pads
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 239000003990 capacitor Substances 0.000 claims abstract description 23
- 238000000034 method Methods 0.000 abstract description 5
- 230000000694 effects Effects 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、超高速信号、特にＧＨｚ帯の高速信号を処理
する回路が集積された半導体集積回路装置に関する。
する回路が集積された半導体集積回路装置に関する。
（従来の技術）
光通信や各種測定機、スーパーコンピュータ等において
、超高速信号を処理するため、ＧＨｚ帯で動作する超高
速半導体集積回路が開発されている。この様な超高速集
積回路においては、低周波信号を扱う場合と異なり、信
号線間のクロストークや入出力パルスの立ち上がり、立
ち下がり特性の劣化等、高周波信号に特有の問題がある
。そのような問題を解決するための工夫はこれまでも種
々なされてきている。
、超高速信号を処理するため、ＧＨｚ帯で動作する超高
速半導体集積回路が開発されている。この様な超高速集
積回路においては、低周波信号を扱う場合と異なり、信
号線間のクロストークや入出力パルスの立ち上がり、立
ち下がり特性の劣化等、高周波信号に特有の問題がある
。そのような問題を解決するための工夫はこれまでも種
々なされてきている。
第４図は、実験的に採用している方式の超高速集積回路
チップの要部構成を示している。信号処理を行う主回路
部１には、図示のように電源線（接地線を含む。以下同
じ）２および各種信号線３ （３１，３２，・・・）が
、それぞれパッド４（４１，４２，・・・）から配設さ
れている。パッド４には、チップを実装するパッケージ
の端子に繋がるボンディングワイヤ５（５１，５２，・
・・）が接続されている。この例では、パッド４３およ
び４５が高速信号ａ、ｂの入出力パッドであり、パッド
４１．４７は電源以外の直流信号（低周波信号を含む。
チップの要部構成を示している。信号処理を行う主回路
部１には、図示のように電源線（接地線を含む。以下同
じ）２および各種信号線３ （３１，３２，・・・）が
、それぞれパッド４（４１，４２，・・・）から配設さ
れている。パッド４には、チップを実装するパッケージ
の端子に繋がるボンディングワイヤ５（５１，５２，・
・・）が接続されている。この例では、パッド４３およ
び４５が高速信号ａ、ｂの入出力パッドであり、パッド
４１．４７は電源以外の直流信号（低周波信号を含む。
以下同じ）Ａ、Ｂ用の入出力パッドであり、これらの間
に配置されているパッド４２゜４４．４Ｂか例えば電源
電位Ｖｃｃが供給される電源パッドとなっている。
に配置されているパッド４２゜４４．４Ｂか例えば電源
電位Ｖｃｃが供給される電源パッドとなっている。
この構成は、高速信号ａ、ｂが供給されるパ、ツド４３
４５の間に、交流的な接地電位である電源パッド４４を
配置することによって、二つの高速信号間のクロストー
クを防止している。高速信号のクロストークは主として
ボンディングワイヤ間で生じるが、この様に高速信号が
通るボンディングワイヤの間に交流的接地・線となるボ
ンディングワイヤ５４を配置することによって、クロス
トークが効果的に防止される。図の場合、高速信号ａ、
ｂと直流信号Ａ、Ｂ間のクロストークも問題になるため
、パッド４１と４３の間、４５と４７の間にもそれぞれ
、電源パッド４２．４６を配置している。
４５の間に、交流的な接地電位である電源パッド４４を
配置することによって、二つの高速信号間のクロストー
クを防止している。高速信号のクロストークは主として
ボンディングワイヤ間で生じるが、この様に高速信号が
通るボンディングワイヤの間に交流的接地・線となるボ
ンディングワイヤ５４を配置することによって、クロス
トークが効果的に防止される。図の場合、高速信号ａ、
ｂと直流信号Ａ、Ｂ間のクロストークも問題になるため
、パッド４１と４３の間、４５と４７の間にもそれぞれ
、電源パッド４２．４６を配置している。
この様な構成とすれば、高速信号のクロストークや特性
劣化を防止することができる。しかし、近年の傾向であ
る集積回路素子の高機能化のため、制御信号等が増大し
て必要なパッド数が増えると、チップ面積が増大し、そ
れにともなってパッケージも大きくしなければならない
といった問題か生じる。したかって余分な電源線を減ら
し、電源パッドも減らすことが望ましいが、これにも限
界がある。
劣化を防止することができる。しかし、近年の傾向であ
る集積回路素子の高機能化のため、制御信号等が増大し
て必要なパッド数が増えると、チップ面積が増大し、そ
れにともなってパッケージも大きくしなければならない
といった問題か生じる。したかって余分な電源線を減ら
し、電源パッドも減らすことが望ましいが、これにも限
界がある。
そこで考えられるのは、第４図において、高速信号入出
力パッド４３．４５と直流信号入出力パッド４１．４７
の間の電源パッド４２．４８を省略することである。す
なわち、レベルモニテタ等の直流電位またはごく低周波
の信号が入力される直流信号入出力パッド４１．４７を
交流的接地とみなして電源パッドの代りに用いる。しか
しこれは、パッド数を減らすというあくまでも次善の策
に過ぎない。これでは、高速信号が隣接する直流信号線
に結合して主回路部まで伝達するのを防止することがで
きず、回路動作上不都合が生じる。
力パッド４３．４５と直流信号入出力パッド４１．４７
の間の電源パッド４２．４８を省略することである。す
なわち、レベルモニテタ等の直流電位またはごく低周波
の信号が入力される直流信号入出力パッド４１．４７を
交流的接地とみなして電源パッドの代りに用いる。しか
しこれは、パッド数を減らすというあくまでも次善の策
に過ぎない。これでは、高速信号が隣接する直流信号線
に結合して主回路部まで伝達するのを防止することがで
きず、回路動作上不都合が生じる。
（発明が解決しようとする課題）
以上のように従来の超高速集積回路においては、クロス
トーク等を防止するために各高速信号入出力パッドの間
に電源パッドを配置することが行われるが、高機能化を
図ろうとするとパッド数が増大し、チップ面積の増大、
ひいてはパッケージの増大をもたらす、という問題があ
った。
トーク等を防止するために各高速信号入出力パッドの間
に電源パッドを配置することが行われるが、高機能化を
図ろうとするとパッド数が増大し、チップ面積の増大、
ひいてはパッケージの増大をもたらす、という問題があ
った。
本発明は、この様な問題を解決した超高速信号を扱う半
導体集積回路装置を提供することを目的とする。
導体集積回路装置を提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
本発明に係る半導体集積回路装置は、高速信号入出力パ
ッドに隣接して電源以外の直流信号入出力パッドが配置
された部分を有する構成とし、その場合に高速信号入出
力パッドに隣接する直流入出力パッドから主回路部まで
の信号線の途中に、その信号線の幅を拡大して一方の極
板とし、この極板に絶縁膜を介して対向する電源線を他
方の極板として構成したキャパシタを設けたことを特徴
とする。
ッドに隣接して電源以外の直流信号入出力パッドが配置
された部分を有する構成とし、その場合に高速信号入出
力パッドに隣接する直流入出力パッドから主回路部まで
の信号線の途中に、その信号線の幅を拡大して一方の極
板とし、この極板に絶縁膜を介して対向する電源線を他
方の極板として構成したキャパシタを設けたことを特徴
とする。
（作用）
本発明によれば、高速信号入出力パッドに隣接して電源
パッドに代って直流信号入出力パッドを設けることによ
って、パッド数を減らすことができる。また高速信号線
に隣接する直流信号線には、電源線との間で構成される
キャパシタを構成することによって、高速信号は直流信
号線に結合してもこのキャパシタによりバイパスされる
。したがって高速信号が直流信号線を介して主回路部に
伝達されることによる回路動作に対する悪影響が防止さ
れる。
パッドに代って直流信号入出力パッドを設けることによ
って、パッド数を減らすことができる。また高速信号線
に隣接する直流信号線には、電源線との間で構成される
キャパシタを構成することによって、高速信号は直流信
号線に結合してもこのキャパシタによりバイパスされる
。したがって高速信号が直流信号線を介して主回路部に
伝達されることによる回路動作に対する悪影響が防止さ
れる。
（実施例）
以下、本発明の詳細な説明する。
第１図は一実施例の集積回路チップの要部構成を示す。
集積回路は例えばＧａＡｓ集積回路である。信号処理を
行う主回路部１１には、電源線１２および各種信号線１
３ （１３１，１３２，・・・）が、それぞれパッド１
４ （１４１，１４２，・・・）から配設されている。
行う主回路部１１には、電源線１２および各種信号線１
３ （１３１，１３２，・・・）が、それぞれパッド１
４ （１４１，１４２，・・・）から配設されている。
パッド１４には、チップを実装するパッケージの端子に
繋がるボンディングワイヤ１５ （１５１，１５２，・
・・）が接続されている。この実施例では、パッド１４
２および１４４が高速信号ａ、ｂの入出力パッドであり
、これらの間には従来例と同様に電源電位Ｖｃｃが供給
される電源パッド１４３が配置されている。また高速信
号入出力用パッド１４２．１４４の電源パッド１４３と
反対側にそれぞれ隣接しては直流信号Ａ、Ｂ用の入出力
パッド１４１，１４５が配置されている。
繋がるボンディングワイヤ１５ （１５１，１５２，・
・・）が接続されている。この実施例では、パッド１４
２および１４４が高速信号ａ、ｂの入出力パッドであり
、これらの間には従来例と同様に電源電位Ｖｃｃが供給
される電源パッド１４３が配置されている。また高速信
号入出力用パッド１４２．１４４の電源パッド１４３と
反対側にそれぞれ隣接しては直流信号Ａ、Ｂ用の入出力
パッド１４１，１４５が配置されている。
そして高速信号用入出力パッド１４２，１４４にそれぞ
れ隣接する直流信号入出力パッド１４１゜１４５から主
回路部１に繋がる直流信号線１３１゜１３４の途中には
、その配線幅を拡大して一方の極板１６１，１６２とし
、これに対向する電源線１２を他方の極板としてそれぞ
れキャパシタＣ１゜Ｃ２が構成されている。
れ隣接する直流信号入出力パッド１４１゜１４５から主
回路部１に繋がる直流信号線１３１゜１３４の途中には
、その配線幅を拡大して一方の極板１６１，１６２とし
、これに対向する電源線１２を他方の極板としてそれぞ
れキャパシタＣ１゜Ｃ２が構成されている。
第２図は、その一方のキャパシタＣ２の部分の断面構造
を示している。すなわち集積回路チップ基板２１上に電
源線１２が配設され、この上に層間絶縁膜２２を介して
信号線１３が配設されるが、直流信号線１３の一部を大
きい面積として極板１６を構成して電源線１２に対向さ
せ、所定の容量値のキャパシタを構成している。
を示している。すなわち集積回路チップ基板２１上に電
源線１２が配設され、この上に層間絶縁膜２２を介して
信号線１３が配設されるが、直流信号線１３の一部を大
きい面積として極板１６を構成して電源線１２に対向さ
せ、所定の容量値のキャパシタを構成している。
第１図に示すように、キャパシタＣＩ、Ｃ２のための所
定面積の極板１６１．１６２を形成した場合に、それら
の下では電源線１２も極板１６１゜１６２に対応させて
面積を拡大して、極板として用いている。右側のキャパ
シタＣ２については、その右隣か電源線１２であるため
、その極板１６２を横長としている。これに対して左側
のキャパシタＣ１については、その左隣に他の信号線（
図示しない）が配置されるため、極板１６１を縦長とし
ている。このため、主回路部１１の領域に凹部を設けて
極板１６１が配置されるスペースを確保している。
定面積の極板１６１．１６２を形成した場合に、それら
の下では電源線１２も極板１６１゜１６２に対応させて
面積を拡大して、極板として用いている。右側のキャパ
シタＣ２については、その右隣か電源線１２であるため
、その極板１６２を横長としている。これに対して左側
のキャパシタＣ１については、その左隣に他の信号線（
図示しない）が配置されるため、極板１６１を縦長とし
ている。このため、主回路部１１の領域に凹部を設けて
極板１６１が配置されるスペースを確保している。
具体的な数値例を次に説明する。配線の層間絶縁膜とし
てシリコン酸化膜を用いた場合、その膜厚を６０００人
として、容量は約５７ｐＦ／ｌｌｌｌ１１２となる。集
積回路が周波数１０ＧＨｚの高周波信号を扱うとして、
この周波数に対してキャパシタＣＩ、Ｃ２のりアクタン
スを５０Ω以下とするためには、必要な面積は約５６０
０μｍ２となる。したがって例えば、これらのキャパシ
タＣ１，Ｃ２の面積として、８０μｍＸ１６０μｍ−１
２８００μｍ２を確保すれば、高速信号線から隣接する
直流信号線に１０ＧＨｚの信号が結合しても、これは主
回路部に入る前にほぼ完全にバイパスされ、主回路部へ
の影響は防止される。
てシリコン酸化膜を用いた場合、その膜厚を６０００人
として、容量は約５７ｐＦ／ｌｌｌｌ１１２となる。集
積回路が周波数１０ＧＨｚの高周波信号を扱うとして、
この周波数に対してキャパシタＣＩ、Ｃ２のりアクタン
スを５０Ω以下とするためには、必要な面積は約５６０
０μｍ２となる。したがって例えば、これらのキャパシ
タＣ１，Ｃ２の面積として、８０μｍＸ１６０μｍ−１
２８００μｍ２を確保すれば、高速信号線から隣接する
直流信号線に１０ＧＨｚの信号が結合しても、これは主
回路部に入る前にほぼ完全にバイパスされ、主回路部へ
の影響は防止される。
上記実施例は、集積回路チップ上のパッドと主回路部の
間での高速信号のクロストークを防止するものであるが
、主回路部内にもレイアウト上の制約が許す範囲で同様
のバイパス用のキャパシタを設けることが望ましい。
間での高速信号のクロストークを防止するものであるが
、主回路部内にもレイアウト上の制約が許す範囲で同様
のバイパス用のキャパシタを設けることが望ましい。
第３図はその様な実施例の集積回路の主回路部の構成を
示している。回路ブロック３１（３１１゜３１２、・・
・）は例えばスタンダードセル方式或いはビルディング
・ブロック方式等により構成される論理回路ブロックで
ある。これらの回路ブロック３１が配列されたセルアレ
イの間に配線領域が設けられ、ここに高速信号線３２
（３２１３２２、・・・） 直流信号線３３．電源線３
４（３４１，３４２，・・・）が図示のように配設され
ている。この実施例の場合、電源線３４１の幅を広くし
て、この上を走る直流信号線３３をこの電源線３４１の
部分で幅広に形成して極板３５として電源線３４１に対
向させて、キャパシタＣ３を構成している。
示している。回路ブロック３１（３１１゜３１２、・・
・）は例えばスタンダードセル方式或いはビルディング
・ブロック方式等により構成される論理回路ブロックで
ある。これらの回路ブロック３１が配列されたセルアレ
イの間に配線領域が設けられ、ここに高速信号線３２
（３２１３２２、・・・） 直流信号線３３．電源線３
４（３４１，３４２，・・・）が図示のように配設され
ている。この実施例の場合、電源線３４１の幅を広くし
て、この上を走る直流信号線３３をこの電源線３４１の
部分で幅広に形成して極板３５として電源線３４１に対
向させて、キャパシタＣ３を構成している。
この実施例によれば、主回路部内においても、高速信号
の直流信号線を介しての回り込みが防止される。
の直流信号線を介しての回り込みが防止される。
［発明の効果コ
以上述べたように本発明によれば、直流信号線の入出力
パッドを高速信号線の入出力パッドの隣に配置して集積
回路チップおよびパッケージの小形化を図りながら、直
流信号線にキャパシタを設ける事によって高速信号のク
ロストークの影響を確実に防止した、超高速の高性能集
積回路を得ることができる。
パッドを高速信号線の入出力パッドの隣に配置して集積
回路チップおよびパッケージの小形化を図りながら、直
流信号線にキャパシタを設ける事によって高速信号のク
ロストークの影響を確実に防止した、超高速の高性能集
積回路を得ることができる。
第１図は本発明の一実施例の集積回路の要部構成を示す
図、 第２図は第１図のＡ−Ａ’断面図、 第３図は他の実施例の集積回路の主回路部の構成を示す
図、 第４図は従来の集積回路の構成を示す図である。 １１・・・主回路部、１２・・・電源線、１３１１３４
・・・直流信号線、１３２，１３３・・・高速信号線、
１４ （１４１，１４２，・・・）・・・パッド、１５
（１５１，１５２，・・・）・・・ボンディングワイ
ヤ、１６ （１６１，１６２）・・・極板、２１・・・
集積回路チップ基板、２２・・・層間絶縁膜、３１
（３１１’、３１２ 、 ・・・）・・・回路ブロッ
ク、３２（３２１，３２２，・・・）・・・高速信号線
、３３・・・直流信号線、３４ （３４１，３４２，・
・・）・・・電源線、３５・・・極板、Ｃ１、Ｃ２，Ｃ
８・・・キャパシタ。 出願人代理人 弁理士 鈴江武彦 第 筒
図、 第２図は第１図のＡ−Ａ’断面図、 第３図は他の実施例の集積回路の主回路部の構成を示す
図、 第４図は従来の集積回路の構成を示す図である。 １１・・・主回路部、１２・・・電源線、１３１１３４
・・・直流信号線、１３２，１３３・・・高速信号線、
１４ （１４１，１４２，・・・）・・・パッド、１５
（１５１，１５２，・・・）・・・ボンディングワイ
ヤ、１６ （１６１，１６２）・・・極板、２１・・・
集積回路チップ基板、２２・・・層間絶縁膜、３１
（３１１’、３１２ 、 ・・・）・・・回路ブロッ
ク、３２（３２１，３２２，・・・）・・・高速信号線
、３３・・・直流信号線、３４ （３４１，３４２，・
・・）・・・電源線、３５・・・極板、Ｃ１、Ｃ２，Ｃ
８・・・キャパシタ。 出願人代理人 弁理士 鈴江武彦 第 筒
Claims (1)
- 高速信号入出力パッドに隣接して電源以外の直流信号
入出力パッドが配置された部分を有し、前記直流入出力
パッドから主回路部までの信号線の途中に、その信号線
の幅を拡大して一方の極板とし、この極板に絶縁膜を介
して対向する電源線を他方の極板として構成したキャパ
シタが設けられていることを特徴とする半導体集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2237222A JPH04118946A (ja) | 1990-09-10 | 1990-09-10 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2237222A JPH04118946A (ja) | 1990-09-10 | 1990-09-10 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04118946A true JPH04118946A (ja) | 1992-04-20 |
Family
ID=17012192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2237222A Pending JPH04118946A (ja) | 1990-09-10 | 1990-09-10 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04118946A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007019185A (ja) * | 2005-07-06 | 2007-01-25 | Seiko Epson Corp | インターフェース回路を内蔵した集積回路装置及び電子機器 |
-
1990
- 1990-09-10 JP JP2237222A patent/JPH04118946A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007019185A (ja) * | 2005-07-06 | 2007-01-25 | Seiko Epson Corp | インターフェース回路を内蔵した集積回路装置及び電子機器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8178974B2 (en) | Microstrip structure including a signal line with a plurality of slit holes | |
| WO2002091515A1 (en) | Transmission line type components | |
| US6281756B1 (en) | Transistor with internal matching circuit | |
| US4947233A (en) | Semi-custom LSI having input/output cells | |
| JPH0462955A (ja) | 集積回路装置 | |
| JP4932980B2 (ja) | オン・ダイ型のデカップリング・キャパシタンスを有する半導体ダイ | |
| JPH07297609A (ja) | 半導体装置 | |
| JPH04118946A (ja) | 半導体集積回路装置 | |
| JPH02284448A (ja) | 半導体装置 | |
| JP2724193B2 (ja) | 半導体装置 | |
| JPS63142656A (ja) | セミカスタム半導体集積回路 | |
| JPH0530069B2 (ja) | ||
| KR100255060B1 (ko) | 반도체 장치 | |
| JP3847578B2 (ja) | プリント配線板 | |
| JP3637903B2 (ja) | 半導体回路の製造方法 | |
| JPH09223758A (ja) | 半導体装置 | |
| JPH0590427A (ja) | 半導体集積回路装置 | |
| JP2812263B2 (ja) | 高周波回路 | |
| JPH08298307A (ja) | 半導体装置 | |
| JPH05343525A (ja) | 半導体集積回路 | |
| JPS63133701A (ja) | マイクロ波半導体装置 | |
| JPS63184358A (ja) | 半導体集積回路 | |
| JPH03211842A (ja) | Ｉｃチップの実装構造 | |
| JPH022122A (ja) | 半導体集積回路装置 | |
| JPH01212456A (ja) | 半導体装置用パッケージ |