JP2010165737A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

【課題】コンタクト抵抗を低くし、かつ半導体装置が大型化することを抑制する。
【解決手段】能動素子は、第１電極２１０（ゲート電極）及び第２電極２２０（拡散層領域）を有している。ゲート電極２１０の表面には第１金属化合物層２１２（シリサイド層）が形成されており、拡散層領域２２０の表面には第２金属化合物層２２２（シリサイド層）が形成されている。ゲート電極２１０には第１コンタクト３１０が接続しており、拡散層領域２２０には第２コンタクト３２０が接続している。第１コンタクト３１０は、基板２００に平行な方向の断面形状が長方形又は楕円であり、かつ下端が第１金属化合物層２１２に入り込んでいるが、突き抜けていない。第２コンタクト３２０は、基板２００に平行な方向の断面形状が円である。
【選択図】図１

Description

本発明は、コンタクトを有する半導体装置及び半導体装置の製造方法に関する。

近年の半導体装置の性能向上により、半導体装置のギガヘルツを超える周波数で動作する半導体装置が実用化されている。特に近年は、従来は難しいとされていた、シリコン基板により構成された無線通信用途の半導体装置が実用化されている。

半導体装置は、主に能動素子と配線により形成されている。これらのうち能動素子の性能向上は、主にゲート長の微細化と短チャネル効果の抑制により達成されている。一方、能動素子の寸法が微細化すると、これに伴って配線寸法が縮小される。配線の寸法が縮小すると、配線抵抗の上昇や、配線間の寄生容量が増加する。これらの問題に対しては、抵抗率の低い銅配線の導入や、シリコン酸化膜と比較して比誘電率の低い配線層間膜材料を導入することが行なわれている。また、近年の微細化された半導体装置の製造方法によれば、金属配線の厚さを薄くすることにより、配線間の寄生容量を低減し、配線遅延（ＲＣ遅延）を低減している。しかし、近年は、金属配線の厚さの薄膜化により、金属配線の層抵抗が大きくなってしまうという問題が顕在化してきている。

一方で、近年の半導体装置によれば、アナログ信号を扱う回路とロジック信号を扱う回路とを、１つの半導体基板上に集積する構成をとることがある。かかる半導体装置を設計する場合、設計者は、論理回路（ロジック回路）向けに最適化された半導体装置の製造方法により決められたデザインルール（設計基準）に従って、回路設計を行う。しかしながら、アナログ回路を設計する場合は、回路を構成する金属配線の損失が小さいことが重要であるにもかかわらず、ロジック回路向けに最適化された半導体装置の製造方法に従っていたため、ＲＣ遅延の低減を目的として金属配線の膜厚を薄く形成する必要があった。このため、アナログ回路に用いるには配線抵抗が高くなっていた。

以上のような背景により、近年の微細化された半導体装置の製造方法により無線回路のようなアナログ回路を設計する場合、金属配線の配線抵抗の上昇により、ギガヘルツ帯で動作する半導体装置の高周波特性が劣化してしまう可能性があった。すなわち、金属配線の寄生抵抗により、高周波領域で動作する能動素子の性能指標である最大発振周波数が低下してしまう。更には、配線間の寄生容量により、能動素子の遮断周波数が低下してしまう。ここで、一般的には、遮断周波数は、能動素子の電流利得が零になる周波数として表され、最大発振周波数は、電力利得が零になる周波数として定義される、能動素子の性能指標である。遮断周波数（ｆ_Ｔ）、及び最大発振周波数（ｆ_ｍａｘ）はそれぞれ（１）式と（２）式により表される。

ここで、ｇｍは能動素子のトランスコンダクタンス、Ｃ_Ｇは能動素子のゲート-ソース間容量、ｇ_ＤＳはドレインコンダクタンス、Ｒ_Ｇはゲート抵抗、Ｒ_Ｓはソース抵抗、Ｃ_ＧＤは能動素子のゲート-ドレイン間容量である。この式によれば、能動素子のゲート-ソース間寄生容量により遮断周波数は低下し、能動素子のゲート抵抗、及びソース抵抗の増加により、能動素子の最大発振周波数が低下してしまうことが分かる。

一方、半導体基板に形成された能動素子と、半導体素子と外部接続用の金属配線とを、一般に"コンタクト"や"プラグ"と呼称される接続部により接続する必要がある。この接続部は、一般に円筒状に形成されるが、その寸法は、能動素子の寸法縮小に合わせて縮小されている。例えば接続部は、直径７０ナノメートル以下、高さは２００ナノメートル程度のアスペクト比を有するまでに微細化されている。かかる寸法により形成された接続部は、ひとつの接続部あたり数十オームという高い抵抗値を有することがある。また、複数形成された接続部の抵抗値のバラツキも大きくなってしまう。したがって、金属配線抵抗の上昇と同様に、接続部の寄生抵抗も、能動素子の高周波特性の劣化要因となっている。

ここで、上述したような金属配線抵抗、及びゲート電極と金属配線との接続部の抵抗の高抵抗化により、半導体基板に形成された能動素子の高周波特性が低下してしまう理由を、以下に説明する。

例えば、現在広く用いられている従来の技術によれば、ギガヘルツ帯以上の無線周波数領域において、広帯域、高利得、低雑音、等の良好な高周波特性を得るための半導体装置の能動素子のレイアウトとしては、一般に「マルチフィンガー構造」と呼ばれる構造をとることが多い。図２５を参照すると、半導体基板（図示しない）表面に、素子分離膜１０１が形成され、素子分離膜１０１内には拡散層領域１０２が形成されている。拡散層領域１０２は、コンタクト１０３を介してソース或いはドレイン配線１０４に接続される。一方、複数のゲートフィンガー１０５は、通常用いられるＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）型能動素子と同様に、拡散層領域１０２をまたぐ形に形成されている。ゲートフィンガー１０５は、素子分離膜１０１上まで延伸しており、能動素子のチャネルと平行の位置関係に延在する外部接続用のゲート電極１０６を形成している。この外部接続用のゲート電極１０６は、複数のコンタクト１０７により、金属配線１０８に接続されている。すなわち、図２５に示すように、１本で形成されるべきゲートを、複数のゲートフィンガー１０５に分割し、複数の能動素子を並列接続した形に、能動素子を形成する。かかる構造により、ゲート抵抗を低減し、かつ、ゲート-ソース間、及びゲート-ドレイン間の寄生容量を低減することが可能となり、能動素子の高周波特性を向上させることができる。無線回路に必要な増幅器を構成するために、該構造により能動素子の利得を向上させるためには、ゲート幅Ｗを増加すればよい。マルチフィンガー構造においてゲート幅Ｗを広げるためには、ゲートフィンガー１０５の数を多くすればよい。

しかしながら、かかる構造によれば、無線回路に必要な高い利得を得るためにフィンガー数を多くして能動素子を並列に形成した場合、図２５に示すように、能動素子の拡散層領域１０２の外に形成された、能動素子のチャネルと平行の位置関係にあるゲート電極１０６と、ゲート電極１０６とコンタクト１０７を介して並列接続された金属配線１０８の長さが長くなり、結果として能動素子のゲートにつく寄生抵抗が大きくなってしまい、能動素子の最大発振周波数が低下してしまう可能性がある。特に、近年の微細化された半導体装置の製造方法によれば、金属配線１０８およびコンタクト１０７の抵抗が大きいため、能動素子の最大発振周波数が低下してしまう。

そこで、例えば特許文献１には、上下に隣接した複数の配線同士を並列に接続し、配線抵抗を低減する技術が開示されている。特許文献１によれば、上下層間に形成された金属配線を互いに並列接続することにより、金属配線の配線抵抗を低減することができる、とされている。更には、互いに並列接続される金属配線を接続するビアを、長方形形状乃至は楕円形状として形成し、更には、長方形形状乃至は楕円形状を有するビアを、互いに並列接続される金属配線と同等の幅に形成することにより、金属配線の実効的な抵抗を、更に低減することができる、とされている。

また特許文献２には、携帯電話の充電器等に用いるドライバトランジスタの寄生バイポーラ動作を抑制するために、ドライバトランジスタのソース拡散層と、バックゲート拡散層とを、同一基板表面に隣接させて形成し、各々を溝状の接続部により接続する技術が開示されている。この技術によれば、寄生バイポーラ動作を抑制し、ドライバトランジスタのブレークダウン電圧を向上させることができる、とされている。

また特許文献３には、コンタクトをバラスト抵抗として用いたＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子が開示されている。この技術によれば、ＥＳＤ保護素子を形成するトランジスタの拡散層上のコンタクトを、バラスト抵抗として利用することにより、ＥＳＤ保護素子面積の低減を図り、かつＥＳＤイベント発生時における、互いに並列接続された各々のＥＳＤ保護素子の動作の均一化を図っている。

特開２００３−４５９６１号公報 特開２００７−２７３７８４号公報 特開２００５−１８３６６１号公報 特開２０００−３１５７８２号公報 特開２００１−２４４３３４号公報 特開２００２−０５７２３０号公報 特開２００４−１７２５８３号公報 特開２００４−２９６６６５号公報 特開２００５−１２９５９６号公報 特開２００６−１６５２９１号公報 特開２００６−２３５２８１号公報 特開２００６−２８７２１６号公報 特開平１０−２１４８９３号公報

特許文献３に記載の技術によれば、拡散層と配線とを接続するコンタクトをバラスト抵抗素子として用いるＥＳＤ保護素子が開示されているが、ＥＳＤ保護ダイオードに接続するコンタクト抵抗増加とばらつき増加のため、ＥＳＤイベント発生時に、各コンタクトの許容値を超える大きな電流が流れた場合にＥＳＤ耐性が劣化してしまう可能性があった。このように、コンタクト抵抗を低くすることは重要である。

一方、特許文献１及び特許文献２に記載の技術によれば、溝形状を有するコンタクトを用いていたが、これによってもコンタクト抵抗を十分に低くすることはできなかった。また溝形状を有するコンタクトを用いると、半導体装置が大型化する可能性があった。

本発明によれば、基板に形成され、第１電極及び第２電極を有する能動素子と、
前記第１電極の表面に形成された第１金属化合物層と、
前記第２電極の表面に形成された第２金属化合物層と、
前記第１電極に接続する第１コンタクトと、
前記第２電極に接続する第２コンタクトと、
を備え、
前記第１コンタクトは、前記基板に平行な方向の断面形状が長方形又は楕円であり、かつ下端が前記第１金属化合物層に入り込んでおり、
前記第２コンタクトは、前記基板に平行な方向の断面形状が円である半導体装置が提供される。

本発明によれば、第１コンタクトは、基板に平行な方向の断面形状が長方形又は楕円であり、かつ下端が第１金属化合物層に入り込んでいる。このため、第１コンタクトと第１金属化合物層の接触面積が増加し、第１コンタクトと第１金属化合物層のコンタクト抵抗が低くなる。従って、第１電極におけるコンタクト抵抗を低くすることができる。また第２コンタクトは断面形状が円であるため、全てのコンタクトを長方形又は楕円にする場合と比較して、半導体装置が大型化することを抑制できる。

本発明によれば、半導体基板に、第１電極及び第２電極を有する能動素子を形成する工程と、
前記第１電極上に第１金属化合物層を形成し、かつ前記第２電極上に第２金属化合物層を形成する工程と、
前記能動素子上、前記第１金属化合物層上、及び前記第２金属化合物層上に絶縁膜を形成する工程と、
前記絶縁膜に、長方形形状乃至は楕円形状を有していて下端が前記第１金属化合物層に入り込んでいる第１開口部と、円形状を有していて前記第２金属化合物層上に位置する第２開口部とを形成する工程と、
前記第１開口部に第１コンタクトを埋め込み、かつ前記第２開口部に第２コンタクトを埋め込む工程と、
を備える半導体装置の製造方法が提供される。

本発明によれば、コンタクト抵抗を低くすることができ、かつ半導体装置が大型化することを抑制できる。

第１の実施の形態に係る半導体装置の平面図である。 第１の実施の形態の変形例に係る半導体装置の平面図である。 図１及び図２のＡ−Ａ´断面図である。 第１の実施の形態の変形例に係る半導体装置の断面図である。 第１の実施の形態に係る半導体装置の製造方法を示す平面図である。 図５のＡ−Ａ´断面図である。 第１の実施の形態に係る半導体装置の製造方法を示す断面図である。 第１の実施の形態に係る半導体装置の製造方法を示す断面図である。 第１の実施の形態に係る半導体装置の製造方法を示す断面図である。 第１の実施の形態に係る半導体装置の製造方法を示す断面図である。 第１の実施の形態に係る半導体装置の製造方法を示す断面図である。 第１の実施の形態に係る半導体装置の製造方法を示す断面図である。 第１の実施の形態に係る半導体装置の製造方法を示す断面図である。 第１の実施の形態に係る半導体装置の製造方法を示す断面図である。 第２の実施の形態に係る半導体装置を示す平面図である。 第２の実施の形態の変形例に係る半導体装置を示す平面図である。 第２の実施の形態に係る半導体装置を示す断面図である。 第２の実施の形態の変形例に係る半導体装置を示す断面図である。 第２の実施の形態の変形例に係る半導体装置を示す断面図である。 第３の実施形態に係る半導体装置の平面図である。 図２０のＡ−Ａ´断面図である。 第３の実施形態に係る半導体装置の変形例を示す平面図である。 第４の実施形態に係る半導体装置の平面図である。 第４の実施形態に係る半導体装置の変形例を示す平面図である。 マルチフィンガー構造を説明するための平面図である。

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

図１は、第１の実施の形態に係る半導体装置の平面図である。この半導体装置は、基板２００（例えばシリコン基板などの半導体基板）に形成された能動素子を備える。能動素子は、第１電極２１０（ゲート電極）及び第２電極２２０（拡散層領域）を有している。ゲート電極２１０の表面には第１金属化合物層２１２（シリサイド層）が形成されており、拡散層領域２２０の表面には第２金属化合物層２２２（シリサイド層）が形成されている。ゲート電極２１０には第１コンタクト３１０が接続しており、拡散層領域２２０には第２コンタクト３２０が接続している。第１コンタクト３１０は、基板２００に平行な方向の断面形状が長方形又は楕円であり、かつ下端が第１金属化合物層２１２に入り込んでいるが、突き抜けていない。第２コンタクト３２０は、基板２００に平行な方向の断面形状が円である。またゲート電極２１０（素子分離膜２０２上の部分も含む）の面積は、例えば拡散層領域２２０の面積より大きい。

詳細には、この半導体装置は「マルチフィンガー構造」と呼称される構造を有する、高周波用途の能動素子であり、ゲート電極２１０並びに拡散層領域２２０（ソース／ドレイン拡散層領域）を有するトランジスタ型の素子である。能動素子を構成するゲート電極２１０のうち、基板２００（たとえばシリコン基板などの半導体基板）の表面に形成される素子分離膜２０２の直上に位置する部分と、ゲート電極２１０の更に直上に位置する第１の第１配線４１０とは第１コンタクト３１０により接続されている。第１コンタクト３１０の上面は、長方形形状又は楕円形状を有している。通常用いられる半導体装置の製造方法によれば、コンタクトは略円筒形状を有しており、半導体基板に対して垂直方向からコンタクトを見ると、円形となっている。これに対して第１コンタクト３１０は、基板２００に対して垂直方向から見た場合に、略長方形形状を有している。

なお、通常用いられる微細パターンの形成方法を用いて長方形形状のパターンを形成する場合、図２に示すように、長方形形状の角が丸められたパターン形状を有する形状に形成されることが多い。このように第１コンタクト３１０は、長方形形状か、或いは図２に図示されるような略楕円形状を有していても良い。

更には、図１及び図２に示した破線Ａ−Ａ'を切断面とした断面図を示した図３を参照すると、素子分離膜２０２上のゲート電極２１０は、多結晶シリコンか、或いは、一般にメタルゲートと呼称される、ニッケル、プラチナ、コバルト、ジルコニウム、タングステン、チタン、ハフニウム、タンタル、アルミ、ルテニウム、パラジウム、などの金属、及びそれらの化合物、或いはそれらの積層構造により構成されている。ゲート電極２１０の表面には、ゲート電極２１０と、第１コンタクト３１０との間の界面抵抗を低減するために、第１金属化合物層２１２が形成されている。第１コンタクト３１０の下端は、素子分離膜２０２上のゲート電極２１０表面の第１金属化合物層２１２に入り込んでいる。

第１金属化合物層２１２は、例えばゲート電極２１０が多結晶シリコンにより形成されている場合、シリサイドと呼称される、シリコンと、コバルト、ニッケル、或いはプラチナなどとの金属化合物により形成されている。第１金属化合物層２１２が形成されることにより、第１コンタクト３１０とゲート電極２１０のオーミックな接合が形成される。なおゲート電極２１０が、メタルゲートと呼称されるように、例えば、ニッケル、プラチナ、コバルト、ジルコニウム、タングステン、チタン、ハフニウム、タンタル、アルミ、ルテニウム、パラジウム、などの金属材料により形成される場合においても、第１金属化合物層２１２は、シリサイドにより形成することができる。このように、ゲート電極２１０を構成する材料により、本実施形態の範囲が制限されるものではない。

円筒状である第２コンタクト３２０の相互間隔は、例えば、設計基準により規定される最小間隔としても良い。複数の第１コンタクト３１０の相互間隔は、十分離間させ、更には、第２コンタクト３２０との間隔を離間させることが好ましい。例えば、複数の第１コンタクト３１０は、長手方向が同一の向きに向いており、かつ長手方向に沿った同一直線上に配置されている。そして、複数の第１コンタクト３１０の相互間隔は、第１コンタクト３１０の短辺又は短軸の４倍以上であるのが好ましい。長方形又は楕円形のコンタクトが互いに並行に配置される場合、レジストパターニングを行う際の光の位相干渉により、互いに並行配置されたコンタクト間に望ましくないパターニングが形成されてしまうことがある。このため、第１コンタクト３１０と第２コンタクト３２０が隣接する場合は、両者の間隔を、第１コンタクト３１０の短辺又は短軸の２倍以上の距離に離間させることが好ましい。これにより、通常用いられる半導体装置の微細加工方法を用いた場合に、第１コンタクト３１０の周囲に、干渉光による好ましくない余剰パターンを発生させることなく、好ましい第１コンタクト３１０の開口パターンを形成することができる。

なお、第２コンタクト３２０と第１コンタクト３１０の距離は、半導体装置の設計基準により規定される、拡散層領域２２０とゲート電極２１０の距離、或いはソース・ドレイン上の第２配線４２０と、ゲート電極２１０上の第１配線４１０との間隔とすることにより、十分離間させることができる。

またこの半導体装置は、上記したようにマルチフィンガー構造を有しており、複数の能動素子、素子分離膜２０２、絶縁膜３００、及び第１配線４１０を備える。素子分離膜２０２は、複数の能動素子を他から分離する。絶縁膜３００は、ストッパ膜２０４を介して素子分離膜２０２上及び複数の能動素子上に形成されており、第１コンタクト３１０及び第２コンタクト３２０が埋め込まれている。第１配線４１０は、絶縁膜３００に埋め込まれており、第１コンタクト３１０に接続している。複数の能動素子それぞれのゲート電極２１０は、素子分離膜２０２上に延伸しており、かつ素子分離膜２０２上において互いに接続している。そして第１コンタクト３１０は、ゲート電極２１０のうち素子分離膜２０２上に位置する部分に接続している。また第１配線４１０は、能動素子のチャネル方向と平行に延伸している。

絶縁膜３００には、第２配線４２０が埋め込まれている。第２配線４２０は、能動素子の第２コンタクト３２０に接続している。本図に示す例において、第１コンタクト３１０、第２コンタクト３２０、第１配線４１０、及び第２配線４２０はシングルダマシン法により形成されている。すなわち第１配線４１０と第１コンタクト３１０の間にはバリア膜４１２が形成されており、第２配線４２０と第２コンタクト３２０の間にはバリア膜４２２が形成されている。なお絶縁膜３００は複数の絶縁膜の積層構造により形成される場合があるが、図３においては複数の絶縁膜の図示を省略している。

絶縁膜３００上には、第２絶縁膜５００が形成されている。第２絶縁膜５００には、ビア５２０及び第３配線５１０が埋め込まれている。ビア５２０は、第２配線４２０と第３配線５１０を接続している。ビア５２０及び第３配線５１０は、デュアルダマシン法により形成されている。なお第２絶縁膜５００は一つ又は複数の絶縁膜により形成されている。

また、少なくとも一つの能動素子（本図に示す例では一つのマルチフィンガー構造を構成する全ての能動素子）において、第１電極としてのゲート電極２１０には一つ又は複数の第１コンタクト３１０のみが接続しており、第２電極としての拡散層領域２２０には一つ又は複数の第２コンタクト３２０のみが接続している。

また、第２コンタクト３２０の下端は、基板２００に垂直な方向において第１コンタクト３１０の下端より基板２００に近く、かつ拡散層領域２２０上の第２金属化合物層２２２の上面と略同一の高さに位置している。ここで第２コンタクト３２０には、バリア膜も含まれる。

図４は、図１及び図２に示した破線Ａ−Ａ'を切断面とした断面図の変形例を示している。本図に示す例は、第１コンタクト３１０、第２コンタクト３２０、第１配線４１０、及び第２配線４２０がデュアルダマシン法により形成されている点を除いて、図３に示した例と同様の構成である。この場合において、第１コンタクト３１０は第１配線４１０と一体的に形成されており、第２コンタクト３２０は第２配線４２０と一体的に形成されている。

次に、図１〜図３に示した半導体装置の製造方法を、図面を用いて詳細に説明する。まず、基板２００に、ゲート電極（第１電極）２１０及び拡散層領域（第２電極）２２０を有する能動素子を形成する。次いで、ゲート電極２１０上に第１金属化合物層２１２を形成し、かつ拡散層領域２２０上に第２金属化合物層２２２を形成する。次いで、能動素子上、第１金属化合物層２１２上、及び第２金属化合物層２２２上に絶縁膜３００を形成する。次いで、絶縁膜３００に、第１開口部３１１及び第２開口部３２１を形成する。第１開口部３１１は、長方形形状乃至は楕円形状を有していて下端が第１金属化合物層２１２に入り込んでいる。第２開口部３２１は、円形状を有していて第２金属化合物層２２２上に位置する。次いで、第１開口部３１１に第１コンタクト３１０を埋め込み、かつ第２開口部３２１に第２コンタクト３２０を埋め込む。以下、詳細に説明する。

まず図５の平面図及び図６のＡ−Ａ´断面図に示すように、基板２００上に、素子分離膜２０２、ゲート電極２１０、及び拡散層領域２２０を形成する。次いで、ゲート電極２１０上に第１金属化合物層２１２を形成し、かつ拡散層領域２２０上に第２金属化合物層２２２を形成する。次いで、素子分離膜２０２上、第１金属化合物層２１２上、及び第２金属化合物層２２２上に、ストッパ膜２０４を形成する。ストッパ膜２０４は、例えば窒化シリコン膜などの絶縁膜である。

次いで図７に示すように、ストッパ膜２０４上に、絶縁膜３０２及び絶縁膜３０１をこの順に堆積する。絶縁膜３０２及び絶縁膜３０１は、通常用いられる半導体装置の製造方法で使用される方法、例えば塗布法や化学気相成長（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ， ＣＶＤ）法により、堆積される。なお、好ましくない寄生容量を低減するために、絶縁膜３０２は、比誘電率が４．２以下の低誘電率膜であることが、より好ましい。ただし、絶縁膜３０２及び絶縁膜３０１は、第１コンタクト３１０および第２コンタクト３２０の埋め込みの際にかかる熱ストレスに対して、十分な耐性を持っていることが必要である。絶縁膜３０１は、絶縁膜３０２をパターニングする際にマスクとするべく堆積したり、或いは、第１コンタクト３１０および第２コンタクト３２０を形成する金属膜を、化学機械研磨法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ， ＣＭＰ法）により除去する際に犠牲層として機能させるために堆積させることが多いものであって、絶縁膜３０２と比較して比誘電率が高く、機械強度が強い膜が選択されることが多い。従って、絶縁膜３０１は、第１コンタクト３１０および第２コンタクト３２０を形成する金属膜を、化学機械研磨法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ， ＣＭＰ法）により除去する際に、同時に除去することが好ましい。

次いで図８に示すように、絶縁膜３０１の上に、レジストパターン５０を形成する。レジストパターン５０は、第１コンタクト３１０が形成される領域には長方形形状乃至は楕円形状の開口パターン５２を有しており、第２コンタクト３２０が形成される領域には円形状の開口パターン５４を有している。なお、レジストパターン５０には、後のエッチング工程の際に、絶縁膜３０２の肩落ちを抑制するために用いられるような、フォトレジスト、絶縁膜、反射防止膜、有機膜等の積層構造を用いても良い。

次いで図９に示すように、反応性イオンエッチング等の方法を用いて、レジストパターン５０をマスクとして、絶縁膜３０１，３０２に第１開口部３１１及び第２開口部３２１を形成する。反応性イオンエッチングを行うことにより、レジストパターン５０のうち開口パターン５２の下には長方形形状乃至は楕円形状の第１開口部３１１が形成され、開口パターン５４の下には円筒状の第２開口部３２１が形成される。円形状である第２開口部３２１と比較して開口面積の大きい第１開口部３１１には反応性ガスが入り込みやすい。従って、絶縁膜３０２がエッチングされる速度は、第２開口部３２１よりも第１開口部３１１の方が速くなることが多い。本実施形態における半導体装置の形成方法はこの特性を利用している。すなわち、よりエッチング速度の速い第１開口部３１１は、第２開口部３２１をストッパ膜２０４までエッチングするために必要な時間と同時間で、より深くエッチングされる。この結果、第１開口部３１１の下端は、ストッパ膜２０４に入り込む。なお、エッチングに用いるガス系や圧力等の条件によっては、エッチングによる生成物が側壁に付着し、絶縁膜３０２のエッチング速度が遅くなってしまうか、或いは、極端な場合には、エッチング生成物により開口部が閉塞してしまうなどの問題がおこることがある。このような場合は、反応ガス系の組成や圧力等を調整することにより、反応物により前記長方形形状乃至は楕円形状の開口部が閉塞しないようなエッチング条件にてエッチングを行う必要がある。その後、レジストパターン５０を除去する。

次いで図１０に示すように、能動素子を構成するゲート電極２１０上の第１金属化合物層２１２及び拡散層領域２２０上の第２金属化合物層２２２にコンタクトを形成するために、第１開口部３１１の底部及び第２開口部３２１の底部に位置するストッパ膜２０４をエッチバックし、第１金属化合物層２１２及び第２金属化合物層２２２を露出させる。次いで、より確実にコンタクトを形成するために、例えば、ＲＦスパッタリングなどの方法により、余剰なストッパ膜２０４、エッチング生成物、及び第１金属化合物層２１２の表面を、物理的にエッチングする。スパッタリングによるエッチングは、材料に関わらずほぼ同じ速度で進行するため、第１金属化合物層２１２は、第２金属化合物層２２２よりも深く侵食される。

次に、図１１に示すように、第１開口部３１１及び第２開口部３２１に対して、コンタクトを形成するためのバリア膜と、コンタクトを形成する金属膜を順次埋め込む。これにより、第１コンタクト３１０及び第２コンタクト３２０が形成される。このとき、第１コンタクト３１０及び第２コンタクト３２０は、埋め込んだ金属膜をＣＭＰ法により平坦化されることで形成されるが、本図においてはＣＭＰ工程を省略している。バリア膜及びコンタクト材料の埋め込みには、スパッタリングやＣＶＤ法、或いはめっき法を用いることができる。なお、ＣＭＰ工程により、絶縁膜３０１は除去される。

次に、絶縁膜３０２上、第１コンタクト３１０上及び第２コンタクト３２０上に、第１配線４１０及び第２配線４２０を形成する。まず図１２に示すように、第１コンタクト３１０上及び第２コンタクト３２０上に、エッチングストッパ膜となる絶縁膜３０４、配線層間膜となる絶縁膜３０６、絶縁膜３０６を加工するときのハードマスクとなる絶縁膜３０８を、順次堆積する。後述する配線溝のエッチング工程に際して、エッチングストッパ膜が必要ない場合は、絶縁膜３０４は特に必要なく、絶縁膜３０２上、第１コンタクト３１０上及び第２コンタクト３２０上に、絶縁膜３０６を堆積すればよい。

次いで、配線溝パターンを形成するべく、レジストパターン６０を形成する。なお、図示しないが、レジストパターン６０には、後のエッチング工程の際に、絶縁膜３０６及び絶縁膜３０８の肩落ちを抑制するために用いられるような、レジスト、絶縁膜、反射防止膜、有機膜等の積層構造を用いるパターニング方法を用いても良い。

次いで図１３に示すように、図１２に示したレジストパターン６０（図示せず）をマスクとして、反応性イオンエッチング等の方法により、絶縁膜３０８，３０６，３０４をエッチングし、第１配線４１０を埋め込むための第１配線溝４１１、及び第２配線４２０を埋め込むための第２配線溝４２１を形成する。その後、レジストパターン６０を除去する。

次いで図１４に示すように、第１配線溝４１１及び第２配線溝４２１に対して、バリア膜及び配線材料を順次配線溝内に堆積し、その後余剰な金属膜をＣＭＰ法により除去することにより、第１配線４１０及び第２配線４２０を形成する。ＣＭＰ工程により、エッチング時のハードマスク及びＣＭＰ時の犠牲層として用いる絶縁膜３０８を除去することが、より好ましい。

その後、第２絶縁膜５００、ビア５２０、及び第３配線５１０を形成する。このようにして、図１〜図３に示した半導体装置が形成される。

また、図４に示したように、デュアルダマシン法を用いて、第１コンタクト３１０、第２コンタクト３２０、第１配線４１０、及び第２配線４２０を形成する方法としては、例えば、あらかじめコンタクトと配線の開口部を形成した後にコンタクト及び配線の材料を埋め込み、第１コンタクト３１０、第２コンタクト３２０、第１配線４１０、及び第２配線４２０を一括形成してもよい。デュアルダマシン法によれば、コンタクトと金属配線を一括に形成することにより、コンタクトと配線の間の接触抵抗を大幅に低減することが可能となる。デュアルダマシン法によりコンタクト及び配線を形成する場合でも、図９までは、コンタクトと配線を別個に形成する場合の製造方法と同様の方法により行えばよい。

次に本実施形態の作用及び効果について説明する。本実施形態によれば、第１コンタクト３１０とゲート電極２１０との接触面積が大きくなり、ゲート電極２１０と第１コンタクト３１０との間の接触抵抗が低下する。これにより、能動素子のゲート電極２１０の寄生抵抗を低減することができる。また、拡散層領域２２０に接続する第２コンタクト３２０は円形のままであるため、拡散層領域２２０を大きくする必要がない。

また、複数の第１コンタクト３１０及び複数のゲート電極２１０を、互いに並列に配置して接続された配線とした場合に、第１コンタクト３１０の下端を、ゲート電極２１０の表面の第１金属化合物層２１２に入り込ませることにより、第１コンタクト３１０とゲート電極２１０の接触面積を増やすことができ、長手方向の配線抵抗を低減することが可能となる。これらの効果により、能動素子のゲート電極２１０に付く寄生抵抗を低減することができ、従って、能動素子の高周波特性を向上させることが可能となる。

また、第１コンタクト３１０、第２コンタクト３２０、第１配線４１０、及び第２配線４２０をデュアルダマシン構造とすると、第１コンタクト３１０と第１配線４１０の接触抵抗及び第２コンタクト３２０と第２配線４２０の接触抵抗を低減することが可能となり、本実施形態におけるコンタクト抵抗の低減効果を、より高めることが可能となる。

半導体素子の性能向上に伴い、今後その動作周波数は高くなることが予想される。また、無線通信や高速ロジック回路に用いられる高周波帯における用途は、より拡大していくと考えられる。本実施形態によれば、かかる高周波で動作させる必要が生ずる半導体装置において、半導体装置を構成する能動素子のゲート電極２１０に付く寄生抵抗を低減することにより、能動素子の最大発振周波数を向上させ、能動素子を用いて構成された雑音を低減することが可能となり、高性能な半導体素子を実現することができる。更には、エレクトロマイグレーションによる金属配線性能の劣化を防ぐことができる。これらにより、高性能、高信頼性を実現する半導体装置を供することができる。

（第２の実施形態）
次に第２の実施形態について、図面を用いて詳細に説明する。図１５及び図１６は、本発明の第２の実施の形態にかかる半導体装置を示す平面図であり、図１７は半導体装置のＡ−Ａ´断面図である。この半導体装置は素子分離膜上のゲート電極上に形成された長方形形状または楕円形状を有する第１コンタクト３１０が、素子分離膜２０２上のゲート電極２１０が延伸する方向、すなわち、第１コンタクト３１０の長手方向に複数に分割されている点を除いて、第１の実施形態に係る半導体装置と同様の構成である。

この半導体装置によれば、第１コンタクト３１０が長手方向に複数に分割しているため、開口面積が小さくなる。これにより、第１コンタクト３１０の第１開口部３１１を形成するときのエッチング速度が遅くなり、第１コンタクト３１０がゲート電極２１０に突き抜けることを抑制し、能動素子の性能劣化を抑制することが可能となる。この結果、第１開口部３１１を形成するときのエッチングプロセスにおいて、加工を容易にし、寸法制御を容易にすることが可能となる。

また、第１コンタクト３１０を複数に分割して形成することにより、製造工程における露光工程において、第１コンタクト３１０と、第２コンタクト３２０の隣接部において、干渉光による好ましくない余剰パターンが発生する確率を、第１の実施形態よりも、更に低くすることができる。

更には、図１８に示すように、第１コンタクト３１０と第１配線４１０とを、デュアルダマシン法により形成しても良い。かかる構造により、複数に分割された第１コンタクト３１０と、第１コンタクト３１０の上部に接続される第１配線４１０との接触抵抗を低減することにより、能動素子のゲート寄生抵抗を、更に低減することができる。

更には、図１９に示すように、第１コンタクト３１０と第１配線４１０とを、デュアルダマシン法により形成する際に、複数に分割された第１コンタクト３１０の相互間隔を近づけてもよい。このようにすると、デュアルダマシン形状を加工する際に、複数に分割された第１コンタクト３１０の相互間に位置する絶縁膜の上面は、他の部分の底面と比較して基板２００の近くに位置するようにエッチングされる。この構造にすると、複数に分割された第１コンタクト３１０の上部の一部分を、互いに接続された構造とすることができる。かかる構造により、第１コンタクト３１０と第１配線４１０との接触抵抗を低減することができる。またゲート電極２１０の長手方向のコンタクト断面積を増加させることにより、能動素子のゲート電極２１０に付く寄生抵抗を低減することが可能となる。

次に、第３の実施形態について、図面を用いて説明する。図２０は、第３の実施形態に係る半導体装置の平面図であり、図２１は、図２０のＡ−Ａ´断面図である。図２２は、図２０の変形例を示す平面図である。この半導体装置は、ＦｉｎＦＥＴと呼称される、立体構造を有するトランジスタ構造を有している。基板２００上にはＦｉｎＦＥＴが複数形成されている。ＦｉｎＦＥＴを構成する複数のフィン形状に形成されたフィン型半導体層６００は、各々互いに平行に配置されている。複数のフィン型半導体層６００は、複数のフィン型半導体層６００にまたがって形成されたゲート電極２１０上で、互いに接続されている。

ゲート電極２１０は、一部がフィン型半導体層６００の側面に形成されている。またソースとなる拡散層領域６０２及びドレインとなる拡散層領域６０４は、フィン型半導体層６００に形成されている。拡散層領域６０２は円形の第２コンタクト（図示せず）を介して配線６２０に接続しており、拡散層領域６０４は円形の第２コンタクト（図示せず）を介して配線６３０に接続している。

この半導体装置において、ゲート電極２１０と、ゲート電極２１０の上部に位置する配線６１０とを接続する第１コンタクト３１０が、長方形形状乃至は楕円形状を有している。そして第１コンタクト３１０の下端は、ゲート電極２１０表面の金属化合物層（図示せず）に入り込んでいる。

第３の実施形態によれば、基板２００上に形成された立体構造の能動素子において、能動素子に接続されるゲート電極２１０と第１コンタクト３１０のコンタクト抵抗を低減することができる。

ＦｉｎＦＥＴ能動素子は、基板に埋め込み酸化膜を形成し埋め込み酸化膜上に薄いシリコン膜を形成した、いわゆるＳＯＩ（Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ）構造上に形成されることが多い。本実施形態において基板２００は、ＳＯＩ基板であってもよいし、埋め込み酸化膜を持たない、いわゆるバルク基板であっても良い。

なお、第３の実施の形態は、ＦｉｎＦＥＴ構造による能動素子に対して、上記した第１又は第２の実施形態を適用した構造と考えられるべきである。従って、第３の実施形態において、第１コンタクト３１０及び配線６１０がデュアルダマシン構造であてもよい。また、第１コンタクト３１０が複数に分割されていても良い。

（第４の実施形態）
次に、第４の実施形態にかかる半導体装置について、図面を用いて説明する。図２３は、第４の実施形態に係る半導体装置の平面図である。この半導体装置は、図２３に示すように、コンタクト抵抗をバラスト抵抗７１０（第１電極かつ放電用拡散層）とするＥＳＤ保護素子を有している。ＥＳＤ保護素子を構成する配線と拡散層とを接続するコンタクトのうち、ＥＳＤイベント発生時に大電流が流れるバラスト抵抗７１０に接続される第１コンタクト７２０が、長方形形状乃至は楕円形状を有している。第１コンタクト７２０の下端は、ＥＳＤ型保護素子を構成する拡散層領域表面に形成された金属化合物層（図示せず）に入り込んでおり、かつ金属化合物層を突き抜けずに形成されている。

バラスト抵抗７１０の両端には、トランジスタ型の能動素子が形成されている。バラスト抵抗７１０と能動素子は、素子分離膜７０２により分離されている。この能動素子は、ゲート８１０、ソースとなる拡散層領域８２０、及びドレインとなる拡散層領域８３０を有している。拡散層領域８２０（第２電極）は円形の第２コンタクト７３０を介して配線９２０に接続しており、拡散層領域８３０（第２電極）は円形の第２コンタクト７４０を介して配線９２０に接続している。配線９２０は、両端が第２コンタクト７４０を介して２つの能動素子の拡散層領域８３０を接続している。そして配線９２０は、２つの第２コンタクト７４０の間に位置する部分で、第１コンタクト７２０を介してバラスト抵抗７１０に接続している。

更には、互いに隣接したコンタクトの形状を同一にし、コンタクト形状の加工プロセスを容易にするために、図２４に示すように、ＥＳＤ型保護素子を形成する全ての第１コンタクト７２０及び第２コンタクト７３０，７４０を、長方形形状乃至は楕円形状としてもよい。

本実施形態によれば、長方形形状乃至は楕円形状を有する第１コンタクト７２０をＥＳＤ型保護素子とすることにより、ＥＳＤ型保護素子の許容電流を増加させ、ＥＳＤ型保護素子のＥＳＤ耐性を高めることができる、第１コンタクト７２０は、円筒状のコンタクトよりも抵抗値のバラツキを小さくすることができるため、ＥＳＤイベントの発生時に、複数のＥＳＤ型保護素子を均一動作させることが可能となる。更には、第１コンタクト７２０を長方形又は楕円形状にすることにより、ＥＳＤ型保護素子の放熱性を高め、これにより、ＥＳＤ型保護素子を均一に動作させることが可能となる。

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。

５０ レジストパターン
５２ 開口パターン
５４ 開口パターン
６０ レジストパターン
１０２ 拡散層領域
１０３ コンタクト
１０４ ドレイン配線
１０５ ゲートフィンガー
１０６ ゲート電極
１０７ コンタクト
１０８ 金属配線
２００ 基板
２０２ 素子分離膜
２０４ ストッパ膜
２１０ ゲート電極
２１２ 第１金属化合物層
２２０ 拡散層領域
２２２ 第２金属化合物層
３００ 絶縁膜
３０１ 絶縁膜
３０２ 絶縁膜
３０４ 絶縁膜
３０６ 絶縁膜
３０８ 絶縁膜
３１０ 第１コンタクト
３１１ 第１開口部
３２０ 第２コンタクト
３２１ 第２開口部
４１０ 第１配線
４１１ 第１配線溝
４１２ バリア膜
４２０ 第２配線
４２１ 第２配線溝
４２２ バリア膜
５００ 第２絶縁膜
５１０ 第３配線
５２０ ビア
６００ フィン型半導体層
６０２ 拡散層領域
６０４ 拡散層領域
６１０ 配線
６２０ 配線
６３０ 配線
７０２ 素子分離膜
７１０ バラスト抵抗
７２０ 第１コンタクト
７３０ 第２コンタクト
７４０ 第２コンタクト
８１０ ゲート
８２０ 拡散層領域
８３０ 拡散層領域
９２０ 配線

Claims (15)

1. 基板に形成され、第１電極及び第２電極を有する能動素子と、
   前記第１電極の表面に形成された第１金属化合物層と、
   前記第２電極の表面に形成された第２金属化合物層と、
   前記第１電極に接続する第１コンタクトと、
   前記第２電極に接続する第２コンタクトと、
   を備え、
   前記第１コンタクトは、前記基板に平行な方向の断面形状が長方形又は楕円であり、かつ下端が前記第１金属化合物層に入り込んでおり、
   前記第２コンタクトは、前記基板に平行な方向の断面形状が円である半導体装置。
2. 請求項１に記載の半導体装置において、
   前記基板には複数の前記能動素子が形成されており、
   少なくとも一つの前記能動素子において、前記第１電極には一つ又は複数の前記第１コンタクトのみが接続しており、前記第２電極には一つ又は複数の前記第２コンタクトのみが接続している半導体装置。
3. 請求項１又は２に記載の半導体装置において、
   前記第２電極は、前記基板に形成された拡散層領域であり、
   前記第２コンタクトの下端は、前記基板に垂直な方向において、前記第１コンタクトの下端より前記基板に近く、かつ前記第２金属化合物層の上面と略同一の高さに位置している半導体装置。
4. 請求項１〜３のいずれか一つに記載の半導体装置において、
   複数の前記第１コンタクトを有している半導体装置。
5. 請求項４に記載の半導体装置において、
   前記複数の第１コンタクトは、長手方向が同一の向きに向いており、かつ前記長手方向に沿った同一直線上に配置されており、
   前記複数の第１コンタクトの相互間隔は、前記第１コンタクトの短辺又は短軸の４倍以上である半導体装置。
6. 請求項１〜５のいずれか一つに記載の半導体装置において、
   前記第１コンタクトと前記第２コンタクトの間隔は、前記第１コンタクトの短辺又は短軸の２倍以上である半導体装置。
7. 請求項１〜６のいずれか一つに記載の半導体装置において、
   前記能動素子は、ゲート電極並びにソース／ドレイン拡散層領域を有するトランジスタ型の素子であり、
   前記ゲート電極は前記第１電極である半導体装置。
8. 請求項７に記載の半導体装置において、
   前記第２電極は、前記ソース／ドレイン拡散層領域である半導体装置。
9. 請求項７又は８に記載の半導体装置において、
   複数の前記能動素子と、
   前記複数の能動素子を他から分離する素子分離膜と、
   前記素子分離膜上及び前記複数の能動素子上に形成されており、前記第１コンタクト及び前記第２コンタクトが埋め込まれている絶縁膜と、
   前記絶縁膜に埋め込まれており、前記第１コンタクトに接続する第１配線と、
   を備え、
   前記複数の能動素子それぞれの前記ゲート電極は、前記素子分離膜上に延伸しており、かつ前記素子分離膜上において互いに接続しており、
   前記第１コンタクトは、前記ゲート電極のうち前記素子分離膜上に位置する部分に接続しており、
   前記第１配線は、前記能動素子のチャネル方向と平行に延伸している半導体装置。
10. 請求項９に記載の半導体装置において、
    前記絶縁膜に埋め込まれており、前記能動素子の前記第２コンタクトに接続する第２配線を有しており、
    前記第１コンタクトは、前記第１配線と一体的に形成されており、
    前記第２コンタクトは、前記第２配線と一体的に形成されている半導体装置。
11. 請求項７〜１０のいずれか一つに記載の半導体装置において、
    前記基板上にフィン形状に形成されたフィン型半導体層を有しており、
    前記ゲート電極は、前記フィン型半導体層の側面に形成されており、
    前記ソース／ドレイン拡散層領域は前記フィン型半導体層に形成されている半導体装置。
12. 請求項１〜６のいずれか一つに記載の半導体装置において、
    前記基板及び前記能動素子上に形成された絶縁膜と、
    前記絶縁膜に埋め込まれており、前記第１コンタクトに接続する第１配線と、
    前記絶縁膜に埋め込まれており、前記第２コンタクトに接続する第２配線と、
    を有しており、
    前記第１コンタクトは、前記第１配線と一体的に形成されており、
    前記第２コンタクトは、前記第２配線と一体的に形成されている半導体装置。
13. 請求項１０または１２に記載の半導体装置において、
    前記第１配線に接続する複数の前記第１コンタクトを有しており、
    前記第１配線は、前記複数の第１コンタクトの相互間に位置する部分の底面が、他の部分の底面と比較して前記基板の近くに位置する半導体装置。
14. 請求項１〜６のいずれか一つに記載の半導体装置において、
    前記能動素子は、前記基板に形成された放電用拡散層を有する静電破壊保護素子であり、
    前記第１電極は、前記放電用拡散層である半導体装置。
15. 基板に、第１電極及び第２電極を有する能動素子を形成する工程と、
    前記第１電極上に第１金属化合物層を形成し、かつ前記第２電極上に第２金属化合物層を形成する工程と、
    前記能動素子上、前記第１金属化合物層上、及び前記第２金属化合物層上に絶縁膜を形成する工程と、
    前記絶縁膜に、長方形形状乃至は楕円形状を有していて下端が前記第１金属化合物層に入り込んでいる第１開口部と、円形状を有していて前記第２金属化合物層上に位置する第２開口部とを形成する工程と、
    前記第１開口部に第１コンタクトを埋め込み、かつ前記第２開口部に第２コンタクトを埋め込む工程と、
    を備える半導体装置の製造方法。

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