CN104617093B

CN104617093B - 半导体结构及其形成方法

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Publication number: CN104617093B
Application number: CN201310542825.1A
Authority: CN
Inventors: 三重野文健
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2013-11-05
Filing date: 2013-11-05
Publication date: 2018-02-16
Anticipated expiration: 2033-11-05
Also published as: CN104617093A

Abstract

一种半导体结构及其形成方法，所述半导体结构的形成方法包括：提供半导体衬底，所述半导体衬底表面形成有若干第一栅极结构，以及位于所述半导体衬底表面与第一栅极结构表面齐平的牺牲层；形成覆盖所述牺牲层、第一栅极结构表面的绝缘层；刻蚀所述绝缘层，在所述相邻第一栅极结构之间的牺牲层表面形成第一开口，所述第一开口暴露出相邻第一栅极结构之间的牺牲层的部分表面；去除所述牺牲层；在半导体衬底表面形成介质层，所述介质层的表面高于绝缘层的表面，相邻第一栅极结构之间的介质层内具有空气隙。上述方法形成的半导体器件可以降低相邻栅极结构之间的寄生电容，提高半导体器件的性能。

Description

半导体结构及其形成方法

技术领域

本发明涉及半导体技术领域，特别涉及一种半导体结构及其形成方法。

背景技术

随着集成电路的集成度越来越高，半导体工艺的技术节点也越来越小，使得相邻器件之间的距离越来越小。同一芯片上，不同晶体管之间的栅极之间的距离越来越小，会导致相邻栅极之间的寄生电容值越来越大，所述寄生电容会导致栅极之间的电容耦合上升，从而增加能量消耗并提高电阻-电容（RC）时间常数，影响芯片的运行速度，还会对芯片上的器件的可靠性产生严重的影响。

例如，对于采用高K金属栅结构的鳍式场效应晶体管，栅极的材料为金属，并且栅极的长度较长，从而导致相邻的栅极之间更容易产生较大的寄生电容，从而严重影响鳍式场效应晶体管的性能。

现有技术中，通常采用低K材料在栅极侧壁表面形成侧墙，以降低相邻栅极结构之间的寄生电容，从而提高晶体管的性能。

随着栅极结构之间间距尺寸的减小，现有技术在栅极两侧形成低K侧墙的难度也逐渐提高，采用现有技术的方法对寄生电容的改善效果有限，晶体管的性能还有待进一步的提高。

发明内容

本发明解决的问题是提供一种半导体结构及其形成方法，降低栅极结构之间的寄生电容。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：一种半导体结构的形成方法，其特征在于，包括：提供半导体衬底，所述半导体衬底表面形成有若干第一栅极结构，以及位于所述半导体衬底表面与第一栅极结构表面齐平的牺牲层；形成覆盖所述牺牲层、第一栅极结构表面的绝缘层；刻蚀所述绝缘层，在所述相邻第一栅极结构之间的牺牲层表面形成第一开口，所述第一开口暴露出相邻第一栅极结构之间的牺牲层的部分表面；去除所述牺牲层；在半导体衬底表面形成介质层，所述介质层的表面高于绝缘层的表面，相邻第一栅极结构之间的介质层内具有空气隙。

可选的，所述绝缘层的材料和牺牲层的材料不相同。

可选的，采用湿法刻蚀工艺去除所述牺牲层。

可选的，所述牺牲层的材料为氧化硅。

可选的，所述绝缘层的材料为氮化硅。

可选的，所述绝缘层的厚度为10nm～100nm。

可选的，所述第一开口的宽度小于相邻第一栅极结构之间的间距。

可选的，采用原子层沉积工艺形成所述介质层。

可选的，所述介质层的材料为氧化硅。

可选的，所述半导体衬底表面还形成有第二栅极结构，所述第二栅极结构表面与第一栅极结构、牺牲层表面齐平，所述绝缘层还覆盖所述第二栅极结构。

可选的，还包括：刻蚀所述绝缘层，在所述绝缘层内形成第二开口，所述第二开口位于第二栅极结构表面及所述第二栅极结构两侧的部分牺牲层的表面，暴露出所述第二栅极结构及部分牺牲层的顶部表面。

可选的，相邻的第一栅极结构和第二栅极结构之间的介质层内也具有空气隙。

可选的，所述半导体衬底内还形成有位于第一栅极结构两侧的第一源极和第一漏极，位于第二栅极结构两侧的第二源极和第二漏极。

可选的，在第一栅极结构两侧的第一源极或第二漏极表面形成第一插塞，在第二栅极结构两侧的第二源极或第二漏极表面以及所述第二栅极结构表面形成第二插塞。

可选的，形成所述第一插塞和第二插塞的方法包括：在所述介质层表面形成图形化掩膜层，所述图形化掩膜层内具有第三开口和第四开口，所述第三开口位于第一源极或第一漏极的上方，所述第四开口位于第二栅极结构以及第二源极或第二漏极上方；沿第三开口刻蚀所述介质层至半导体衬底表面，形成第一通孔，沿第四开口刻蚀所述介质层至半导体衬底表面，形成第二通孔；形成填充满第一通孔的第一插塞和填充满第二通孔的第二插塞。

可选的，采用各向异性刻蚀工艺刻蚀所述介质层。

可选的，所述第一插塞和第二插塞包括位于第一通孔和第二通孔内壁表面的扩散阻挡层以及位于所述扩散阻挡层表面的金属层。

可选的，所述第一栅极结构和第二栅极结构侧壁表面还形成有侧墙。

可选的，所述第一栅极结构和第二栅极结构采用后栅工艺形成。

为解决上述问题，本发明的技术方案还提供一种采用上述方法形成的半导体结构，包括：半导体衬底，所述半导体衬底表面具有若干第一栅极结构；位于所述第一栅极结构表面的图形化绝缘层，相邻图形化绝缘层之间的间距小于相邻第一栅极结构之间的间距；位于在半导体衬底表面的介质层，所述介质层的表面高于绝缘层的表面，相邻第一栅极结构之间的介质层内具有空气隙。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的技术方案，在牺牲层、第一栅极结构表面形成绝缘层之后，对所述绝缘层进行刻蚀，形成第一开口，所述第一开口暴露出相邻第一栅极结构之间的牺牲层的部分表面，然后去除所述牺牲层，在半导体衬底表面形成介质层，并且所述介质层的表面高于绝缘层表面。去除所述牺牲层后，会在相邻第一栅极结构之间形成凹槽，由于所述第一开口暴露出相邻第一栅极结构之间的牺牲层的部分表面，所以，所述第一开口的宽度小于所述凹槽的宽度。在半导体衬底表面形成介质层的过程中，介质材料在凹槽内壁表面以及第一开口内壁表面进行沉积，由于第一开口的宽度较小，在凹槽还未被介质层材料填充满的时候，所述介质层材料就会在第一开口位置处发生闭合，从而在所述凹槽内形成空气隙，可以降低相邻第一栅极结构之间的寄生电容值，从而可以提高最终形成的半导体器件的性能。

进一步的，所述半导体衬底上还形成有第二栅极结构，刻蚀所述绝缘层的同时形成第二开口，暴露出所述第二栅极结构表面以及所述第二栅极结构两侧的部分牺牲层的表面，后续在所述介质层表面形成图形化掩膜层。所述图形化掩膜层内具有第三开口和第四开口，所述第三开口位于第一源极或第一漏极的上方，所述第四开口位于第二栅极结构以及第二源极或第二漏极上方；沿第三开口刻蚀所述介质层至半导体衬底表面，形成第一通孔，沿第四开口刻蚀所述介质层至半导体衬底表面，形成第二通孔。由于所述第一栅极结构顶部具有绝缘层覆盖，在刻蚀形成第一通孔和第二通孔的过程中不会暴露出第一栅极结构的顶部表面，从而可以适当提高第三开口和第四开口的宽度，降低光刻工艺的难度，并且由于所述第一栅极结构顶部表面具有绝缘层，从而在第一通孔内形成的第一插塞仅连接第一源极或第一漏极，而在第二通孔内形成的第二通孔可以同时连接第二栅极结构以及第二源极或第二漏极，满足实际半导体器件中电路连接的需要。

附图说明

图1至图8是本发明的实施例的半导体器件的形成过程的结构示意图。

具体实施方式

如背景技术中所述，现有技术晶体管的栅极之间具有较高的寄生电容，影响晶体管和电路的性能。

虽然，现有技术可以通过在栅极两侧采用低K材料形成侧墙，来降低相邻栅极之间的寄生电容，但是由于低K材料和栅极之间的粘性较差，在栅极侧壁表面形成的侧墙质量较差，并且，随着工艺节点的不断缩小，在栅极侧壁形成低K材料的侧墙，难度进一步提高，从而对晶体管的栅极之间的寄生电容的改善效果有限。

本发明的实施例，通过在相邻栅极结构之间的介质层内形成空气隙降低栅极结构之间的寄生电容，从而提高晶体管的性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

请参考图1，提供半导体衬底100，所述半导体衬底100表面形成有若干分立的第一栅极结构210，以及位于半导体衬底100表面的牺牲层300，所述牺牲层300的表面与第一栅极结构210的表面齐平。

本实施例中，所述半导体衬底100上还形成有第二栅极结构220，以及位于第一栅极结构210和第二栅极结构220侧壁表面的侧墙201。

所述半导体衬底100的材料包括硅、锗、锗化硅、砷化镓等半导体材料，所述半导体衬底100可以是体材料也可以是复合结构如绝缘体上硅。本领域的技术人员可以根据半导体衬底100上形成的半导体器件选择所述半导体衬底100的类型，因此所述半导体衬底100的类型不应限制本发明的保护范围。

所述第一栅极结构210和第二栅极结构220包括位于半导体衬底100表面的栅介质层和位于所述栅介质层表面的栅极。所述栅介质层的材料可以是HfO₂、La₂O₃、HfSiON、HfAlO₂、ZrO₂、Al₂O₃或La₂O₃中的一种或多种，所述栅极的材料可以是Al、Cu、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN或WSi中的一种或多种。

所述第一栅极结构210两侧的半导体衬底100内还形成有第一源极和第一漏极（图中未示出）。所述第二栅极结构220两侧的半导体衬底100内还形成有第二源极和第二漏极（图中未示出）。

所述侧墙201的材料可以是氧化硅或氮化硅，所述侧墙201可以是单层或者多层结构。本实施例中，所述侧墙201的材料为氮化硅，所述侧墙201用于保护所述栅极结构的侧壁。

所述牺牲层300的材料为绝缘介质材料，可以是氧化硅、氮氧化硅、碳氧化硅等。本实施例中，所述牺牲层300的材料为氧化硅。

本实施例中，形成所述第一栅极结构210和第二栅极结构220的方法为后栅工艺，具体的包括：在所述半导体衬底表面形成若干第一伪栅结构和第二伪栅结构；在所述第一伪栅结构两侧的半导体衬底100内形成第一源极和第一漏极，在所述第二伪栅结构两侧的半导体衬底100内形成第二源极和第二漏极（图中未示出）；在所述半导体衬底100表面形成牺牲层300，所述牺牲层300的表面与第一伪栅结构、第二伪栅结构表面齐平；去除所述第一伪栅结构、第二伪栅结构，分别形成第一凹槽和第二凹槽；在所述第一凹槽、第二凹槽以及牺牲层表面依次形成栅介质材料层和栅极材料层；以所述牺牲层表面为停止层，对所述栅介质材料层和栅极材料层进行平坦化，形成位于第一凹槽内的第一栅极结构210以及第二凹槽内的第二栅极结构220，并且所述第一栅极结构210和第二栅极结构220的表面与牺牲层的表面齐平。

请参考图2，形成覆盖所述牺牲层300、侧墙201、第一栅极结构210、第二栅极结构220表面的绝缘层400。

所述绝缘层400的材料与牺牲层300的材料不同，所述绝缘层400的材料与牺牲层300的材料之间具有较大的刻蚀选择比。

本实施例中，所述绝缘层400的材料为氮化硅。在本发明的其他实施例中，所述绝缘层400的材料也可以是氧化硅、氮氧化硅、碳化硅或碳氧化硅等绝缘材料。

所述绝缘层400的厚度范围可以是10nm～200nm。所述绝缘层400后续用于保护所述第一栅极结构210的顶部。

请参考图3，刻蚀所述绝缘层400（请参考图2），在相邻的第一栅极结构210之间的牺牲层300表面形成第一开口410，所述第一开口410暴露出相邻第一栅极结构之间的牺牲层300的部分表面。

本实施例中，还包括：刻蚀所述绝缘层400，在所述绝缘层400内形成第二开口420，所述第二开口420位于第二栅极结构220表面及所述第二栅极结构220两侧的部分牺牲层300的表面，暴露出所述第二栅极结构220的表面及其两侧的部分牺牲层300的顶部表面。

本实施例中，所述第一开口410形成于相邻的第一栅极结构210之间的牺牲层300表面。刻蚀所述绝缘层400（请参考图2）后，形成图形化绝缘层401，相邻图形化绝缘层401之间具有第一开口410。

所述图形化绝缘层401的宽度大于第一栅极结构210及其两侧的侧墙201的总宽度，使得所述第一开口410的宽度D1小于相邻第一栅极结构210及侧墙201之间的间距D2，确保所述图形化绝缘层401能够完全覆盖所述第一栅极结构210及其侧壁的侧墙201的顶部表面，在后续工艺中，所述图形化绝缘层401能够对所述第一栅极结构起到较好的隔离保护作用。

刻蚀所述绝缘层400形成第二开口420，所述第二开口420位于第二栅极结构220表面，并且，所述第二开口420的宽度大于第二栅极结构220及其两侧的侧墙201的总宽度，充分暴露出所述第二栅极结构220的顶部表面，以及所述第二栅极结构220两侧的部分牺牲层300的表面。形成所述第二开口420可以暴露出第二栅极结构220的表面，便于后续在所述第二栅极结构220表面形成插塞。

请参考图4，去除所述牺牲层300（请参考图4），在所述半导体衬底100表面形成凹槽310。

本实施例中，沿第一开口410和第二开口420，采用湿法刻蚀工艺去除所述半导体衬底100表面的牺牲层300（请参考图4）。

本实施例中，所述牺牲层300的材料为氧化硅，所述湿法刻蚀工艺采用的刻蚀溶液为HF溶液。

由于所述图形化绝缘层401的材料与牺牲层300的材料不同，两者之间具有较大的刻蚀选择比，所以，在刻蚀工艺去除所述牺牲层300的过程中，不会对所述图形化绝缘层401造成影响。

由于第一开口410的宽度小于相邻第一栅极结构210侧壁上的侧墙201之间的间距，所以，所述第一开口410的宽度小于凹槽310的宽度，后续在所述凹槽310内填充介质材料时，会导致第一开口410位置处先发生闭合，在所述凹槽310内形成空气隙，从而降低相邻第一栅极结构210、第二栅极结构220以及第一栅极结构210与第二栅极结构220之间的寄生电容值。

请参考图5，在半导体衬底100表面形成介质层500，所述介质层500的表面高于图形化绝缘层401的表面，相邻第一栅极结构210、相邻第二栅极结构220之间以及相邻的第一栅极结构210与第二栅极结构220之间的介质层500内具有空气隙501。

所述介质层500可以采用沉积工艺形成。本实施例中，所述沉积工艺为原子层沉积工艺。在本发明的其他实施例中，所述介质层500还可以采用化学气相沉积工艺或物理气相沉积工艺形成。

所述介质层500的材料可以为氧化硅、氮氧化硅、碳氧化硅以及包括多空氧化硅等低K介质材料。本实施例中，所述介质层500的材料为氧化硅。所述介质层500采用氧化硅材料，氧化硅与低K介质材料相比，与半导体衬底100、侧墙201以及图形化绝缘层401的材料之间具有较高的粘附性，从而可以提高形成的所述介质层500的质量。与采用低K介质材料相比，可以避免介质层500的脱落等问题。具体的，本实施例中，采用原子层沉积工艺形成氧化硅层作为介质层500，其中采用含硅的前驱气体为四甲基二硅氧烷、六甲基二硅氧烷、烷基氨基硅烷、烷基氨基二硅烷、烷基硅烷等硅的有机物中的一种或几种，采用的含氧气体可以是O₃、H₂O或O₂中的一种或几种，其中含硅的前驱气体的流量为1sccm～2000sccm，含氧气体的流量为1sccm～2000sccm。

在采用沉积工艺形成所述介质层500的过程中，随着介质层材料的在凹槽310（请参考图4）内壁表面以及图形化绝缘层401表面的不断沉积，介质层材料的厚度不断增加，由于所述第一开口410（请参考图4）的宽度小于凹槽310（请参考图4）的宽度，随着图形化绝缘层401侧壁表面的介质材料厚度不断增加，所述第一开口410（请参考图4）处的介质层材料会首先发生闭合，将凹槽310（请参考图4）顶部封闭，而由于凹槽310（请参考图4）的宽度较大，在第一开口410处介质材料发生闭合时，所述凹槽310（请参考图4）内还未被完全填充，存在空气隙501。由于第一开口410（请参考图4）处介质材料闭合后，沉积材料无法再进入凹槽310内，从而导致形成的所述空气隙501被保留在凹槽310内。

由于所述图形化绝缘层401的宽度大于第一栅极结构210及其两侧侧墙的宽度，所述图形化绝缘层401还覆盖相邻的第一栅极结构210与第二栅极结构220之间的凹槽310（请参考图4）的部分顶部，所述使得相邻的第一栅极结构210与第二栅极结构220之间的凹槽310的顶部开口宽度也小于所述凹槽的宽度，从而在相邻的第一栅极结构210（请参考图4）与第二栅极结构220之间的介质层内也会形成所述空气隙501。

所述空气隙501的介电常数接近真空的介电常数，极大的降低了相邻栅极结构之间的介质层的平均介电常数，从而可以降低相邻栅极结构之间的寄生电容。所述空气隙501内的气体可以是反应腔内的未反应气体。

所述空气隙501的大小与图形化绝缘层401的宽度相关，所述图形化绝缘层401的宽度越大，第一开口410（请参考图4）的宽度越小，凹槽310（请参考图4）顶部被图形化绝缘层401覆盖的面积越大，从而介质层材料在沉积过程中越容易在凹槽310（请参考图4）顶部发生闭合，从而使得凹槽310（请参考图4）内形成体积较大的空气隙。

在所述凹槽310（请参考图4）顶部的介质材料发生闭合之后，继续沉积介质材料，使所述介质材料填充满第一开口410（请参考图4）、第二开口420（请参考图4）并覆盖图形化绝缘层401，然后对所述介质材料进行平坦化，形成表面平坦的介质层500。

请参考图6，在所述介质层500表面形成图形化掩膜层600，所述图形化掩膜层600内具有第三开口601和第四开口602，第三开口601和第四开口602分别暴露出部分介质层500的表面。

所述第三开口601用于定义后续形成的连接第一源极或第一漏极的第一插塞的位置，所述第四开口602用于定义后续形成的连接栅极结构的第二插塞的位置。

所述第三开口601位于第一栅极结构210一侧的第一源极或第一漏极的上方，所述第四开口602位于未被图形化绝缘层401覆盖的第二栅极结构220及其一侧的第二源极或第二漏极上方。

本实施例中，所述第三开口601的一部分还可以位于图形化绝缘层401表面，可以提高第三开口601的宽度，提高后续沿第三开口601刻蚀介质层500形成的第一通孔的宽度，从而降低在所述第一通孔内填充金属材料形成第一插塞的难度。

根据电路的要求，在本发明的其他实施例中，还可以在第一源极和第二漏极上方均形成第三开口，从而后续可以形成分别连接所述第一源极和第二漏极的插塞。

请参考图7，沿所述第三开口601和第四开口602刻蚀介质层500至半导体衬底100表面，分别形成第二通孔501和第三通孔502。

可以采用各向异性刻蚀工艺刻蚀所述介质层500。本实施例中，采用等离子体刻蚀工艺，刻蚀所述介质层，具体的所述刻蚀气体可以是CF₄、CHF₃、C₂F₆中的一种或几种组合。

由于所述第三开口601部分位于图形化绝缘层401上方，所述图形化绝缘层401在刻蚀过程中作为停止层保护其下方的栅极结构，而所述栅极结构两侧的第一漏极上方的介质层500被继续刻蚀至半导体衬底100表面，最终形成的第一通孔501上部分宽度大于下部分宽度，有利于降低后续在所述第一通孔内填充金属材料的难度。

由于所述第四开口602部分位于未被图形化绝缘层401覆盖的第二栅极结构220表面，沿所述第四开口602刻蚀介质层500形成的第二通孔502暴露出部分第二栅极结构220的表面，以及所述第二栅极结构200一侧的第二源极或第二漏极的表面，后续在所述第二通孔502内填充金属材料形成第二插塞，连接所述第二栅极结构220及其一侧的第二源极或第二漏极。

所述第一通孔501和第二通孔502同时形成，由于所述图形化绝缘层401的存在，可以保护第一栅极结构210的顶部，所以，在形成所述第一通孔501和第二通孔502过程中，可以适当增大所述图形化掩膜层600中的第三开口601和第四开口602的宽度而不影响形成的第一插塞和第二插塞的连接功能，从而可以降低光刻的难度。

请参考图8，在所述第一通孔501（请参考图7）和第二通孔502（请参考图8）内填充金属材料，分别形成第一插塞511和第二插塞512。

本实施例中，首先在所述第一通孔501和第二通孔502（请参考图8）内壁表面形成扩散阻挡层(图中未示出)，所述扩散阻挡层覆盖第一通孔501和第二通孔502（请参考图8）的内壁以及介质层500的表面，然后再在所述扩散阻挡层表面形成填充满所述第一通孔501和第二通孔502的金属层；对所述扩散阻挡层和金属层进行平坦化处理，以所述介质层500为停止层，去除位于所述介质层500表面的部分扩散阻挡层和金属层，形成第一插塞511和第二插塞512。

具体的，所述扩散阻挡层的材料为金属材料，可以是Ti、Ta、TiN或TaN中的一种或几种。所述扩散阻挡层可以是单层结构，也可以是多层堆叠结构，例如Ti/TiN的双层结构、Ta/TaN的双层结构。所述扩散阻挡层可以阻挡填充第一通孔和第二通孔的金属材料中的金属原子向通孔外的介质层500中扩散，影响所述介质层500的介电常数，避免导致所述相邻栅极结构之间的寄生电容提高。形成所述扩散阻挡层的方法可以是化学气相沉积或原子层沉积等工艺。

本实施例中，所述扩散阻挡层的材料为TiN，采用原子层沉积工艺形成所述扩散阻挡层，具体的，所述原子层沉积工艺的温度为200℃～400℃，采用反应气体包括：含钛的第一前驱气体，所述含钛的前驱气体包括Ti[N(C₂H₅CH₃)]₄、Ti[N(CH₃)₂]₄或Ti[N(C₂H₅)₂]₄中的一种或几种；第二前驱气体，所述第二前驱气体包括NH₃、CO或H₂O中的一种或几种。

所述金属层的材料为铜或钨，采用化学气相沉积工艺在所述第一通孔和第二通孔内填充金属材料，形成所述金属层。在本发明的其他实施例中，也可以采用电镀或者物理气相沉积工艺形成所述金属层。

本实施例还提供一种采用上述方法形成的半导体器件。

请参考图8，为所述半导体器件的结构示意图。所述半导体器件包括：半导体衬底100，所述半导体衬底100表面具有若干第一栅极结构210；位于所述第一栅极结构210表面的图形化绝缘层401，相邻图形化绝缘层401之间的间距小于相邻第一栅极结构200之间的间距；位于在半导体衬底100表面的介质层500，所述介质层500的表面高于图形化绝缘层401的表面，相邻第一栅极结构210之间的介质层500内具有空气隙501。

在本实施例中，所述半导体衬底100表面还形成有第二栅极结构220，所述第一栅极结构210和第二栅极结构220侧壁表面还具有侧墙201。

所述第一栅极结构210两侧的半导体衬底100内具有第一源极和第一漏极（图中未示出），所述第二栅极结构220两侧的半导体衬底100内具有第二源极和第二漏极（图中未示出），在所述半导体衬底100表面还具有连接所述第一源极或第一漏极的第一插塞，所述第一插塞部分位于图形化绝缘层401表面；在所述半导体衬底100表面还具有连接第二栅极结构220与第二源极或第二漏极的第二插塞。

综上所述，本发明的实施例，在牺牲层、第一栅极结构表面形成绝缘层之后，对所述绝缘层进行刻蚀，形成第一开口，所述第一开口暴露出相邻第一栅极结构之间的牺牲层的部分表面，然后去除所述牺牲层，在半导体衬底表面形成介质层，并且所述介质层的表面高于绝缘层表面。去除所述牺牲层后，会在相邻第一栅极结构之间形成凹槽，由于所述第一开口暴露出相邻第一栅极结构之间的牺牲层的部分表面，所以，所述第一开口的宽度小于所述凹槽的宽度。在半导体衬底表面形成介质层的过程中，介质材料在凹槽内壁表面以及第一开口内壁表面进行沉积，由于第一开口的宽度较小，在凹槽还未被介质层材料填充满的时候，所述介质层材料就会在第一开口位置处发生闭合，从而在所述凹槽内形成空气隙，可以降低相邻第一栅极结构之间的寄生电容值，从而可以提高最终形成的半导体器件的性能。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims

1.一种半导体结构的形成方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底表面形成有若干第一栅极结构，以及位于所述半导体衬底表面与第一栅极结构表面齐平的牺牲层；

形成覆盖所述牺牲层、第一栅极结构表面的绝缘层；

刻蚀所述绝缘层，形成图形化绝缘层，在相邻所述第一栅极结构之间的牺牲层表面形成第一开口，所述第一开口暴露出相邻第一栅极结构之间的牺牲层的部分表面；

去除所述牺牲层；

在半导体衬底表面形成介质层，所述介质层的表面高于绝缘层的表面，相邻第一栅极结构之间的介质层内具有空气隙；

在所述介质层表面形成图形化掩膜层，所述图形化掩膜层内具有第三开口，所述第三开口部分位于所述图形化绝缘层上方。

2.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述绝缘层的材料和牺牲层的材料不相同。

3.根据权利要求2所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺去除所述牺牲层。

4.根据权利要求2所述的半导体结构的形成方法，其特征在于，所述牺牲层的材料为氧化硅。

5.根据权利要求4所述的半导体结构的形成方法，其特征在于，所述绝缘层的材料为氮化硅。

6.根据权利要求2所述的半导体结构的形成方法，其特征在于，所述绝缘层的厚度为10nm～200nm。

7.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一开口的宽度小于相邻第一栅极结构之间的间距。

8.根据权利要求1所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺形成所述介质层。

9.根据权利要求8所述的半导体结构的形成方法，其特征在于，所述介质层的材料为氧化硅。

10.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体衬底表面还形成有第二栅极结构，所述第二栅极结构表面与第一栅极结构、牺牲层表面齐平，所述绝缘层还覆盖所述第二栅极结构。

11.根据权利要求10所述的半导体结构的形成方法，其特征在于，还包括：刻蚀所述绝缘层，在所述绝缘层内形成第二开口，所述第二开口位于第二栅极结构表面及所述第二栅极结构两侧的部分牺牲层的表面，暴露出所述第二栅极结构及部分牺牲层的顶部表面。

12.根据权利要求11所述的半导体结构的形成方法，其特征在于，相邻第一栅极结构与第二栅极结构之间的介质层内也具有空气隙。

13.根据权利要求10所述的半导体结构的形成方法，其特征在于，所述半导体衬底内还形成有位于第一栅极结构两侧的第一源极和第一漏极，位于第二栅极结构两侧的第二源极和第二漏极。

14.根据权利要求13所述的半导体结构的形成方法，其特征在于，在第一栅极结构两侧的第一源极或第二漏极表面形成第一插塞，在第二栅极结构两侧的第二源极或第二漏极表面以及所述第二栅极结构表面形成第二插塞。

15.根据权利要求14所述的半导体结构的形成方法，其特征在于，形成所述第一插塞和第二插塞的方法包括：在所述介质层表面形成图形化掩膜层，所述图形化掩膜层内还具有第四开口，所述第三开口位于第一源极或第一漏极的上方，所述第四开口位于第二栅极结构以及第二源极或第二漏极上方；

沿第三开口刻蚀所述介质层至半导体衬底表面，形成第一通孔，沿第四开口刻蚀所述介质层至半导体衬底表面，形成第二通孔；形成填充满第一通孔的第一插塞和填充满第二通孔的第二插塞。

16.根据权利要求15所述的半导体结构的形成方法，其特征在于，采用各向异性刻蚀工艺刻蚀所述介质层。

17.根据权利要求15所述的半导体结构的形成方法，其特征在于，所述第一插塞和第二插塞包括位于第一通孔和第二通孔内壁表面的扩散阻挡层以及位于所述扩散阻挡层表面的金属层。

18.根据权利要求9所述的半导体结构的形成方法，其特征在于，所述第一栅极结构和第二栅极结构侧壁表面还形成有侧墙。

19.根据权利要求18所述的半导体结构的形成方法，其特征在于，所述第一栅极结构和第二栅极结构采用后栅工艺形成。