CN109216346A - 集成电路器件及其制造方法 - Google Patents

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Abstract

一种集成电路器件可以包括：鳍型有源区域，在基板上在第一方向上延伸；绝缘分隔结构，在鳍型有源区域上在与第一方向交叉的第二方向上延伸；一对分开的栅线，彼此间隔开而使绝缘分隔结构在其间，并在第二方向上延伸以与绝缘分隔结构对准；一对源极/漏极区域，位于鳍型有源区域上并彼此间隔开而使绝缘分隔结构位于其间；以及跨接接触，位于绝缘分隔结构之上并且连接在所述一对源极/漏极区域之间。

Description

集成电路器件及其制造方法
技术领域
本公开涉及一种集成电路器件及其制造方法，更具体地，涉及包括为插塞的形式的接触的集成电路器件以及制造该集成电路器件的方法。
背景技术
由于电子技术的发展，集成电路器件已经快速按比例缩小。由于高度按比例缩小的集成电路不仅要求高的操作速度而且要求操作精度，所以需要这样的集成电路器件(其可以在相对小的空间中减小布线和接触的面积并可以稳定地确保布线和接触之间的绝缘距离)以及制造该集成电路器件的方法。
发明内容
本公开提供了一种集成电路器件，即使当根据按比例缩小具有减小面积的器件区域的集成电路器件中的形成在相同水平处的布线和接触的数量增加时，该集成电路器件也可以最小化器件间隔离区域的面积并可以稳定地确保接触之间的绝缘距离。
本公开还提供了一种制造集成电路器件的方法，即使当根据按比例缩小具有减小面积的器件区域的集成电路器件中的形成在相同水平处的布线和接触的数量增加时，该集成电路器件也可以最小化器件间隔离区域的面积并可以稳定地确保接触之间的绝缘距离。
根据本发明构思的一个方面，提供了一种集成电路器件，该集成电路器件包括：鳍型有源区域，在基板上在第一方向上延伸；绝缘分隔结构，在鳍型有源区域上在与第一方向交叉的第二方向上延伸；一对分开的栅线，彼此间隔开使绝缘分隔结构在其间，并在第二方向上延伸以与绝缘分隔结构对准；一对源极/漏极区域，位于鳍型有源区域上并彼此间隔开使绝缘分隔结构在其间；以及跨接接触(jumper contact)，位于绝缘分隔结构之上并且连接在所述一对源极/漏极区域之间。
根据本发明构思的另一方面，提供了一种集成电路器件，该集成电路器件包括：多个鳍型有源区域，在基板上在第一方向上彼此平行地延伸；绝缘分隔结构，在所述多个鳍型有源区域上在与第一方向交叉的第二方向上延伸；一对分开的栅线，彼此间隔开而使绝缘分隔结构在其间，并在第二方向上延伸以与绝缘分隔结构对准；多个源极/漏极区域，形成在所述多个鳍型有源区域上；以及跨接接触，在所述多个源极/漏极区域中的第一源极/漏极区域和第二源极/漏极区域之间在第一方向上延伸，第一源极/漏极区域和所述第二源极/漏极区域彼此间隔开使绝缘分隔结构在其间。跨接接触在绝缘分隔结构上经过以将第一源极/漏极区域和第二源极/漏极区域彼此连接。
根据本发明构思的另一方面，提供了一种制造集成电路器件的方法，该方法包括：在基板上形成在第一方向上延伸的鳍型有源区域；在鳍型有源区域上形成一对源极/漏极区域；在所述一对源极/漏极区域之间形成在与第一方向交叉的第二方向上延伸的绝缘分隔结构；形成一对分开的栅线，所述一对分开的栅线彼此间隔开使绝缘分隔结构在其间并在第二方向上延伸以与绝缘分隔结构对准；以及在所述一对源极/漏极区域之间形成位于绝缘分隔结构之上并将所述一对源极/漏极区域连接的跨接接触。
附图说明
从以下结合附图的详细描述，本公开的实施方式将被更清楚地理解，附图中：
图1是用于说明根据示例实施方式的集成电路器件的平面布局图；
图2A是根据示例实施方式的沿着图1的线X1-X1'截取的截面图；
图2B是根据示例实施方式的沿着图1的线X2-X2'截取的截面图；
图2C是根据示例实施方式的沿着图1的线Y1-Y1'截取的截面图；
图2D是根据示例实施方式的沿着图1的线Y2-Y2'截取的截面图；
图3是用于说明根据示例实施方式的集成电路器件的截面图；
图4A和图4B是用于说明根据示例实施方式的集成电路器件的截面图；
图5A和图5B是用于说明根据示例实施方式的集成电路器件的截面图；
图6A是用于说明根据示例实施方式的集成电路器件的平面布局图；
图6B是根据示例实施方式的沿着图6A的线X1-X1'截取的截面图；
图6C是根据示例实施方式的沿着图6A的线Y1-Y1'截取的截面图；
图7至图9是用于说明根据示例实施方式的集成电路器件的平面布局图；
图10A至图10O是用于说明根据示例实施方式的按照工艺顺序制造集成电路器件的方法的截面图；以及
图11A至图11H是用于说明根据示例实施方式的按照工艺顺序制造集成电路器件的方法的截面图。
具体实施方式
现在将参照附图更全面地描述本公开，附图中示出实施方式。在附图中，相同的元件由相同的附图标记表示，因此将不给出其重复说明。
图1至图2D是用于说明根据示例实施方式的集成电路器件100的视图。图1是示出集成电路器件100的主要元件的平面布局图。图2A是根据示例实施方式的沿着图1的线X1-X1'截取的截面图。图2B是根据示例实施方式的沿着图1的线X2-X2'截取的截面图。图2C是根据示例实施方式的沿着图1的线Y1-Y1'截取的截面图。图2D是根据示例实施方式的沿着图1的线Y2-Y2'截取的截面图。图1至图2D的集成电路器件100可以包括包含鳍场效应晶体管(FinFET)器件的逻辑单元。
参照图1至图2D，集成电路器件100包括形成在基板110上的由单元边界BN限定的区域中的逻辑单元LC。
基板110具有在水平方向(例如X-Y平面方向)上延伸的主表面110M。基板110可以包括半导体诸如硅(Si)或锗(Ge)、或者化合物半导体诸如SiGe、SiC、GaAs、InAs或InP。基板110可以包括导电区域例如掺杂有杂质的阱或掺杂有杂质的结构。
逻辑单元LC包括第一器件区域RX1和第二器件区域RX2。从基板110突出的多个鳍型有源区域FA形成在第一器件区域RX1和第二器件区域RX2中。器件间隔离区域DTA可以位于第一器件区域RX1和第二器件区域RX2之间。
多个鳍型有源区域FA可以彼此平行并在逻辑单元LC的宽度方向(例如X方向)上延伸。如图2C所示，器件隔离膜112可以在器件间隔离区域DTA中以及多个鳍型有源区域FA之间的区域中形成在基板110上，多个鳍型有源区域FA可以在第一器件区域RX1和第二器件区域RX2中以鳍的形式向上突出到器件隔离膜112之外。
多个栅极电介质膜118和多条栅线GL位于基板110上并在逻辑单元LC的与所述多个鳍型有源区域FA交叉的高度方向(例如Y方向)上延伸。所述多条栅线GL可以被称为正常栅线GL。所述多个栅极电介质膜118和所述多条栅线GL可以延伸以覆盖所述多个鳍型有源区域FA的顶表面和两个侧壁以及器件隔离膜112的顶表面。多个金属氧化物半导体(MOS)晶体管可以在第一器件区域RX1和第二器件区域RX2中沿着所述多条栅线GL形成。所述多个MOS晶体管可以是具有形成在所述多个鳍型有源区域FA的顶表面和两个侧壁上的沟道的三维MOS晶体管。
虚设栅线DGL可以沿着单元边界BN的在逻辑单元LC的高度方向(例如Y方向)上延伸的部分延伸。尽管虚设栅线DGL可以由与多条栅线GL的材料相同的材料形成，但是虚设栅线DGL可以通过在集成电路器件100工作时保持电浮置状态而用作逻辑单元LC与逻辑单元LC周围的其它逻辑单元(或电路)之间的电分隔区域。
虚设栅线DGL可以是形成在相同水平处并与所述多条栅线GL(例如正常栅线)相邻的导电线。虚设栅线由形成这样的正常栅线的相同导电层图案化。例如，虚设栅线可以用沉积和图案化形成正常栅线的导电层的相同工艺与正常栅线同时形成。集成电路器件(例如电子器件、逻辑器件或存储器件)中的虚设栅线不用于引起到外部器件的数据传输。例如，虚设栅线可以不被电连接到逻辑单元或存储单元的栅极，或者如果虚设栅线被电连接到虚设逻辑单元或存储单元的栅极，这样的虚设栅线可以不被激活，或者如果被激活，不会导致在这样的虚设逻辑单元或存储单元中的任何数据传送到逻辑器件或存储器件外部的源。
所述多条栅线GL和所述多条虚设栅线DGL可以在逻辑单元LC的宽度方向(例如X方向)上具有相同的宽度，并可以在该宽度方向(例如X方向)上以恒定的节距布置。例如，逻辑单元LC的所述多条栅线GL当中在宽度方向(例如X方向)上的两条相邻的栅线GL之间的距离以及虚设栅线DGL与在宽度方向(例如X方向)上最靠近该虚设栅线DGL的栅线GL之间的距离可以是相同的。
多个栅极电介质膜118可以包括硅氧化物膜、高k膜或其组合。高k膜可以由具有比硅氧化物膜的介电常数大的介电常数的材料形成。高k膜可以由金属氧化物或金属氮氧化物形成。界面膜(未示出)可以位于鳍型有源区域FA和栅极电介质膜118之间。界面膜可以包括氧化物膜、氮化物膜或氮氧化物膜。
所述多条栅线GL和所述多条虚设栅线DGL中的每个可以具有其中金属氮化物层、金属层、导电覆盖层和间隙填充金属膜顺序地堆叠的结构。金属氮化物层和金属层中的每个可以包括从钛(Ti)、钽(Ta)、钨(W)、钌(Ru)、铌(Nb)、钼(Mo)和铪(Hf)当中选择的至少一种金属。间隙填充金属膜可以包括W膜或铝(Al)膜。所述多条栅线GL和所述多条虚设栅线DGL中的每个可以包括功函数金属包含层。功函数金属包含层可以包括从Ti、W、Ru、Nb、Mo、Hf、镍(Ni)、钴(Co)、铂(Pt)、镱(Yb)、镝(Dy)、铒(Er)和钯(Pd)当中选择的至少一种金属。在一些实施方式中，所述多条栅线GL和所述多条虚设栅线DGL中的每个可以包括但不限于包含TiAlC/TiN/W的堆叠结构、包含TiN/TaN/TiAlC/TiN/W的堆叠结构或者包含TiN/TaN/TiN/TiAlC/TiN/W的堆叠结构。
所述多条栅线GL的顶表面、所述多个栅极电介质膜118的顶表面和所述多条虚设栅线DGL的顶表面可以被栅极绝缘覆盖层180覆盖。所述多个栅极绝缘覆盖层180可以包括硅氮化物膜。依次堆叠在鳍型有源区域FA上的栅极电介质膜118、栅线GL和栅极绝缘覆盖层180可以构成栅极结构GS。
多个绝缘间隔物162可以在逻辑单元LC的纵向方向(例如Y方向)上线性地延伸以覆盖所述多条栅线GL和所述多条虚设栅线DGL的两个侧壁。所述多个绝缘间隔物162可以包括硅氮化物膜、SiOCN膜、SiCN膜或其组合。
覆盖所述多个栅极结构GS和所述多个虚设栅线DGL的层间绝缘膜190可以形成在基板110上。层间绝缘膜190可以包括硅氧化物膜、硅氮化物膜或其组合。
多个源极/漏极区域172可以形成在所述多个鳍型有源区域FA上以位于所述多条栅线GL中的每条的两侧。一条栅线GL和源极/漏极区域172之一彼此间隔开而使栅极电介质膜118和绝缘间隔物162在其间。所述多个源极/漏极区域172可以包括从形成在鳍型有源区域FA中的多个凹陷部分R1或其组合外延生长的半导体外延层。多个源极/漏极区域172可以包括外延生长的Si层、外延生长的SiC层或多个外延生长的SiGe层。所述多个源极/漏极区域172中的一些可以被栅极间绝缘膜164(见图10B)覆盖。栅极间绝缘膜164可以包括硅氧化物膜。
多个源极/漏极接触插塞CA形成在所述多个源极/漏极区域172上。所述多个源极/漏极区域172可以通过所述多个源极/漏极接触插塞CA连接到上导电线(未示出)。
在平行于所述多条栅线GL的方向上延伸的至少一个绝缘分隔结构120可以形成在逻辑单元LC的第二器件区域RX2中的鳍型有源区域FA上。尽管一个绝缘分隔结构120形成在图1至图2D的集成电路器件100的第二器件区域RX2中，但是本发明构思不限于此，并且至少一个绝缘分隔结构120可以形成在从第一器件区域RX1和第二器件区域RX2中选择的至少一个中。
所述多条栅线GL包括一对分开的栅线，即第一分开的栅线GL1和第二分开的栅线GL2，第一分开的栅线GL1和第二分开的栅线GL2彼此间隔开使绝缘分隔结构120在其间。第一分开的栅线GL1和第二分开的栅线GL2在逻辑单元LC的高度方向(例如Y方向)上与绝缘分隔结构120对准。
绝缘分隔结构120可以包括面对第一分开的栅线GL1和第二分开的栅线GL2的侧壁120S，并且侧壁120S可以接触第一分开的栅线GL1和第二分开的栅线GL2以及栅极电介质膜118。
一对源极/漏极区域172可以分别位于绝缘分隔结构120的两侧使绝缘分隔结构120在其间，并且所述一对源极/漏极区域172可以通过一个跨接接触130彼此连接。
将理解，当一元件或层被称为“连接到”或“联接到”另一元件或层时，它可以直接连接到或联接到另一元件或层，或者可以存在居间的元件或层。相反，当一元件被称为“直接连接到”、“直接联接到”或“直接物理地连接到”另一元件或层时，不存在居间的元件或层。除非上下文另外地指示，术语“接触”是指直接连接(即触摸)。
第一栅极结构GS中的第一栅线可以在第一方向上位于第一源极/漏极区172与所述一对源极/漏极区172中的一个之间。第二栅极结构GS中的第二栅线可以在第一方向上位于第二源极/漏极区域172与所述一对源极/漏极区域172中的另一个之间。第一栅线和第二栅线中的每个可以包括导电层。
在示例实施方式中，绝缘分隔结构120的顶表面的水平可以高于第一栅线和第二栅线中的每个的顶表面的水平，并可以低于第一栅极结构GS和第二栅极结构GS中的每个的栅极绝缘覆盖层180的顶表面的水平。
在示例实施方式中，绝缘分隔结构120的一部分可以位于与第一栅线和第二栅线的导电层相同的垂直水平处。
跨接接触130可以包括分别连接到所述一对源极/漏极区域172的一对垂直延伸部132以及一体地连接到所述一对垂直延伸部132的水平延伸部134，水平延伸部134位于绝缘分隔结构120之上并在平行于鳍型有源区域FA的方向上延伸以覆盖绝缘分隔结构120。水平延伸部分134可以垂直地交叠绝缘分隔结构120。水平延伸部134可以不垂直地交叠第一分开的栅线GL1和第二分开的栅线GL2。所述一对源极/漏极区域172可以通过跨接接触130连接到上导电线(未示出)。
金属硅化物膜128可以形成在跨接接触130与所述一对源极/漏极区域172之间的连接部分上。此外，金属硅化物膜128可以形成在所述多个源极/漏极区域172和所述多个源极/漏极接触插塞CA之间的连接部分上。金属硅化物膜128可以包括Ti、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、Dy、Er或Pd。例如，金属硅化物膜128可以由钛硅化物形成，但是不限于此。
跨接接触130的侧壁、所述多个源极/漏极接触插塞CA的侧壁和多个栅极接触插塞CB的侧壁可以被绝缘衬垫126覆盖。绝缘衬垫126可以包括硅氮化物膜。
尽管跨接接触130在图1中具有基本上矩形的平面形状，但是本发明构思不限于此。例如，跨接接触130可以具有各种平面形状中的任一种，而不是特定的平面形状，只要位于绝缘分隔结构120之上的跨接接触130可以延伸以连接到位于绝缘分隔结构120的两侧的所述一对源极/漏极区域172。跨接接触130的平面形状的详细修改将在下面参照图7至图9说明。
绝缘分隔结构120可以延伸以位于第二器件区域RX2的内部和外部。例如，绝缘分隔结构120可以包括位于第二器件区域RX2中的部分和位于器件间隔离区域DTA中的部分。在逻辑单元LC的高度方向(例如Y方向)上，跨接接触130的长度可以小于绝缘分隔结构120的长度。例如，在Y方向上，跨接接触130的第一端和第二端之间的长度小于绝缘分隔结构120的第一端和第二端之间的长度。在此配置中，跨接接触130与第一和第二分开的栅线GL1和GL2之间的足够的距离可以被保证。
第一分开的栅线GL1和第二分开的栅线GL2当中的位于第一器件区域RX1中的第一分开的栅线GL1可以用作正常栅线。相反，位于第二器件区域RX2中的第二分开的栅线GL2可以是不执行正常栅线的功能的虚设栅线。
多个栅极接触插塞CB可以形成在多条栅线GL上。多条栅线GL可以通过多个栅极接触插塞CB连接到上导电线(未示出)。作为第一分开的栅线GL1和第二分开的栅线GL2之一的第一分开的栅线GL1也可以通过栅极接触插塞CB连接到上导电线。例如，作为第一分开的栅线GL1和第二分开的栅线GL2中的剩下一个的第二分开的栅线GL2可以不连接到上导电线。
跨接接触130的顶表面130T的水平、多个源极/漏极接触插塞CA的每个的顶表面CAT的水平以及多个栅极接触插塞CB的每个的顶表面CBT的水平可以基本上相同。因此，从基板110的主表面110M到跨接接触130的顶表面130T的垂直距离、从基板110的主表面110M到多个源极/漏极接触插塞CA的每个的顶表面CAT的垂直距离、以及从基板110的主表面110M到多个栅极接触插塞CB的每个的顶表面CBT的垂直距离可以基本上相同。
在示例实施方式中，在X方向上，跨接接触130的顶表面130T的宽度可以大于多个源极/漏极接触插塞CA中的每个的顶表面CAT的宽度。在另一些示例实施方式中，在X方向上，跨接接触130的顶表面130T的宽度可以大于多个栅极接触插塞CB中的每个的顶表面CBT的宽度。
鳍分隔沟槽T1可以形成在鳍型有源区域FA的与绝缘分隔结构120的位置对应的部分中。绝缘分隔结构120可以包括填充鳍分隔沟槽T1的掩埋分隔部分120A以及一体地连接到掩埋分隔部分120A并远离鳍型有源区域FA延伸的突出分隔部分120B。突出分隔部分120B可以向上突出得超过鳍型有源区域FA的顶表面FT。突出分隔部分120B可以位于跨接接触130的一对垂直延伸部132之间。
绝缘分隔结构120的最下表面的水平LV1可以高于基板110的主表面110M的水平LV2，并可以低于鳍型有源区域FA的顶表面FT的水平LV3。绝缘分隔结构120的最上表面的水平LV4可以高于每条栅线GL的最高表面的水平LV5并可以低于每个栅极绝缘覆盖层180的最高表面的水平LV6。
在示例实施方式中，在Z方向上，绝缘分隔结构120的最下表面的水平LV1与绝缘分隔结构120的最上表面的水平LV4之间的长度可以小于鳍型有源区域FA的顶表面FT的水平LV3与跨接接触130的顶表面130T的水平之间的长度。
突出分隔部分120B的顶表面120T可以包括圆化的凸起表面。突出分隔部分120B的两个侧壁可以由一对绝缘间隔物162覆盖。一对绝缘间隔物162可以位于突出分隔部分120B和垂直延伸部132之间。突出分隔部分120B的顶表面120T和所述一对绝缘间隔物162的顶表面可以被平滑地连接以形成一个圆化的凸起表面。作为跨接接触130的面对并接触绝缘分隔结构120的顶表面120T的部分的水平延伸部134的底表面可以包括与绝缘分隔结构120的顶表面120T的圆化凸起表面的轮廓对应的圆化凹入表面。
绝缘分隔结构120的底表面120BT(见图2C)的水平可以低于多个源极/漏极区域172中的每个的底表面的水平。尽管绝缘分隔结构120的底表面120BT在图2C中在Y方向上是基本上平坦的，但是绝缘分隔结构120的底表面120BT的轮廓可以以各种方式修改。下面将参照图3来说明绝缘分隔结构120的底表面120BT的轮廓的详细修改。
在一些示例实施方式中，绝缘分隔结构120可以包括单个绝缘膜或者包括多个绝缘膜的多层结构。在另一些示例实施方式中，绝缘分隔结构120可以包括空气间隙。如这里讨论的术语“空气”可以指大气空气或在制造工艺期间可能存在的其它气体。包括在绝缘分隔结构120中的绝缘膜的示例可以包括但不限于硅氧化物膜、硅氮化物膜、SiOCN膜、SiCN膜以及其组合。
跨接接触130、多个源极/漏极接触插塞CA和多个栅极接触插塞CB可以包括相同的导电材料。跨接接触130、多个源极/漏极接触插塞CA和多个栅极接触插塞CB中的每个可以包括掩埋金属膜和围绕掩埋金属膜的导电阻挡膜。掩埋金属膜可以由钴(Co)、铜(Cu)、钨(W)、钌(Ru)、锰(Mn)或其组合形成，导电阻挡膜可以由Ti、Ta、TiN、TaN或其组合形成。在示例实施方式中，跨接接触130、多个源极/漏极接触插塞CA和多个栅极接触插塞CB中的每个可以是相同的材料。
跨接接触130、多个源极漏极接触插塞CA和多个栅极接触插塞CB可以通过栅极绝缘覆盖层180、多个绝缘间隔物162和层间绝缘膜190而彼此绝缘。
在逻辑单元LC中，接地线VSS可以通过源极/漏极接触插塞CA连接到第一器件区域RX1中的鳍型有源区域FA，电源线VDD可以通过源极/漏极接触插塞CA连接到第二器件区域RX2中的鳍型有源区域FA。接地线VSS和电源线VDD可以形成在比跨接接触130、多个源极/漏极接触插塞CA和多个栅极接触插塞CB中的每个的顶表面高的水平处。接地线VSS和电源线VDD中的每个可以包括导电阻挡膜和布线导电层。导电阻挡膜可以由Ti、Ta、TiN、TaN或其组合形成。布线导电层可以由Co、Cu、W、其合金或其组合形成。
尽管在图1至图2D中的集成电路器件100中逻辑单元LC包括一个绝缘分隔结构120和一个跨接接触130，但是本发明构思不限于此。例如，一个逻辑单元LC可以包括多个绝缘分隔结构120和/或多个跨接接触130。
图1至图2D的集成电路器件100包括：绝缘分隔结构120，位于逻辑单元LC中的鳍型有源区FA上并在平行于多条栅线GL的方向上延伸；以及跨接接触130，位于绝缘分隔结构120上并垂直地交叠绝缘分隔结构120以将位于绝缘分隔结构120的两侧使绝缘分隔结构120在其间的一对源极/漏极区域172连接。位于绝缘分隔结构120之上的跨接接触130可以从绝缘分隔结构120朝向一对源极/漏极区域172延伸，使得一对源极/漏极区域172彼此电连接。当所述一对源极/漏极区域172通过使用跨接接触130而彼此连接时，由于跨接接触130在绝缘分隔结构120上经过而不经过由导电材料形成的栅线GL，所以可以防止跨接接触130和栅线GL之间的短路的风险。
在根据对比示例的不包括绝缘分隔结构120的集成电路器件中，跨接接触130必须在一条栅线GL之上经过以便连接形成在栅线GL的两侧的一对源极/漏极区域172。在这种情况下，在跨接接触130形成时在跨接接触130和位于跨接接触130下面的栅线GL之间发生短路的可能性会是高的。此外，为了将在第一器件区域RX1和第二器件区域RX2当中的其中没有形成跨接接触130的第一器件区域RX1中的一对源极/漏极区域172之间经过的栅线GL用作正常栅线，必须进行切断在器件间隔离区域DTA中的一对源极/漏极区域172之间经过的栅线GL的工艺。因此，制造集成电路器件的工艺会变得复杂，并且器件间隔离区域DTA会需要具有相对大的面积。然而，随着集成电路器件被高度集成，在增大器件间隔离区域DTA的面积上存在限制，并且随着集成电路器件被高度集成，当形成在相同水平处的布线和接触的数量增加时，会难以稳定地保证器件间隔离区域DTA的固定区域中的接触之间的绝缘距离。
相反，根据本公开的示例实施方式，由于绝缘分隔结构120形成在跨接接触130所在的第二器件区域RX2中的鳍型有源区域FA上以在平行于多条栅线GL的方向上延伸，当所述一对源极/漏极区域172将通过使用跨接接触130而彼此连接时，跨接接触130可以在绝缘分隔结构120而不是栅线GL之上经过。因此，可以防止跨接接触130与位于跨接接触130下面的栅线GL之间的短路。此外，多个栅线GL中的与绝缘分隔结构120对准的第一和第二分开的栅线GL1和GL2当中的位于第一器件区域RX1中的第一分开的栅线GL1可以用作正常栅线而没有经历额外的栅极切割工艺。因此，可以省略用于切割在器件间隔离区域DTA中的一对源极/漏极区域172之间经过的栅线GL的额外工艺，并且可以不需要保证用于切割器件间隔离区域DTA中的栅线GL的额外空间。因此，可以减小器件间隔离区域DTA的面积，从而减小逻辑单元LC的尺寸。
图3是用于说明根据示例实施方式的集成电路器件200的截面图。
图3的集成电路器件200可以具有与图2A至图2D的集成电路器件100基本上相同的配置。在示例实施方式中，在集成电路器件200中，绝缘分隔结构220包括延伸为与第一分开的栅线GL1对准的主分隔部分220M以及从主分隔部分220M朝向基板110突出的至少一个突出分隔部分220P。在图3中，填充鳍分隔沟槽T1的多个突出分隔部分220P形成在鳍型有源区域FA上。突出分隔部分220P可以在对应于鳍型有源区域FA的位置一体地连接到主分隔部分220M。位于每个突出分隔部分220P周围并接触绝缘分隔结构220的底表面的器件隔离膜112的顶表面的高度大于鳍分隔沟槽T1的底表面的高度。由于从主分隔部分220M朝向基板110突出的突出分隔部分220P，绝缘分隔结构220的底表面可以具有不平坦的轮廓。
包括在绝缘分隔结构220中的突出分隔部分220P的数量可以对应于与绝缘分隔结构220交叉的鳍型有源区域FA的数量。尽管在图3中绝缘分隔结构220延伸以与三个鳍型有源区域FA交叉并因此绝缘分隔结构220包括三个突出分隔部分220P，但是本发明构思不限于此。例如，绝缘分隔结构220可以包括一个突出分隔部分220P或四个或更多突出分隔部分220P。
绝缘分隔结构220包括面对第一分开的栅线GL1和第二分开的栅线GL2的侧壁220S。绝缘分隔结构220的侧壁220S可以接触第一分开的栅线GL1和第二分开的栅线GL2以及栅极电介质膜118。
图4A和图4B是用于说明根据示例实施方式的集成电路器件300的视图。图4A是沿着图1的线X1-X1'截取的截面图。图4B是沿着图1的线Y1-Y1'截取的截面图。在一些示例实施方式中，图4A和图4B的集成电路器件300可以具有与图1的集成电路器件100相同的平面布局。
图4A和图4B的集成电路器件300可以具有与图2A至图2D的集成电路器件100的配置基本上相同的配置。在示例实施方式中，在集成电路器件300中，鳍分隔沟槽T1没有形成在多个鳍型有源区域FA中的与绝缘分隔结构320交叉的鳍型有源区域FA中，不同于图2A和图2C。绝缘分隔结构320可以覆盖鳍型有源区域FA的上侧壁和顶表面。绝缘分隔结构320可以具有面对鳍型有源区域FA和器件隔离膜112的底表面320BT以及面对并接触跨接接触130的顶表面320T。绝缘分隔结构320的底表面320BT的水平可以高于多个源极/漏极区域172中的每个的底表面的水平。绝缘分隔结构320的底表面320BT可以与鳍型有源区域FA间隔开而使虚设栅极电介质膜308在其间。虚设栅极电介质膜308可以包括硅氧化物膜。
如图4A所示，绝缘分隔结构320的顶表面320T可以包括圆形凸起表面。绝缘分隔结构320的两个侧壁可以由一对绝缘间隔物162覆盖。所述一对绝缘间隔物162可以位于绝缘分隔结构320和垂直延伸部132之间。绝缘分隔结构320的顶表面320T和所述一对绝缘间隔物162的顶表面可以平滑地连接以形成一个圆化的凸起表面。
跨接接触130的水平延伸部134的与绝缘分隔结构320的顶表面320T接触的底表面可以包括对应于绝缘分隔结构320的顶表面320T的圆化凸起表面的轮廓的圆化凹入表面。
位于第一器件区域RX1中的鳍型有源区域FA和第一分开的栅线GL1之间的栅极电介质膜318可以延伸到第一分开的栅线GL1和绝缘分隔结构320之间的空间。绝缘分隔结构320的侧壁320S可以接触栅极电介质膜318。绝缘分隔结构320可以与第一分开的栅线GL1和第二分开的栅线GL2间隔开而使栅极电介质膜318在其间。栅极电介质膜318和绝缘分隔结构320的具体配置与参照图2A至图2D描述的栅极电介质膜118和绝缘分隔结构120的配置基本上相同。
图5A和图5B是用于说明根据示例实施方式的集成电路器件400的视图。图5A是沿着图1的线X1-X1'截取的截面图。图5B是沿着图1的线Y1-Y1'截取的截面图。在一些实施方式中，图5A和图5B的集成电路器件400可以具有与图1的集成电路器件100的平面布局相同的平面布局。
图5A和图5B的集成电路器件400可以具有与图4A和图4B的集成电路器件300的配置基本上相同的配置。在示例实施方式中，集成电路器件400不包括图4A和图4B的虚设栅极电介质膜308。绝缘分隔结构420可以具有面对并接触鳍型有源区域FA的底表面420BT以及面对并接触跨接接触130的顶表面420T。绝缘分隔结构420可以接触多个鳍型有源区域FA中的与绝缘分隔结构420交叉的鳍型有源区域FA的上侧壁和顶表面。
绝缘分隔结构420的顶表面420T可以包括圆化凸起表面。绝缘分隔结构420的两个侧壁可以被一对绝缘间隔物162覆盖。所述一对绝缘间隔物162可以位于绝缘分隔结构420和垂直延伸部132之间。绝缘分隔结构420的顶表面420T和所述一对绝缘间隔物162的顶表面可以平滑地连接以形成一个圆化凸起表面。跨接接触130的水平延伸部134的与绝缘分隔结构420的顶表面420T接触的底表面可以包括与绝缘分隔结构420的顶表面420T的圆化凸起表面的轮廓相对应的圆化凹入表面。绝缘分隔结构420的具体配置与参照图2A至图2D描述的绝缘分隔结构120的配置基本上相同。
尽管已经参照图1、图2A-2D、图3、图4A、图4B、图5A和图5B说明了集成电路器件100、200、300和400的配置，但是本发明构思不限于此，并且在本发明构思的范围内，可以从图1、图2A-2D、图3、图4A、图4B、图5A和图5B的配置进行各种修改和改变。
图6A是用于说明根据示例实施方式的集成电路器件500的平面布局图。图6B是根据示例实施方式的沿着图6A的线X1-X1'截取的截面图。图6C是根据示例实施方式的沿着图6A的线Y1-Y1'截取的截面图。
参照图6A至图6C，集成电路器件500具有与图1的集成电路器件100的配置基本上相同的配置。在示例实施方式中，集成电路器件500包括具有与跨接接触130的结构不同的结构的跨接接触530，在跨接接触130中一对垂直延伸部132和水平延伸部134被一体地连接。例如，跨接接触530包括：一对源极/漏极接触插塞CA1和CA2，分别连接到位于绝缘分隔结构120的两侧使绝缘分隔结构120位于其间的一对源极/漏极区172；以及第一通路接触插塞VC1，位于绝缘分隔结构120之上并且连接在所述一对源极/漏极接触插塞CA1和CA2之间。所述一对源极/漏极接触插塞CA1和CA2以及第一通路接触插塞VC1可以通过使用不同的工艺形成。
集成电路器件500包括位于多条栅线GL之上并在与多条栅线GL交叉的方向上延伸的多条导电线ML。
多个第一通路接触插塞VC1可以形成在多个源极/漏极区域172与多条导电线ML之间。多个源极/漏极区域172中的一些可以通过源极/漏极接触插塞CA和第一通路接触插塞VC1连接到从多条导电线ML中选择的任意一条导电线ML。位于绝缘分隔结构120两侧使绝缘分隔结构120在其间的一对源极/漏极区域172可以通过跨接接触530连接到从多条导电线ML当中选择的任意一条导电线ML，跨接接触530包括一对源极/漏极接触插塞CA1和CA2以及连接到所述一对源极/漏极接触插塞CA1和CA2的第一通路接触插塞VC1。所述一对源极/漏极接触插塞CA1和CA2可以具有与其它源极/漏极接触插塞CA相同或相似的配置。
多个第一通路接触插塞VC1当中的一些第一通路接触插塞VC1可以连接源极/漏极接触插塞CA和导电线ML。多个第一通路接触插塞VC1当中的其它第一通路接触插塞VC1可以构成跨接接触530。第一通路接触插塞VC1当中的构成跨接接触530的第一通路接触插塞VC1可以每个在X方向上具有比其它第一通路接触插塞VC1的每个的长度大的长度。
多个第二通路接触插塞VC2形成在多条栅线GL与多条导电线ML之间。多条栅线GL可以每个通过栅极接触插塞CB和第二通路接触插塞VC2连接到从多条导电线ML当中选择的任意一条导电线ML。为了连接第一分开的栅线GL1和从多条导电线ML当中选择的一条导电线ML，栅极接触插塞CB和第二通路接触插塞VC2可以顺序地堆叠在第一分开的栅线GL1和所选择的一条导电线ML之间。
多条导电线ML可以形成在与接地线VSS和电源线VDD相同的水平处。如这里使用的，当涉及取向、布局、位置、形状、尺寸、数量或其它测量时，诸如“相同”、“相等”、“平面”或“共面”的术语不一定表示完全相同的取向、布局、位置、形状、尺寸、数量或其它测量，而是旨在涵盖可接受的变化内的几乎相同的取向、布局、位置、形状、尺寸、数量或其它测量，该可接受的变化可以例如由于制造工艺而发生。术语“基本上”可以在这里用来反映这个含义。例如，被描述为“基本上相同”、“基本上相等”或“基本上平面”的项目可以是完全相同、相等或平面的，或者可以在可能例如由于制造工艺发生的可接受变化内是相同、相等或平面的。多个导电线ML可以是在逻辑单元LC的宽度方向(例如X方向)上延伸以彼此平行的多个单向布线层。多个导电线ML、多个第一通路接触插塞VC1和多个第二通路接触插塞VC2可以由于层间绝缘膜198而与其它相邻的导体绝缘。多条导电线ML以及位于多条导电线ML下面的多个第一通路接触插塞VC1和多个第二通路接触插塞VC2中的每个可以包括导电阻挡膜和布线导电层。导电阻挡膜可以由Ti、Ta、TiN、TaN或其组合形成。布线导电层可以由Co、Cu、W、其合金或其组合形成。
尽管跨接接触530在图6A至图6C中包括一对源极/漏极接触插塞CA1和CA2以及第一通路接触插塞VC1，但是本发明构思不限于此。例如，为了形成跨接接触530，可以使用从多条导电线ML当中选择的任意一条导电线ML来代替第一通路接触插塞VC1。例如，类似于跨接接触530的跨接接触可以通过将所选择的导电线ML连接到一对源极/漏极接触插塞CA1和CA2而形成，所述一对源极/漏极接触插塞CA1和CA2分别连接到所述一对源极/漏极区域172而使绝缘分隔结构120在其间。
图7至图9是用于说明根据示例实施方式的集成电路器件的平面布局图。
图7的集成电路器件600具有与图1的集成电路器件100基本上相同的配置。在示例实施方式中，集成电路器件600包括具有基本上“H”平面形状的跨接接触630。
位于跨接接触630下面以与跨接接触630垂直交叠的绝缘分隔结构620可以定位得不延伸超过第二器件区域RX2。在逻辑单元LC的高度方向(例如Y方向)上，跨接接触630的位于跨接接触630不与绝缘分隔结构620垂直交叠处的部分的长度可以大于绝缘分隔结构620的长度。然而，跨接接触630的位于绝缘分隔结构620之上的部分的长度小于绝缘分隔结构620的长度。
图8的集成电路器件700具有与图1的集成电路器件100的配置基本上相同的配置。在示例实施方式中，集成电路器件700包括具有基本上“∩”(例如n形)平面形状的跨接接触730。在逻辑单元LC的高度方向(例如Y方向)上，跨接接触730的位于绝缘分隔结构120之上的部分的长度和跨接接触730的位于跨接接触730不与绝缘分隔结构120垂直交叠处的部分的长度可以小于绝缘分隔结构120的长度。
图9的集成电路器件800具有与图1的集成电路器件100的配置基本上相同的配置。在示例实施方式中，集成电路器件800包括具有基本上“∪”(例如U形)平面形状的跨接接触830。在逻辑单元LC的高度方向(例如Y方向)上，跨接接触830的位于绝缘分隔结构120之上的部分的长度和跨接接触830的位于跨接接触830不与绝缘分隔结构120垂直交叠处的部分的长度可以小于绝缘分隔结构120的长度。
图7至图9的绝缘分隔结构620和跨接接触630、730和830的详细配置与参照图2A至图2D描述的绝缘分隔结构120和跨接接触130的配置基本上相同。
图1至图9的集成电路器件100、200、300、400、500、600、700和800包括位于鳍型有源区域FA上的跨接接触130、530、630、730和830，并且在与栅线GL平行的方向上延伸的绝缘分隔结构120、220、320、420和620位于鳍型有源区域FA和跨接接触130、530、630、730和830之间。跨接接触130、530、630、730和830在绝缘分隔结构120、220、320、420和620而不是栅线GL之上经过，并且连接到形成在鳍型有源区域FA上的一对源极/漏极区域172。因此，可以防止跨接接触130、530、630、730和830与栅线GL之间的短路。此外，第一分开的栅线GL1和第二分开的栅线GL2中的一个可以被用作正常栅线，而不进行用于切割在通过跨接接触130、530、630、730和830彼此连接的一对源极/漏极区域172之间延伸的栅线GL的额外工艺。因此，由于可以不需要确保用于切割器件间隔离区域DTA中的栅线GL的工艺的额外空间，所以可以减小器件间隔离区域DTA的面积。即使当根据按比例缩小在具有减小面积的器件区域的集成电路器件中形成在相同水平处的布线和接触的数量增加时，也可以减小器件间隔离区域DTA的面积，可以减小逻辑单元LC的尺寸，并且逻辑单元LC中的接触之间的绝缘距离可以被稳定地保证。
图10A至图10O是用于说明根据示例实施方式的按照工艺顺序的制造集成电路器件的方法的截面图。现在将参照图10A至图10O来说明制造图2A至图2D的集成电路器件100和图3的集成电路器件200的方法。图10A至图10O是根据示例实施方式的按照工艺顺序沿着图1的线X1-X1'截取的截面图。
参照图10A，从主表面110M向上(例如在Z方向上)突出并在一个方向(例如X方向)上延伸的多个鳍型有源区域FA通过蚀刻基板110的一部分而形成，并且第一器件区域RX1、第二器件区域RX2和器件间隔离区域DTA被限定。
覆盖鳍型有源区域FA的两个下侧壁的器件隔离膜112(见图2C)形成在基板110上。器件隔离膜112可以形成在第一器件区域RX1、第二器件区域RX2以及器件间隔离区域DTA中。第一器件区域RX1和第二器件区域RX2中的鳍型有源区域FA可以突出得超过器件隔离膜112的顶表面。
参照图10B，形成位于多个鳍型有源区域FA之上并延伸以与多个鳍型有源区域FA交叉的多个虚设栅极结构DGS。多个虚设栅极结构DGS的每个可以包括顺序堆叠在鳍型有源区域FA上的虚设栅极电介质膜D14、虚设栅线D16和虚设栅极绝缘覆盖层D18。虚设栅极电介质膜D14可以包括硅氧化物，虚设栅线D16可以包括多晶硅，虚设栅极绝缘覆盖层D18可以包括硅氧化物、硅氮化物或硅氮氧化物。
绝缘间隔物162可以形成在每个虚设栅极结构DGS的两个侧壁处。在一些实施方式中，多个绝缘间隔物162可以包括具有比硅氮化物膜的介电常数小的介电常数的材料膜，例如SiOCN膜、SiCN膜或其组合。为了形成绝缘间隔物162，可以使用原子层沉积(ALD)或化学气相沉积(CVD)。
多个凹陷部分R1可以通过蚀刻在虚设栅极结构DGS的两侧暴露的一些鳍型有源区域FA而形成，并且多个源极/漏极区域172可以通过使用从多个凹陷部分R1的外延生长形成半导体层而形成。多个源极/漏极区域172可以具有其水平等于或高于鳍型有源区域FA的顶表面的水平的顶表面。
可以形成覆盖多个源极/漏极区域172、多个虚设栅极结构DGS和绝缘间隔物162的栅极间绝缘膜164。为了形成栅极间绝缘膜164，覆盖包括多个虚设栅极结构DGS和多个源极/漏极区域172的结构至足够厚度的绝缘膜可以被形成，然后可以被平坦化以暴露虚设栅极绝缘覆盖层D18的顶表面，从而形成包括绝缘膜的剩余部分的栅极间绝缘膜164。
参照图10C，多个栅极空间SP1通过从图10B的所得结构去除多个虚设栅极结构DGS而形成。绝缘间隔物162、鳍型有源区域FA和器件隔离膜112(见图2C)可以通过多个栅极空间SP1暴露。
湿蚀刻可以用于去除多个虚设栅极结构DGS。在一些实施方式中，为了进行湿蚀刻，可以使用包括例如HNO3、稀释氢氟酸(DHF)、NH4OH、四甲基氢氧化铵(TMAH)、KOH或其组合的蚀刻溶液。
参照图10D，栅极电介质膜118和栅极导电层119形成在多个栅极空间SP1(见图10C)中。在形成栅极电介质膜118之前，界面膜(未示出)可以进一步形成在通过多个栅极空间SP1暴露的鳍型有源区域FA的表面上。界面膜可以通过氧化鳍型有源区域FA的经由多个栅极空间SP1暴露的一些而获得。
栅极电介质膜118和栅极导电层119可以填充栅极空间SP1并可以覆盖栅极间绝缘膜164的顶表面。栅极电介质膜118和栅极导电层119可以通过使用ALD、CVD、物理气相沉积(PVD)、金属有机ALD(MOALD)或金属有机CVD(MOCVD)形成。
参照图10E，栅极电介质膜118和栅极导电层119(见图10D)的不必要的部分被去除以暴露栅极间绝缘膜164的顶表面。结果，多个栅极电介质膜118和栅极导电层119可以仅保留在多个栅极空间SP1(见图10C)中。保留在多个栅极空间SP1中的多个栅极导电层119可以构成多条栅线GL。
参照图10F，通过去除多条栅线GL和多个栅极电介质膜118的上部分的一些，多个覆盖空间SP2形成在多个栅极空间SP1中的多条栅线GL之上。
参照图10G，填充多个覆盖空间SP2的多个栅极绝缘覆盖层180由图10F的所得结构形成。
为了形成栅极绝缘覆盖层180，可以形成具有足够大的厚度以填充多个覆盖空间SP2的绝缘膜，然后可以去除绝缘膜的不需要的部分以暴露栅极间绝缘膜164的顶表面。绝缘膜可以包括硅氮化物膜。
参照图10H，具有孔H1的掩模图案M1形成在图10G的所得结构上，孔H1形成为对应于从多条栅线GL当中选择的一条栅线GL的位置，并且通过孔H1暴露的栅极绝缘覆盖层180通过使用掩模图案M1作为蚀刻掩模来蚀刻以通过孔H1暴露所选择的栅线GL和覆盖所选择的栅线GL的侧壁的栅极电介质膜118。
掩模图案M1可以由具有与栅极绝缘覆盖层180、栅线GL和栅极电介质膜118的材料不同的蚀刻选择性的材料形成。例如，掩模图案M1可以包括但不限于氧化物膜、金属氮化物膜、旋涂硬掩模(SOH)膜、SiON膜、光致抗蚀剂膜或其组合。
参照图10I，通过孔H1暴露的所选择的栅线GL和位于所选择的栅线GL下面的栅极电介质膜118通过使用掩模图案M1作为蚀刻掩模来去除。结果，可以形成与孔H1连通的分隔空间S1。鳍型有源区域FA的顶表面可以通过孔H1和分隔空间S1暴露。
参照图10J，与分隔空间S1连通的鳍分隔沟槽T1通过使用掩模图案M1作为蚀刻掩模蚀刻通过孔H1和分隔空间S1暴露的鳍型有源区域FA而形成在鳍型有源区域FA中。
当形成鳍分隔沟槽T1时，为了形成图2C的结构，当形成用于形成鳍分隔沟槽T1的鳍型有源区域FA时，覆盖鳍型有源区域FA的两个侧壁的器件隔离膜112也可以被蚀刻。结果，鳍分隔沟槽T1的底表面和器件隔离膜112的顶表面在基本上相同的水平延伸的结构可以在通过孔H1暴露的区域中获得，并且分隔空间S1可以具有在Y方向上基本上平坦地延伸的底表面。
相反，当形成鳍分隔沟槽T1时，为了形成图3的集成电路器件200，通过在蚀刻用于形成鳍分隔沟槽T1的鳍型有源区域FA的工艺期间根据需要调整鳍型有源区域FA与器件隔离膜112之间的蚀刻选择性，可以在通过孔H1暴露的区域中形成其中鳍分隔沟槽T1的底表面和器件隔离膜112的顶表面在不同的水平延伸的结构，如图3所示。在这种情况下，分隔空间S1的底表面可以在Y方向上具有不平坦的轮廓。
尽管未示出，但是在鳍型有源区域FA被蚀刻以在鳍型有源区域FA中形成鳍分隔沟槽T1之前，可以进一步执行形成覆盖一对绝缘间隔物162的侧壁的绝缘衬垫(未示出)的工艺，所述一对绝缘间隔物162的侧壁通过与孔H1连通的分隔空间S1暴露。绝缘衬垫可以包括硅氮化物膜。当在形成绝缘衬垫之后通过分隔空间S1蚀刻鳍型有源区域FA时，鳍分隔沟槽T1在X方向上的宽度可以小于图10J中的宽度。
参照图10K，形成具有足够大的厚度以填充鳍分隔沟槽T1和分隔空间S1(见图10J)的掩埋绝缘膜，然后通过去除掩埋绝缘膜的不需要的部分以暴露栅极绝缘覆盖层180的顶表面而形成填充鳍分隔沟槽T1和分隔空间S1的绝缘分隔结构120。
因此，绝缘分隔结构120的该部分可以位于与多条栅线GL相同的垂直水平处。
在一些实施方式中，掩埋绝缘膜可以包括单个绝缘膜，或包括包含多个绝缘膜的多层结构。在另一些实施方式中，掩埋绝缘膜可以包括空气间隙。掩埋绝缘膜可以包括但不限于硅氧化物膜、硅氮化物膜、SiOCN膜、SiCN膜或其组合。
参照图10L，被平坦化的层间绝缘膜190形成在包括绝缘分隔结构120的所得结构上，然后掩模图案M2形成在层间绝缘膜190上。掩模图案M2可以包括多个孔H2，层间绝缘膜190的顶表面在对应于图1的多个源极/漏极接触插塞CA和跨接接触130的区域中通过多个孔H2暴露。
掩模图案M2可以由具有与栅极间绝缘膜164和层间绝缘膜190的材料的蚀刻选择性不同的蚀刻选择性的材料形成。例如，掩模图案M2可以包括但不限于氧化物膜、金属氮化物膜、SOH膜、SiON膜、光致抗蚀剂膜或其组合。
参照图10M，栅极间绝缘膜164、绝缘分隔结构120和覆盖绝缘分隔结构120的两个侧壁的绝缘间隔物162通过从图10L的所得结构蚀刻经由多个孔H2暴露的层间绝缘膜190而通过多个孔H2暴露，然后多个源极/漏极区域172通过其暴露的多个第一接触孔CAH和跨接接触孔130H通过蚀刻暴露的栅极间绝缘膜164而形成。在示例实施方式中，多个第一接触孔CAH和跨接接触孔130H被同时形成。接下来，可以去除掩模图案M2。
在形成多个第一接触孔CAH和跨接接触孔130H之前或之后，包括通过其暴露层间绝缘膜190的顶表面的多个孔的掩模图案(未示出)可以在对应于图1的多个栅极接触插塞CB的区域中形成在层间绝缘膜190上，通过其暴露栅线GL的顶表面的多个第二接触孔(未示出)可以通过使用该掩模图案作为蚀刻掩模来蚀刻通过该多个孔暴露的层间绝缘膜190和位于层间绝缘膜190下面的栅极绝缘覆盖层180而形成。在下面参照图10N和图10O描述的工艺中，图2C和图2D的多个栅极接触插塞CB可以形成在多个第二接触孔中。
返回参照图10M，绝缘衬垫126可以形成在多个第一接触孔CAH和跨接接触孔130H的内侧壁上。
为了形成绝缘衬垫126，可以形成共形地覆盖包括多个第一接触孔CAH和跨接接触孔130H的所得结构的暴露表面的绝缘薄膜，然后多个源极/漏极区域172可以通过回蚀刻该绝缘薄膜而由多个第一接触孔CAH和跨接接触孔130H暴露。绝缘衬垫126可以包括但不限于硅氮化物膜。
在一些实施方式中，当绝缘衬垫126形成在多个第一接触孔CAH和跨接接触孔130H的内侧壁上时，绝缘衬垫126也可以形成在用于形成图2C和图2D的多个栅极接触插塞CB的多个第二接触孔(未示出)的内侧壁上。在另一些实施方式中，在多个第二接触孔(未示出)的内侧壁上形成绝缘衬垫126的工艺可以在多个第一接触孔CAH和跨接接触孔130H的内侧壁上形成绝缘衬垫126的工艺之前或之后单独地进行。
参照图10N，覆盖多个第一接触孔CAH和跨接接触孔130H中的源极/漏极区域172的金属硅化物膜128以及填充多个第一接触孔CAH和跨接接触孔130H的导电膜CL被形成。作为示例，填充多个第一接触孔CAH和跨接接触孔130H的导电膜CL可以被同时形成从而形成源极/漏极接触插塞CA和跨接接触130。
导电膜CL可以包括共形地覆盖层间绝缘膜190的顶表面以及多个第一接触孔CAH和跨接接触孔130H的内侧壁的导电阻挡膜CL1以及位于导电阻挡膜CL1上并填充多个第一接触孔CAH和跨接接触孔130H的掩埋金属膜CL2。掩埋金属膜CL2可以填充多个第一接触孔CAH和跨接接触孔130H，并可以位于层间绝缘膜190的顶表面上以覆盖导电阻挡膜CL1。在一些实施方式中，导电阻挡膜CL1可以由Ti、Ta、TiN、TaN或其组合形成，掩埋金属膜CL2可以由Co、Cu、W、Ru、Mn或其组合形成。
在一些实施方式中，可以执行以下工艺以形成金属硅化物膜128和导电阻挡膜CL1。首先，可以形成覆盖多个第一接触孔CAH和跨接接触孔130H中的源极/漏极区域172的第一金属膜。第一金属膜可以由Ti、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、Dy、Er、Pd或其组合形成。接下来，可以形成覆盖第一金属膜的暴露表面以及多个第一接触孔CAH和跨接接触孔130H的内侧壁的导电阻挡膜CL1。在一些实施方式中，导电阻挡膜CL1可以包括导电金属氮化物膜。例如，导电阻挡膜CL1可以由TiN、TaN、AlN、WN或其组合形成。第一金属膜和导电阻挡膜CL1可以通过使用PVD、CVD或ALD形成。接下来，通过热处理包括第一金属膜和导电阻挡膜CL1的所得结构来诱导源极/漏极区域172的半导体材料与第一金属膜的金属之间的相互反应，可以形成覆盖源极/漏极区域172的金属硅化物膜128。在一些实施方式中，在形成金属硅化物膜128之后，第一金属膜的一部分可以保留在金属硅化物膜128和导电阻挡膜CL1之间。在另一些实施方式中，在形成金属硅化物膜128时，第一金属膜可以用于形成金属硅化物膜128，因此第一金属膜可以不保留在金属硅化物膜128和导电阻挡膜CL1之间。
接下来，掩埋金属膜CL2可以通过在包括金属硅化物膜128和导电阻挡膜CL1的所得结构上形成具有足够大的厚度的第二金属膜以填充多个第一接触孔CAH和跨接接触孔130H而形成。可以使用CVD、PVD或电镀来形成掩埋金属膜CL2。
尽管没有在图10N中示出，但是当导电膜CL形成在多个第一接触孔CAH和跨接接触孔130H中时，导电膜CL也可以形成在用于形成图2C和图2D的多个栅极接触插塞CB的多个第二接触孔(未示出)中。
参照图10O，通过去除导电阻挡膜CL1和掩埋金属膜CL2的不需要的部分直到层间绝缘膜190的顶表面被暴露，导电阻挡膜CL1和掩埋金属膜CL2可以仅保留在多个第一接触孔CAH和跨接接触孔130H中。结果，可以获得包括保留在多个第一接触孔CAH中的导电阻挡膜CL1和掩埋金属膜CL2的多个源极/漏极接触插塞CA以及包括保留在跨接接触孔130H中的导电阻挡膜CL1和掩埋金属膜CL2的跨接接触130。尽管没有在图10O中示出，但是在形成多个源极/漏极接触插塞CA和跨接接触130时，还可以形成图2C和图2D的多个栅极接触插塞CB，并且像多个源极/漏极接触插塞CA和跨接接触130一样，多个栅极接触插塞CB可以每个包括导电阻挡膜CL1和掩埋金属膜CL2。
化学机械抛光(CMP)可以用于去除导电阻挡膜CL1和掩埋金属膜CL2的不需要的部分。
在示例实施方式中，跨接接触130可以通过相同的处理步骤与多个源极/漏极接触插塞CA一起形成。
图11A至图11H是用于说明根据示例实施方式的按照工艺顺序制造集成电路器件的方法的截面图。将参照图11A至图11H说明制造图4A和图4B的集成电路器件300以及图5A和图5B的集成电路器件400的方法。图11A至图11H是根据工艺顺序沿图1的线X1-X1'截取的截面图。
参照图11A，形成在基板110的鳍型有源区域FA上的多个虚设栅极结构DGS、覆盖多个虚设栅极结构DGS的两个侧壁的绝缘间隔物162、多个源极/漏极区域172以及栅极间绝缘膜164的工艺通过使用与参照图10A和图10B描述的方法相同的方法来进行，然后平坦化图10B的所得结构以暴露多条虚设栅线D16的顶表面。接下来，在被平坦化的所得结构上形成掩模图案M3以暴露多条虚设栅线D16的顶表面。掩模图案M3可以包括孔H3，从多个虚设栅极结构DGS当中选择的虚设栅极结构DGS的虚设栅线D16通过孔H3暴露。
接下来，通过使用掩模图案M3作为蚀刻掩模蚀刻由孔H3暴露的虚设栅线D16，形成通过孔H3暴露虚设栅极绝缘膜D14的绝缘空间S2。通过绝缘空间S2暴露的虚设栅极绝缘膜D14可以构成图4A和图4B的虚设栅极电介质膜308。
在另一些实施方式中，在通过蚀刻经由绝缘空间S2暴露的虚设栅线D16而暴露虚设栅极电介质膜D14之后，鳍型有源区域FA和器件隔离膜112(见图4A和图4B)可以通过去除暴露的虚设栅极电介质膜D14而暴露，图4A和图4B的虚设栅极电介质膜308可以通过在由绝缘空间S2暴露的鳍型有源区域FA的表面上形成新的电介质膜而形成。氧化物膜可以从暴露的鳍型有源区域FA的表面生长以便形成新的绝缘膜。
在其他实施方式中，为了形成图5A和图5B的集成电路器件400，通过去除经由绝缘空间S2暴露的虚设栅极电介质膜D14，鳍型有源区域FA和器件隔离膜112(见图4A和4B)由绝缘空间S2暴露，然后可以如下所述进行图11B的工艺。
参照图11B，在从图11A的所得结构去除掩模图案M3之后，通过使用与参照图10K描述的方法类似的方法形成具有足够大的厚度以填充绝缘空间S2(见图11A)的掩埋绝缘膜，并且通过去除掩埋绝缘膜的不需要的部分以暴露栅极间绝缘膜164的顶表面而形成填充绝缘空间S2的绝缘分隔结构320。掩埋绝缘膜的具体配置与参照图10K描述的配置相同。
参照图11C，通过使用与参照图10C描述的方法类似的方法从图11B的所得结构去除多个虚设栅极结构DGS的剩余部分而形成多个栅极空间SP3。绝缘间隔物162、鳍型有源区域FA和器件隔离膜112(见图4A和图4B)可以通过多个栅极空间SP3暴露。
参照图11D，栅极电介质膜318和栅极导电层119通过使用与参照图10D所述的形成栅极电介质膜118和栅极导电层119的方法类似的方法形成在多个栅极空间SP3(见图11C)中。在形成栅极电介质膜318之前，界面膜(未示出)可以进一步形成在通过多个栅极空间SP3暴露的鳍型有源区域FA的表面上。通过多个栅极空间SP3暴露的鳍型有源区FA的一些部分可以被氧化以形成界面膜。
参照图11E，栅极间绝缘膜164的顶表面和绝缘分隔结构320的顶表面可以通过使用与参照图10E描述的方法类似的方法去除栅极电介质膜318和栅极导电层119(见图11D)的不需要的部分而暴露，多个栅极电介质膜318和栅极导电层119可以仅保留在多个栅极空间SP3(见图11C)中。保留在多个栅极空间SP3中的栅极导电层119可以构成多条栅线GL。
参照图11F，多个栅极空间SP3中的一些通过使用与参照图10F和图10G描述的方法类似的方法去除多条栅线GL和多个栅极电介质膜318的一些上部而清空，然后形成覆盖多个栅极空间SP3中的多个栅线GL和多个栅极电介质膜318的多个栅极绝缘覆盖层180。
参照图11G，通过使用与参照图10L描述的方法类似的方法，在包括绝缘分隔结构320和多个栅极绝缘覆盖层180的所得结构上形成层间绝缘膜190，掩模图案M4形成在层间绝缘膜190上。掩模图案M4可以具有与图10L的掩模图案M2的配置基本上相同的配置。
参照图11H，包括导电阻挡膜CL1和掩埋金属膜CL2的多个源极/漏极接触插塞CA和跨接接触130可以通过执行参照图10M至图10O描述的工艺来形成。在形成多个源极/漏极接触插塞CA和跨接接触130时，还可以形成图4B的栅极接触插塞CB。
尽管已经参照图10A-10O和图11A-11H描述了制造图1、图2A-2D、图3、图4A、图4B、图5A和图5B的集成电路器件100、200、300和400的方法，但是将理解，可以在本发明构思的范围内进行各种修改和改变以制造图6A-6C和图7-9的集成电路器件500、600、700和800。
根据本公开的集成电路器件包括位于鳍型有源区上并在平行于栅线的方向上延伸的绝缘分隔结构，并且位于鳍型有源区上并且连接一对源极/漏极区域的跨接接触在绝缘分隔结构而不是栅线之上经过。因此，可以防止跨接接触与栅线之间的短路。此外，可以省略用于切割在器件间隔离区域中的一对源极/漏极区域之间经过的栅线的额外工艺，并且可以不需要保证用于切割器件间隔离区域中的栅线的额外空间。因此，可以使器件间隔离区域的面积最小化，可以减小逻辑单元的尺寸，并可以稳定地保证具有减小尺寸的逻辑单元中的接触之间的绝缘距离。
尽管已经参照本发明构思的实施方式具体示出和描述了本发明构思，但是将理解，本领域普通技术人员可以在其中进行形式和细节上的各种改变而没有脱离权利要求书的精神和范围。
本申请要求于2017年7月5日在韩国知识产权局提交的韩国专利申请第10-2017-0085408号的权益，其公开内容通过引用整体结合于此。

Claims (25)

1.一种集成电路器件，包括：
鳍型有源区域，在基板上在第一方向上延伸；
绝缘分隔结构，在所述鳍型有源区域上在与所述第一方向交叉的第二方向上延伸；
一对分开的栅线，彼此间隔开使所述绝缘分隔结构在其间并在所述第二方向上延伸以与所述绝缘分隔结构对准；
一对源极/漏极区域，位于所述鳍型有源区域上并彼此间隔开使所述绝缘分隔结构在其间；以及
跨接接触，位于所述绝缘分隔结构之上并且连接在所述一对源极/漏极区域之间。
2.如权利要求1所述的集成电路器件，其中所述跨接接触包括：
一对垂直延伸部，分别连接到所述一对源极/漏极区域；和
水平延伸部，位于所述绝缘分隔结构之上并在所述第一方向上延伸，
其中所述水平延伸部垂直地交叠所述绝缘分隔结构并且不垂直地交叠所述一对分开的栅线。
3.如权利要求1所述的集成电路器件，其中所述鳍型有源区域包括鳍分隔沟槽，该鳍分隔沟槽具有在比所述鳍型有源区域的顶表面的水平低的水平处的底表面，
其中所述绝缘分隔结构包括填充所述鳍分隔沟槽的掩埋分隔部分以及一体地连接到所述掩埋分隔部分的突出分隔部分，所述突出分隔部分远离所述鳍型有源区域延伸并向上突出得超过所述鳍型有源区域的顶表面。
4.如权利要求1所述的集成电路器件，其中所述绝缘分隔结构包括接触所述鳍型有源区的顶表面的底表面以及接触所述跨接接触的顶表面。
5.如权利要求1所述的集成电路器件，其中所述绝缘分隔结构的最下表面的水平低于或高于所述一对源极/漏极区域中的每个的底表面的水平。
6.如权利要求1所述的集成电路器件，还包括：
一对栅极绝缘覆盖层，覆盖所述一对分开的栅线的顶表面，
其中所述绝缘分隔结构的最上表面的水平高于所述一对分开的栅线中的每个的最上表面的水平，并低于所述一对栅极绝缘覆盖层中的每个的最上表面的水平。
7.如权利要求1所述的集成电路器件，其中所述绝缘分隔结构包括单个绝缘膜、多个绝缘膜的组合以及空气间隙中的至少一种。
8.如权利要求1所述的集成电路器件，其中所述一对分开的栅线包括第一分开的栅线和第二分开的栅线，并且所述第一分开的栅线是正常栅线，并且所述第二分开的栅线是虚设栅线。
9.如权利要求8所述的集成电路器件，还包括：
导电线，在所述第一分开的栅线上在与所述第一分开的栅线交叉的方向上延伸；和
通路接触插塞，在所述第一分开的栅线和所述导电线之间垂直地延伸以连接所述第一分开的栅线和所述导电线。
10.如权利要求1所述的集成电路器件，还包括：
第一栅线，在第一源极/漏极区域与所述一对源极/漏极区域中的一个之间；和
第二栅线，在第二源极/漏极区域与所述一对源极/漏极区域中的另一个之间，
其中所述第一栅线和所述第二栅线中的每个包括导电层，
其中所述绝缘分隔结构的一部分位于与所述第一栅线和所述第二栅线的所述导电层相同的垂直水平处。
11.如权利要求1所述的集成电路器件，还包括：
第一源极/漏极接触插塞，连接到在所述第一方向上与所述一对源极/漏极区域中的一个相邻的第一源极/漏极区域；和
第二源极/漏极接触插塞，连接到在所述第一方向上与所述一对源极/漏极区域中的另一个相邻的第二源极/漏极区域，
其中所述跨接接触包括与所述第一源极/漏极接触插塞和所述第二源极/漏极接触插塞相同的材料。
12.一种集成电路器件，包括：
多个鳍型有源区域，在基板上在第一方向上彼此平行地延伸；
绝缘分隔结构，在所述多个鳍型有源区域上在与所述第一方向交叉的第二方向上延伸；
一对分开的栅线，彼此间隔开使所述绝缘分隔结构在其间，并在所述第二方向上延伸以与所述绝缘分隔结构对准；
多个源极/漏极区域，形成在所述多个鳍型有源区域上；以及
跨接接触，在所述多个源极/漏极区域的第一源极/漏极区域和第二源极/漏极区域之间在所述第一方向上延伸，所述第一源极/漏极区域和所述第二源极/漏极区域彼此间隔开使所述绝缘分隔结构在其间，
其中所述跨接接触在所述绝缘分隔结构之上经过以将所述第一源极/漏极区域和所述第二源极/漏极区域彼此连接。
13.如权利要求12所述的集成电路器件，还包括：
第一金属硅化物膜，形成在所述第一源极/漏极区域与所述跨接接触之间；和
第二金属硅化物膜，形成在所述第二源极/漏极区域和所述跨接接触之间。
14.如权利要求12所述的集成电路器件，还包括：
源极/漏极接触插塞，连接到所述多个源极/漏极区域中的第三源极/漏极区域，所述第三源极/漏极区域与所述第一源极/漏极区域和所述第二源极/漏极区域间隔开，所述源极/漏极接触插塞在远离所述基板的方向上从所述第三源极/漏极区域延伸，
其中所述跨接接触的顶表面和所述源极/漏极接触插塞的顶表面处于基本上相同的水平处，
其中在所述第一方向上，所述跨接接触的顶表面的宽度大于所述源极/漏极接触插塞的顶表面的宽度。
15.如权利要求12所述的集成电路器件，其中所述基板包括第一器件区域、第二器件区域和器件间隔离区域，所述多个鳍型有源区域中的第一组鳍型有源区域布置在所述第一器件区域，所述多个鳍型有源区域中的第二组鳍型有源区域布置在所述第二器件区域，所述器件间隔离区域位于所述第一器件区域和所述第二器件区域之间，
其中所述一对分开的栅线中的第一分开的栅线位于所述第一器件区域和所述器件间隔离区域中，
其中所述一对分开的栅线中的第二分开的栅线、所述绝缘分隔结构以及所述跨接接触位于所述第二器件区域中。
16.如权利要求12所述的集成电路器件，其中，在所述第二方向上，所述跨接接触的第一端和第二端之间的长度小于所述绝缘分隔结构的第一端和第二端之间的长度。
17.如权利要求12所述的集成电路器件，其中所述绝缘分隔结构具有带有圆化凸起表面的顶表面，
其中所述跨接接触具有与所述绝缘分隔结构的所述圆化凸起表面接触并具有与所述圆化凸起表面的轮廓相对应的形状的圆化凹入表面。
18.一种制造集成电路器件的方法，所述方法包括：
在基板上形成在第一方向上延伸的鳍型有源区域；
在所述鳍型有源区域上形成一对源极/漏极区域；
在所述一对源极/漏极区域之间形成在与所述第一方向交叉的第二方向上延伸的绝缘分隔结构；
形成一对分开的栅线，所述一对分开的栅线彼此间隔开而使所述绝缘分隔结构在其间并在所述第二方向上延伸以与所述绝缘分隔结构对准；以及
在所述一对源极/漏极区域之间形成位于所述绝缘分隔结构之上并且连接所述一对源极/漏极区域的跨接接触。
19.如权利要求18所述的方法，其中形成所述绝缘分隔结构包括：
在所述鳍型有源区域上形成在所述第二方向上延伸的栅线；
通过去除所述栅线的一部分而形成分隔空间；以及
形成填充所述分隔空间的所述绝缘分隔结构。
20.如权利要求18所述的方法，其中形成所述绝缘分隔结构包括：
在所述鳍型有源区域上形成在所述第二方向上延伸的栅线；
通过去除所述栅线的一部分形成分隔空间；
在所述鳍型有源区域中形成鳍分隔沟槽，所述鳍分隔沟槽与所述分隔空间连通；以及
形成填充所述分隔空间和所述鳍分隔沟槽的所述绝缘分隔结构。
21.如权利要求18所述的方法，其中形成所述绝缘分隔结构包括：
在所述鳍型有源区域上形成在所述第二方向上延伸的虚设栅线；
通过去除所述虚设栅线的一部分来形成分隔空间；以及
形成填充所述分隔空间的所述绝缘分隔结构，
其中形成所述一对分开的栅线包括：
通过去除所述虚设栅线的其它部分而在所述鳍型有源区域上形成栅极空间；和
在所述栅极空间中形成所述一对分开的栅线。
22.如权利要求18所述的方法，其中形成所述跨接接触包括：
形成跨接接触孔，所述一对源极/漏极区域和所述绝缘分隔结构都通过所述跨接接触孔暴露；以及
在所述跨接接触孔中形成导电层。
23.如权利要求22所述的方法，其中形成所述跨接接触孔包括在所述绝缘分隔结构的顶表面上形成圆化凸起表面，并且包括形成所述跨接接触以具有与所述绝缘分隔结构的所述圆化凸起表面接触的圆化凹入表面。
24.如权利要求18所述的方法，还包括：
当形成所述一对源极/漏极区域时，在所述鳍型有源区域上形成第一源极/漏极区域和第二源极/漏极区域；
在所述第一源极/漏极区域与所述一对源极/漏极区域中的一个之间形成第一栅线；
在所述第二源极/漏极区域与所述一对源极/漏极区域中的另一个之间形成第二栅线；
当形成所述跨接接触孔时形成接触孔，所述第一源极/漏极区域和所述第二源极/漏极区域通过所述接触孔暴露；以及
通过在所述接触孔和所述跨接接触孔中填充导电层而同时形成源极/漏极接触插塞和所述跨接接触。
25.如权利要求24所述的方法，其中所述源极/漏极接触插塞和所述跨接接触中的每个的顶表面的水平基本上彼此相同，并且
其中，在所述第一方向上，在所述源极/漏极接触插塞和所述跨接接触的顶表面的水平处，所述跨接接触的宽度大于所述源极/漏极接触插塞中的每个的宽度。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10323742B2 (en) * 2014-03-18 2019-06-18 Kongsberg Automotive Ab Gear shifter including a position sensor assembly
CN108807531B (zh) * 2017-04-26 2021-09-21 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US10490458B2 (en) * 2017-09-29 2019-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of cutting metal gates and structures formed thereof
US10622306B2 (en) * 2018-03-26 2020-04-14 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure in semiconductor devices
US10529860B2 (en) * 2018-05-31 2020-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for FinFET device with contact over dielectric gate
US11018234B2 (en) 2018-07-26 2021-05-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR102647231B1 (ko) 2018-08-02 2024-03-13 삼성전자주식회사 반도체 소자 및 이의 제조방법
US10950692B2 (en) * 2018-09-04 2021-03-16 Globalfoundries U.S. Inc. Methods of forming air gaps between source/drain contacts and the resulting devices
US11189694B2 (en) * 2018-10-29 2021-11-30 Mediatek Inc. Semiconductor devices and methods of forming the same
US10686033B2 (en) * 2018-11-09 2020-06-16 Applied Materials, Inc. Fin damage reduction during punch through implantation of FinFET device
US10692775B2 (en) 2018-11-09 2020-06-23 Applied Materials, Inc. Fin damage reduction during punch through implantation of FinFET device
KR20210013811A (ko) 2019-07-29 2021-02-08 삼성전자주식회사 반도체 장치
KR102663811B1 (ko) 2019-11-06 2024-05-07 삼성전자주식회사 집적회로 소자 및 이의 제조 방법
KR20220067590A (ko) * 2020-11-16 2022-05-25 삼성전자주식회사 반도체 소자
US11688731B2 (en) 2021-01-29 2023-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit device and method
US20220406773A1 (en) * 2021-06-21 2022-12-22 Intel Corporation Integrated circuit structures with backside self-aligned conductive pass-through contact

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140332871A1 (en) * 2013-05-10 2014-11-13 Samsung Electronics Co., Ltd. Semiconductor device having jumper pattern and blocking pattern
US20150129961A1 (en) * 2013-11-11 2015-05-14 Stmicroelectronics Bridging local semiconductor interconnects
US20160056155A1 (en) * 2014-08-25 2016-02-25 Samsung Electronics Co., Ltd. Semiconductor device and method for manufacturing the same
KR20170000192A (ko) * 2015-06-23 2017-01-02 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US9640522B1 (en) * 2016-04-19 2017-05-02 Qualcomm Incorporated V1 and higher layers programmable ECO standard cells

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001044294A (ja) 1999-08-02 2001-02-16 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2001077212A (ja) 1999-08-31 2001-03-23 Toshiba Corp 半導体装置及びその製造方法
US6479377B1 (en) 2001-06-05 2002-11-12 Micron Technology, Inc. Method for making semiconductor devices having contact plugs and local interconnects
JP2004363214A (ja) 2003-06-03 2004-12-24 Renesas Technology Corp 半導体集積回路装置の製造方法および半導体集積回路装置
US7183187B2 (en) 2004-05-20 2007-02-27 Texas Instruments Incorporated Integration scheme for using silicided dual work function metal gates
JP4591525B2 (ja) 2008-03-12 2010-12-01 ソニー株式会社 半導体装置
JP5705053B2 (ja) 2011-07-26 2015-04-22 ルネサスエレクトロニクス株式会社 半導体装置
US8723225B2 (en) 2012-10-04 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. Guard rings on fin structures
US9443851B2 (en) 2014-01-03 2016-09-13 Samsung Electronics Co., Ltd. Semiconductor devices including finFETs and local interconnect layers and methods of fabricating the same
KR102088200B1 (ko) 2014-07-01 2020-03-13 삼성전자주식회사 반도체 소자 및 그 제조방법
US9793273B2 (en) 2014-07-18 2017-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-based semiconductor device including a metal gate diffusion break structure with a conformal dielectric layer
KR102173638B1 (ko) 2014-10-01 2020-11-04 삼성전자주식회사 반도체 소자 및 그 형성방법
US9799567B2 (en) 2014-10-23 2017-10-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming source/drain contact
KR102352153B1 (ko) 2015-03-25 2022-01-17 삼성전자주식회사 집적회로 장치 및 이의 제조 방법
KR102317651B1 (ko) * 2015-04-14 2021-10-27 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9853112B2 (en) 2015-07-17 2017-12-26 Qualcomm Incorporated Device and method to connect gate regions separated using a gate cut
JP6630896B2 (ja) 2015-08-07 2020-01-15 東京エレクトロン株式会社 ダミーゲートを用いないパターニング方法
JP6557095B2 (ja) * 2015-08-26 2019-08-07 ルネサスエレクトロニクス株式会社 半導体装置
US10163879B2 (en) 2015-10-05 2018-12-25 Samsung Electronics Co., Ltd. Semiconductor device having jumper pattern
KR102402482B1 (ko) * 2015-11-27 2022-05-25 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US10672708B2 (en) 2015-11-30 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Standard-cell layout structure with horn power and smart metal cut
US9773879B2 (en) 2015-11-30 2017-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140332871A1 (en) * 2013-05-10 2014-11-13 Samsung Electronics Co., Ltd. Semiconductor device having jumper pattern and blocking pattern
US20150129961A1 (en) * 2013-11-11 2015-05-14 Stmicroelectronics Bridging local semiconductor interconnects
US20160056155A1 (en) * 2014-08-25 2016-02-25 Samsung Electronics Co., Ltd. Semiconductor device and method for manufacturing the same
KR20170000192A (ko) * 2015-06-23 2017-01-02 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US9640522B1 (en) * 2016-04-19 2017-05-02 Qualcomm Incorporated V1 and higher layers programmable ECO standard cells

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