JPWO2008078731A1 - 半導体装置及びその製造方法 - Google Patents

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Abstract

高抵抗の抵抗素子と低寄生抵抗の容量素子とが同一の工程で同時に形成された半導体装置及びこれを少ない工程数で同時に作りこむことができる半導体装置の製造方法を提供する。下部電極（５１）、容量絶縁膜（５２）、上部電極（５３）からなる容量素子（５５）と、薄膜抵抗素子（５６）を同一の工程で形成する。容量素子の下部電極（５１）は、下層配線層（１１）（Ｃｕ配線）で裏打ちされているため、実質的に極めて低抵抗であり、下部電極（５１）の膜厚を薄くしても、寄生抵抗が増大することはない。一方、抵抗素子（５６）は、容量素子の下部電極（５１）と同じ膜厚で構成されるが、下部電極（５１）の膜厚は薄いので、抵抗素子（５６）として高抵抗の抵抗体となる。また、受動素子部の最上層には、容量素子の上部電極コンタクトエッチング時にエッチング停止層として機能する受動素子キャップ絶縁膜（４４）が存在している。

Description

本発明は、半導体集積回路（ＬＳＩ）中に容量素子及び抵抗素子からなる受動素子が組み込まれた半導体装置に関し、特に、多層配線構造を有するＬＳＩ中に導電性の上部電極膜−容量絶縁膜−導電性の下部電極から構成される容量素子と、抵抗素子とを同層に組み込んだ受動素子を搭載した半導体装置及びその製造方法に関する。
Ｓｉ半導体基板上に形成される超高集積回路（ＵＬＳＩ）においては、コスト低減、パフォーマンス向上、消費電力低減を追求するため、設計寸法の微細化が常に進められている。微細化を行い、集積される素子数を増大させることで機能の向上を図り、チップサイズを小さくすることでコストの低減を図る。又は、集積度の向上によって、異なる機能を有する回路ブロックを複数混載することも可能になり、部品点数を削減することでＵＬＳＩチップを組み込む装置のコストを低減することも可能になる。このような、異種機能を有する回路ブロックの混載はコスト削減のみならず、通信速度の向上など、組み合わせることで付加的な性能向上を実現することもできる。また、微細化によって、動作電圧を低減することができるため、同一の機能を持つ回路ブロックの消費電力を抑制することも可能である。
しかし、能動素子の急速な微細化の進展によって、新たな問題が顕在化してきている。以下では、この問題を、電源ノイズ、ＲＦ／アナログ、消費電力に分類してまとめる。
先ず、電源ノイズについての問題を述べる。微細化が進むことで低電圧化が推し進められるが、集積される素子数が急激に増加するため、消費する電流量は急増する。また、素子の微細化にともなって動作周波数は上昇し続け、スイッチング時間も短縮される。すなわち、スイッチングする際の電流量は増加し、スイッチング時間が短くなるため、電流の時間変化であるｄｉ／ｄｔは急激に大きくなる。この電流の時間変化に回路のインダクタンスＬを掛け合わせたＬ・ｄｉ／ｄｔは、誘導性の電圧変動であり、同時スイッチングノイズといわれる。同時スイッチングノイズは、電源電位を変動させ、場合によっては論理状態が反転することがある。上述したように、微細化が進むと電源電圧が低下することに加え、ノイズによる変動電圧が増大するため、ノイズマージンは加速度的に減少する。このような誘導性ノイズは、回路のインピーダンスを低下させることで低減することが可能であり、回路に容量を付加することで電源変動を抑制することができる。このような容量をデカップリング容量とよぶ。一般的なＵＬＳＩでは、トランジスタを形成するときに得られるＭＯＳ容量をデカップリング容量として用いている。しかし、微細化の進展によって、ＭＯＳ容量の絶縁膜厚は薄膜化し、絶縁膜のリーク電流が急増することが問題となっている。また、ノイズマージンが急激に小さくなっているため、絶対的な容量値も不足してきており、電源電位を安定化するために挿入されるデカップリング容量によってチップ面積が増大する傾向も示している。以上のような問題点を回避するためには、ＭＯＳ容量よりも高い誘電率を有する絶縁膜を用いたデカップリング容量を配線層に用意する必要がある。配線層に容量を組み込むことで、平面上ではトランジスタと重ねて配置することができるため、設置面積をＭＯＳ容量よりも大きくとることができる。誘電率を高くすることで、同一面積での容量値を大きくすることができるので、限られた面積において大きな容量を設置することが可能となる。
高速動作時のノイズ対策については、容量の問題だけではなく、応答性の問題も考える必要がある。高速動作における電源ノイズには高周波成分が多く含まれる。容量素子には、電極の寄生抵抗成分が存在しており、ノイズに対する応答性を劣化させる効果がある。動作速度がギガヘルツの領域に達すると、電極の寄生抵抗の影響が顕在化し、デカップリング容量の性能を十分に発揮しにくくなってくる。従って、電極抵抗を可能な限り低減することが必要となってくる。
ＭＯＳ能動素子の微細化による動作速度の向上は、高周波（ＲＦ）信号処理回路のＭＯＳデバイス化を促進している。ＲＦデバイスをＭＯＳデバイスで構築できれば、デジタルベースバンド回路との混載によって、機能向上、コスト低減などが実現する。アナログ回路とデジタル回路の混載も同様のメリットを享受できる。ＲＦデバイスやアナログデバイスでは、抵抗素子、容量素子、インダクタなどの受動素子を効果的に利用する。このため、ＭＯＳロジックで使用する能動素子に加えて、受動素子を集積化することが極めて重要である。ＭＯＳロジックは、世代とともに微細化が進められるが、このような受動素子は、物性のみで特性が決まってしまうために、世代が進んでも微細化しない。このため、ＵＬＳＩチップにおける受動素子の相対的な面積が増大し、チップコスト低下の阻害要因となっている。
次に、消費電力の側面から見た課題について述べる。微細化技術の進展により、トランジスタの駆動電力が向上することで、チップ内の各デバイスが扱う電流は増加するだけでなく、集積度が向上することで、チップ全体で消費される電流は急激に増加することになる。消費電力は、回路内の抵抗成分によって熱に変換されチップ温度上昇を引き起こす。これを回避するために、チップ内に温度センサを搭載し、温度上昇が発生した場合に消費電力を低減させるよう制御する機構を搭載することが行われている。チップコストを低減させるためには、温度センサ自体のサイズも微細化しておく必要がある。
容量素子の場合、電極とシリコン基板との間に寄生容量が形成されることも動作特性上問題である。ＵＬＳＩの微細化は、構造上３次元的に縮小されていくため、配線層とシリコン基板との距離が近くなる。それと同時に、容量素子の電極面積が周辺の回路と比較して相対的に大きくなることによって、基板との間に形成される寄生容量は大きくなる。以上のような問題を解決するためには、誘電率の高い容量素子を基板からの距離を離して設置することが望ましい。即ち、上層配線層に容量素子を設ける必要がある。また、能動素子に対する相対的なサイズの増大によって電極板の寄生抵抗も無視できなくなる。高周波動作においては、電極の寄生抵抗が高くなると、容量素子の応答性が劣化し、所望の動作を示さなくなる。従って、容量素子における寄生抵抗は可能な限り低減する必要がある。
抵抗素子としては、ＭＯＳトランジスタのゲート電極に用いるシリサイド膜を利用する。シリサイド膜は、通常の金属膜と比較すると高抵抗なため、抵抗素子としての利用価値が高い。しかしながら、最先端のＣＭＯＳプロセスでは、ゲート電極として金属膜を用いる「メタルゲート」が導入されつつあり、ＣＭＯＳプロセスの中で高抵抗膜を設けることが困難になりつつある。従って、抵抗素子を搭載するためには、工程を追加する必要がある。一般に、抵抗素子を用いるようなデバイスでは、容量素子も必要となる。このため、容量素子を抵抗素子を同時に作製することで、工程数の大幅な増加を回避することが可能である。
以上のように、配線層中に容量素子を付加すると同時に抵抗素子を作製することで、多くの問題が解決する。ただし、配線中にこのような受動素子を付加するためには、新たな課題がある。銅を主成分とした配線材料を、低誘電率層間絶縁膜中に形成する最先端の配線構造では、絶縁膜の耐熱性の問題が有り、３５０〜４００℃というプロセス温度の上限が存在する。このため、容量素子を形成する温度も３５０℃程度を上限にするように設定しなければならない。また、銅は、絶縁膜中を拡散しやすいため、層間絶縁膜又は容量絶縁膜と銅配線との間には、銅の拡散を抑制するバリア膜を挿入する必要がある。以上のような観点から、銅配線中に形成する受動素子の製造プロセスや構造は慎重に考慮する必要がある。
以下に、配線層中に受動素子を形成することを目的として考えられた構造又は製造方法について開示されている関連する技術について説明する。
特許文献１（特開２００４−２１４６４９号公報）では、容量素子と薄膜抵抗素子を同じ層に形成する方法が開示されている。容量素子の下部電極と容量絶縁膜を積層し、フォトリソグラフィとエッチングによってパターニングした後に、容量素子の上部電極膜と薄膜抵抗素子を兼ね備える金属層を形成する。その後、この金属層をパターニングすることで、容量素子の上部電極と薄膜抵抗素子を同時に形成する。この構造は、任意のビア層に形成することが可能である。
特許文献２（特開２００１−２２３３３４号公報）では、半導体装置における抵抗素子及び容量素子の材料を共通化する構造が開示されている。先ず、容量素子の下部電極パターンを形成し、容量絶縁膜と上部電極及び抵抗素子を兼ね備える金属層を成膜する。つづいて、フォトリソグラフィとエッチング工程により、容量素子の上部電極と抵抗素子を同時に形成する。
特許文献３（特開２００４−１９３６０２号公報）には、Ｃｕ配線を下部電極として用いる容量素子と金属抵抗素子を同時に形成する方法が開示されている。ダマシン法によるＣｕ配線を形成し、このＣｕ配線自体を容量素子の下部電極として使用する。その後、窒化シリコン又は炭化シリコンからなる容量絶縁膜を形成し、続いて容量素子の上部電極と抵抗素子を兼ね備える金属層を形成する。ここでリソグラフィとエッチング工程を行い、容量素子の上部電極と抵抗素子をパターニングする。
特許文献４（特開２００５−１４２５３１号公報）には、その図１及び請求項１等に、半導体基板と、半導体基板上に設けられ、金属上部電極、金属下部電極、及びそれらの間に挟まれる誘電体を備えたキャパシタと、半導体基板上に設けられる抵抗構造体とを含む半導体装置において、前記抵抗構造体は、キャパシタと同時に形成される金属上部電極、金属下部電極、及びそれらの間に挟まれる誘電体を有する。
特開２００４−２１４６４９号公報 特開２００１−２２３３３４号公報 特開２００４−１９３６０２号公報 特開２００５−１４２５３１号公報
しかしながら、上述の関連する技術においては以下に述べる課題がある。先ず、特許文献１に記載の技術においては、第１のリソグラフィ工程にて容量素子の下部電極と容量絶縁膜を一括でパターニングし、第２のリソグラフィ工程にて容量素子の上部電極をパターニングすると同時に抵抗素子を形成している。これらの工程で２回のリソグラフィ工程が必要となる。しかしながら、多層配線プロセスを行う際には、配線層毎に化学機械研磨（ＣＭＰ）による平坦化が行われ、第１のリソグラフィ工程を行う際に、段差を目印にしたアライメントを行うことができない。更に、下部電極となる金属層は光を通さないため、下層の金属配線等でアライメント用の目印を形成したとしても、これを用いてアライメントすることができない。従って、下部電極となる金属層を形成する前に、下層の金属配線等で形成した目印をもとに、段差を形成するフォトリソグラフィ工程を追加する必要がある。このため、受動素子を形成するプロセスにおいて、合計３回のリソグラフィ工程を必要とする。
また、特許文献２に記載の技術においては、第１のリソグラフィ工程にて容量素子の下部電極をパターニングし、第２のリソグラフィ工程にて容量素子の上部電極と容量絶縁膜を一括でパターニングすると同時に抵抗素子を形成している。これらの工程で２回のリソグラフィ工程が必要となる。しかしながら、特許文献１と同様の理由で、下部電極となる金属層を形成する前に、下層の金属配線等で形成した目印をもとに、段差を形成するフォトリソグラフィ工程を追加する必要がある。このため、受動素子を形成するプロセスにおいて、合計３回のリソグラフィ工程を必要とする。
また、第１及び第２の技術では、容量素子を配線のビア層と同層に設置する都合上、ビア層よりも十分薄い積層構造で容量素子を形成するする必要がある。従って、下部電極を厚くすることが困難であるため下部電極の寄生抵抗が高くなるという問題がある。一般に、下部電極材料としては、物理的に硬く、プラズマエッチングを容易に行うことができるＴｉ又はＴａ等の高融点金属又はその窒化物等を使用するが、これらの材料は抵抗率も高く、電極の寄生抵抗の増大は深刻である。
更に、特許文献３に記載の第３の技術では、工程数が少ないという利点があり、この第３の技術では、Ｃｕ配線と下部電極を共有することで、下部電極を形成するリソグラフィ工程を省くことできる。ダマシン法によるＣｕ配線の形成でも、やはりＣＭＰが用いられており、上部電極と抵抗素子を同時にパターニングするリソグラフィ工程では、他の例と同様事前にアライメント用の目印を形成しておく必要がある。このため、２回のリソグラフィ工程で受動素子を搭載することになる。
更に、第３の技術では、第１及び第２の技術で課題であった容量素子の下部電極の寄生抵抗についても解決されている。この第３の技術では、極めて抵抗値が低いＣｕ配線を下部電極と共用している。配線層の厚さはビア層の厚さとほぼ同程度であることから、ビア層よりも薄い下部電極を必要とするほかの技術と比較すると、十分に厚い下部電極を設けることができる。しかも、ここで用いるＣｕ電極は、一般的に用いる高融点金属からなる電極と比較すると、抵抗率も大幅に低く抑えられる。このように、上述した技術では、容量素子の寄生抵抗を極端に低く抑えることが可能となる。
しかしながら、下部電極として使用するＣｕ層は、酸化物等の絶縁体中をイオン化して拡散しやすい性格を有している。このため、容量絶縁膜として酸化物を使用することができず、窒化シリコン又は炭化シリコンなどに限定される。これらの材料に対して、金属酸化物は高い誘電率を有しており、容量素子の容量値を増大させるためには、金属酸化物の導入は不可欠であり、本構造を適用することが困難である。
更に、第１乃至第３の全ての技術では、容量素子の上部電極と抵抗素子を共用するという点で共通している。高抵抗の抵抗素子を作製するためには、金属膜の抵抗率そのものを上げるか薄膜化する必要がある。しかしながら、金属膜を薄膜化すると、抵抗素子に達するコンタクトホールを形成する際に、エッチングに耐え切れず、金属そのものが完全に除去されるという問題が発生する。また、高抵抗の上部電極を有する容量素子においては寄生抵抗が高くなり、高周波特性を劣化させるという問題も発生する。容量素子における寄生抵抗の増大を抑制するために、上層の配線層で裏打ちする方法も考えられるが、裏打ちのために、多くのコンタクトホールを上部電極上に開口すると、そのエッチング時に容量素子が損傷を受け、特性が劣化するという問題も招く。従って、高抵抗の抵抗素子と容量の上部電極を共用することは極めて困難である。
更にまた、特許文献４に記載の第４の技術では、容量素子と抵抗素子とが同一の工程で形成されるので、容量素子のキャパシタ上部電極１７と、抵抗素子の金属抵抗体２０とが同一の厚さを有し、従ってそれらの抵抗値は同一である。このため、容量素子の上部電極としては抵抗値が高過ぎ、抵抗素子の抵抗体としては抵抗値が低すぎるという問題点がある。
本発明は、容量素子の下部電極及び抵抗素子の抵抗体が同一の厚さを有していても、夫々、下部電極及び抵抗体として適切な抵抗値に設定することができ、容量素子の下部電極の寄生抵抗を低減することができると共に、抵抗素子へのコンタクト開口を形成する必要がなく、製造工程の難度が低い受動素子を搭載した半導体装置及び高抵抗の抵抗素子と低寄生抵抗の容量素子を少ない工程数で同時に作り込むことができる製造方法を提供することを目的とする。
前記目的を達成するため、本発明に係る半導体装置は、容量素子と抵抗素子とを含む受動素子を有する半導体装置であって、前記容量素子と前記抵抗素子とが同層に組み込まれ、前記容量素子の電極が金属膜で形成され、かつ前記電極が配線構造の配線層で裏打ちされ、前記抵抗素子が、前記金属膜の一部で形成されていることを特徴とするものである。
また、本発明に係る半導体装置の製造方法は、多層配線構造のビア層間絶縁膜を構成する配線キャップ絶縁膜とハードマスク絶縁膜とを積層形成し、フォトリソグラフィにより前記ハードマスク絶縁膜に開口部を形成し、前記開口部が形成されたハードマスク絶縁膜をマスクとして前記配線キャップ絶縁膜をエッチングして下層の配線層が露出する第１乃至第３の開口部を形成し、受動素子下層金属膜、受動素子絶縁膜及び受動素子上層金属膜からなる積層体を形成し、フォトリソグラフィにより前記積層体をパターニングして、前記第１の開口部に容量素子、前記第２及び第３の開口部間に抵抗素子を形成することを特徴とするものである。
本発明によれば、容量素子の下部電極が下層配線層（例えば、Ｃｕ配線層）と接触しているので、下部電極を構成する下部金属膜を薄膜化しても、その寄生抵抗を下げることが可能であると共に、下部金属膜の膜厚を薄くできるので、抵抗素子を容量素子と同一の工程で形成しても、充分に高い抵抗値を得ることができる。また、この抵抗素子上へのコンタクト開口を行う必要もなくなり、プロセス難度が低減する。下層配線層上に形成された配線キャップ絶縁膜を開口するためのリソグラフィ工程においては、光学的に透明な配線キャップ絶縁膜を介して下層配線層に形成した目印を使用したアライメントが可能であり、この開口工程で受動素子のパターニングの際のアライメント用の目印を同時に形成することで、受動素子を搭載しない場合に比して合計２回のリソグラフィ工程の追加によって、受動素子を搭載することができる。
以下、本発明の実施の形態について添付の図面を参照して具体的に説明する
本発明の実施形態に係る半導体装置は図１，図４，図６，図８及び図９に示すように、基本的な構成として、容量素子５５と抵抗素子５６，５７とを含む受動素子を有する半導体装置であって、前記容量素子５５と前記抵抗素子５７とが同層に組み込まれ、前記容量素子５５の電極が金属膜で形成され、かつ前記電極５５が配線構造の配線層で裏打ちされ、前記抵抗素子が、前記金属膜の一部で形成されていることを特徴とするものである。
本発明の実施形態においては、容量素子の電極が配線層（Ｃｕ配線等）に裏打ちされている、すなわち電極の少なくとも一部で接触しているので、容量素子の電極が薄くても、配線層が前記電極の一部を構成することとなり、容量素子の電極は、充分に電気抵抗が小さいものとなる。一方、抵抗素子においては、容量素子の電極を形成する金属膜の一部で形成されているため、容量素子の電極を薄くすることに伴って、比較的薄くできるので、抵抗値は大きいものにすることができる。
次に、本発明の実施形態を具体例を用いてさらに詳細に説明する。
図１は、本発明の第１実施形態に係る半導体装置の受動素子部分を示す断面図である。半導体基板１の上に、ＣＭＯＳトランジスタ層７１が形成され、このＣＭＯＳトランジスタ層７１の上に２層以上のＣｕ配線層１１から構成されるＣｕ多層配線層７２が形成されている。Ｃｕ多層配線層７２は、Ｃｕ配線層１１により構成される配線２と、上下の配線２間を接続するコンタクトプラグ３とを有する。任意のＣｕ配線層１１の上部に容量素子５５及び抵抗素子５６が形成されている。Ｃｕ配線層１１の表面上には、Ｃｕ配線の酸化及びＣｕ元素の拡散を防止する配線キャップ絶縁膜２１及びこの配線キャップ絶縁膜２１を開口するためのハードマスク絶縁膜２２の２層からなる受動素子層間絶縁膜２０が形成されている。
Ｃｕ配線層１１上に形成された受動素子層間絶縁膜２０は、下層Ｃｕ配線層１１と受動素子を接続するコンタクト部４５、４６を有している。受動素子は、下層金属膜からなる下部電極５１、容量絶縁膜５２、上層金属膜からなる上部電極５３で構成される容量素子５５と、下層金属膜からなる抵抗素子５６から構成されている。これらの２種類の受動素子は同一の積層構造を有している。容量素子の下部電極５１は、下層のＣｕ配線層１１で裏打ちされているため、実質的に極めて低抵抗であり、下部電極５１の膜厚を薄くしても、寄生抵抗が増大することはない。一方、抵抗素子５６は、容量素子の下部電極５１と同じ膜厚で構成されるが、前述の如く、下部電極５１の膜厚は薄くすることが可能であるので、この下部電極５１と同一の金属層により構成される抵抗素子５６は、高抵抗の素子となる。また、受動素子部の最上層には、容量素子の上部電極コンタクトをエッチングする際に、エッチング停止層として機能する受動素子キャップ絶縁膜４４が存在している。
抵抗素子５６は２端子からなり、両端子ともに下層のＣｕ配線層１１と受動素子層間絶縁膜中に形成されたコンタクト部４６を介して電気的に接続されている。一方、容量素子５５は２端子からなり、その下部電極５１は受動素子層間絶縁膜２０中に形成されたコンタクト部４５を介して下層配線層（Ｃｕ）１１と電気的に接続されており、上部電極５３は受動素子及び受動素子層間絶縁膜の上部全体にわたって形成されているビア層間絶縁膜中に形成された上部電極コンタクトビア６２を介して上層のＣｕ配線層６３と接続されている。容量素子におけるコンタクト部４５では、開口部全体にわたって下部電極（Ｃｕ）配線が接している必要はない。Ｃｕ配線製造上の制約から、Ｃｕ配線がスリット形状又は網目形状になっている場合が多いため、コンタクト部４５の底部では部分的にＣｕ配線が存在しない領域がある。また、コンタクト部の開口部端がＣｕ配線上に存在する場合と存在しない場合で、開口部端の側壁及び底部コーナーのエッチング形状が異なってしまうため、開口部端の状況に応じてエッチングプロセスを制御する必要が生じる。更に、Ｃｕのエッチングは一般的に困難であり、その制御が難しいため、開口部端のような特殊な部分にはＣｕ配線が存在しないことが好ましい。但し、外部回路との接続のために、Ｃｕ配線上の開口部端を完全に排除することができないため、開口部端総延長に占めるＣｕ配線上の開口端長を５０％未満とすることが望ましい。また、下層のＣｕ配線層１１は、受動素子層間絶縁膜２０及びビア層間絶縁膜中に形成された配線ビア６１を介して上層のＣｕ配線６３と接続されており、コンタクトビア６２と配線ビア６１は同一プロセスで形成されている。
容量素子５５は、前述の如く、下部電極５１をＣｕ配線で裏打ちしているので、寄生抵抗を大幅に低減することが可能である。図１０は、横軸に下部電極下層の銅配線の幅をとり、縦軸に下部電極抵抗をとって、長方形の形状をした容量素子において、下層銅配線１１のパターンを変化させた場合の下部電極の実効抵抗を示すグラフ図である。この図１０には、下層銅配線の幅が太くなることによって、電極実効抵抗が低減している様子が示されている。裏打ちを行わない場合と比較すると、下層銅配線の裏打ちによってＤＣ的な抵抗は１桁程度低減している。図１１は、横軸に周波数をとり、縦軸に実効容量をとって、容量素子５５の周波数応答を、通常の平行平板型の容量素子と比較したグラフ図である。通常の平行平板型容量は、下部電極として１４０ｎｍの膜厚を有するＴｉＮとなっており、下層Ｃｕ配線での裏打ちは全くされていないものである。図１１から明らかなように、本願発明の容量構造の方が、高い周波数までの応答性を示している。これは、本願発明の容量構造によって、寄生抵抗が低減できていることを示している。高周波における測定結果より、高周波寄生パラメータを抽出した結果、通常の平行平板型の容量素子における寄生抵抗は６Ωであり、本発明の実施形態に係る容量素子では、１／３に低減され、２Ωとなることが判明した。以上のように、実験に基づいて、本発明の実施形態の容量構造による寄生抵抗の低減効果が実証され、高周波特性が改善されることが実証された。
次に、本発明の実施形態に係る半導体装置の製造方法について説明する。図２（ａ）乃至（ｆ）は、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。Ｃｕ配線１１よりも下層の構造は図示していないが、ＣＭＯＳトランジスタ構造を含んでおり、場合によっては多層からなる配線構造が形成されている。また、Ｃｕ配線１１はデュアルダマシン又はシングルダマシン法で形成されている。
先ず、図２（ａ）に示すように、層間絶縁膜１０に形成した溝１０ａに、バリアメタル及びＣｕシード膜をスパッタ法によって形成する。特に図示していないが、層間絶縁膜１０は多層構造になっている場合もある。続いて、電解めっき法にてＣｕ膜を成膜し、溝１０ａを完全にＣｕで埋設し、化学的機械的研磨（ＣＭＰ）によって、層間絶縁膜１０上の余剰なＣｕ膜を除去することで、溝１０ａに埋設された配線１１を形成する。ＣＭＰ後には、Ｃｕのグレイン安定化のため、２００乃至４００℃の温度での熱処理を行う。
続いて、図２（ｂ）に示すように、全面にＣｕの酸化防止及びＣｕの拡散防止を目的として配線キャップ絶縁膜２１及びハードマスク絶縁膜２２を形成する。配線キャップ絶縁膜２１はＳｉＮ又はＳｉＣＮ膜、ハードマスク絶縁膜２２はＳｉＯ２又はＳｉＯＣＨ膜等がある。
次に、フォトリソグラフィ及びエッチング工程を経て、ハードマスク絶縁膜２２に開口部３０を形成する（図２（ｃ）参照）。このとき、ドライエッチングの選択特性を利用して、配線キャップ絶縁膜２１上でエッチングを停止することが重要である。また、後に成膜する受動素子を構成する膜の被覆性を向上させるため、ハードマスク絶縁膜２２の開口部３０の端部をテーパー形状とすることが好ましい。ハードマスク絶縁膜２２の開口部３０を形成した後に、アッシングによってフォトレジストを除去するが、このときには下層の配線１１のＣｕ表面が露出していないため、酸素プラズマによるＣｕの酸化を抑制することができる。次いで、ハードマスク絶縁膜２２の開口部３０をマスクとし、配線キャップ絶縁膜２１をエッチングし、図２（ｃ）に示すように、下層の配線１１のＣｕ表面に達する開口部３１及び３２を形成する。このときも、受動素子構成膜の被覆性を向上させるために開口部３１及び３２の開口端部をテーパー形状とすることが好ましい。開口部３１は抵抗素子用のコンタクト部、開口部３２は容量素子の下部電極コンタクト部となる。
続いて、図２（ｄ）に示すように、受動素子下層金属膜４１、受動素子絶縁膜４２、受動素子上層金属膜４３、受動素子キャップ絶縁膜４４を順次成膜する。受動素子下層金属膜４１としては、Ｔｉ、Ｔａ、Ｗ等の高融点金属若しくはこれらの金属元素を含む合金膜、又はそれらの窒化膜を使用することができる。また、これらの膜のうち複数の膜からなる積層膜を使用することも有効である。また、下層金属膜４１としては、Ｃｕ元素の拡散を抑制するということも重要な性質である。下層金属膜４１の膜厚としては、５ｎｍ乃至５０ｎｍとすることで、高抵抗層として良質の受動素子を形成することができる。受動素子絶縁膜４２としては、膜厚５ｎｍ以上の窒化シリコン膜をプラズマＣＶＤ法により形成する。
図３に示すように、窒化シリコン膜の膜厚が５ｎｍよりも薄くなると、電流密度が大きくなり、印加電圧絶縁性が急下に低下するため、十分な信頼性を得ることができない。受動素子上層金属膜４３としては、Ｔｉ、Ｔａ、Ｗ等の高融点金属又はこれらの金属元素を含む合金膜、若しくはそれらの窒化膜を使用することができる。上層金属膜４３は、容量素子の上部電極コンタクトへのエッチング時に、エッチング雰囲気に曝されるため、突き抜けを防止する目的で膜厚を２０ｎｍ以上と比較的厚く設定しておく。受動素子キャップ絶縁膜４４は、配線キャップ絶縁膜２１と同様に、ＳｉＣＮ又はＳｉＮ等の材料を使用することができる。
次に、受動素子キャップ絶縁膜４４、受動素子上層金属膜４３、受動素子絶縁膜４２、受動素子下層金属膜４１の順に一回のリソグラフィ工程にてパターニングを行い、図２（ｅ）に示すように、開口部３１及び３２を平面的に内包する形状に、抵抗素子５６と、下部電極５１、容量絶縁膜５２及び上部電極５３からなる容量素子５５とを形成する。容量素子５５のパターニングにおいては、フォトレジストをマスクとして受動素子キャップ絶縁膜４４をエッチングし、アッシングによりフォトレジストを除去した後に、残存する受動素子キャップ絶縁膜４４をマスクとして受動素子積層膜（受動素子上層金属膜４３、受動素子絶縁膜４２、受動素子下層金属膜４１）をエッチングする。これにより、抵抗素子５６と、下部電極５１、容量絶縁膜５２及び上部電極５３からなる容量素子５５とが形成される。なお、別途、ＳｉＯ２膜等のハードマスクを使用して受動素子キャップ絶縁膜から下層金属膜までを一括エッチングしてもよい。この場合には、見かけ上の受動素子キャップ絶縁膜はハードマスクとの積層構造としてデバイス中に残存する。
次に、シングルダマシン法又はデュアルダマシン法によって、上層のＣｕ配線６３、容量素子の上部電極へのコンタクト６２、配線間ビア６１を形成し、抵抗素子と容量素子からなる受動素子群を完成させる。受動素子上に形成する絶縁膜６０について、受動素子キャップ絶縁膜及び受動素子がない領域における受動素子層間絶縁膜上の全領域にわたって形成されるビア層間膜と、このビア層間絶縁膜上の全領域にわたって形成される配線層間絶縁膜は異なる材料を使用しても良いし、同じ材料でもよい。また、ビア層間絶縁膜と配線層間絶縁膜の間に、エッチングストップ膜を挿入しても良い。配線層間絶縁膜自体も工程上の要求から多層構造とする場合もある。従って、層間絶縁膜６０は、通常は多層の絶縁膜から構成されている。また、容量素子の上部電極へのコンタクト６２は、配線間ビア６１よりも浅いが、いずれの開口時もその底部に、受動素子キャップ絶縁膜４４及び配線キャップ絶縁膜２１といったエッチングストッパとして機能するキャップ絶縁膜が存在しており、深さの異なる開口エッチングも問題なく行うことができる。フォトレジストを使用した開口エッチングにて、エッチングストッパ膜でエッチングを停止した後、酸素プラズマに曝してフォトレジストを除去し、全面エッチバックによってエッチングストッパ膜を除去することで、金属接続面を露出させる。
図４は本発明の第２実施形態に係る半導体装置を示す断面図である。本実施形態は、受動素子の上層金属膜４３（容量素子の上部電極５３と同層）を抵抗素子５７として利用するものである。本実施形態の構造を採用することで、容量素子の下部電極５１を極めて薄くできるため、容量素子自体の高さを維持した状態で、上部電極５３の膜厚を厚く設定することが可能である。従って、問題とされていた抵抗素子へのコンタクト６４を開口するときの突き抜けマージンが格段に向上し、抵抗素子のコンタクトを容易に開口することが可能となる。それと同時に、容量素子の上部電極の寄生抵抗を抑制することも可能である。また、本実施例の場合は、下層配線層（Ｃｕ）１１と抵抗素子のコンタクトはとる必要がない。本実施例では、上述のように、上部電極膜厚が厚いため、薄膜化できる下部電極よりも低抵抗となるが、第１の実施例で示した構造の抵抗素子も同時に作製することが可能であるため、異なる２種類の抵抗素子を同時に作製することも可能であり、回路設計上の自由度が高まる。
受動素子の下層金属膜４１（容量素子の下部電極５１と同層）としては、Ｔｉ、Ｔａ、Ｗ等の高融点金属若しくはこれらの金属元素を含む合金膜、又はそれらの窒化膜を使用することができる。また、これらの膜のうち複数の膜からなる積層膜を用いることも有効であり、総膜厚としては５〜５０ｎｍとする。この際、最表面をＴａ又はＴａＮとしておき、酸化処理を施すことで受動素子用絶縁膜４２としてＴａＯを形成する。酸化処理は、基板温度を３５０℃、Ｎ２Ｏを含有するガス雰囲気で２．７Ｔｏｒｒとし、高周波電力を５分間印加することで行った。
図５は横軸に高周波電力をとり、縦軸に容量密度をとって、容量値の高周波電力依存性を示すグラフ図である。例えば、５００Ｗの電力を印加した場合、５分間で５ｆＦ／μｍ２の容量密度が得られている。この条件で、２０ｆＦ／μｍ２の容量密度を得るためには、７５秒間の処理で十分である。このように、プラズマ酸化処理を採用することで、短時間での酸化処理が可能である。また、金属電極の表面を酸化することにより本方法では、酸化膜厚の制御がしやすく、面内均一性に優れた絶縁膜の形成が可能である。ここでは、Ｔａの酸化物を使用した例を示したが、Ｚｒ，Ａｌ，Ｈｆ等の酸化物を使用しても良い。このような金属酸化物を得る方法としては、プラズマ酸化処理に限定されるものではなく、金属膜の熱酸化又は陽極酸化反応を使用した酸化処理も適用することができる。また、金属膜の酸化に限定されるものでもなく、反応性スパッタリング法、化学気相成長法等の方法により、直接金属酸化膜を形成しても良い。
受動素子上層金属膜４３としては、Ｔｉ、Ｔａ、Ｗ等の高融点金属又はこれらの金属元素を含む合金膜若しくはそれらの窒化膜を使用することができる。上層金属膜４３は、容量素子の上部電極コンタクトへのエッチング時に、エッチング雰囲気に曝されるため、突き抜けを防止する目的で膜厚を２０ｎｍ以上と比較的厚く設定しておく。受動素子キャップ絶縁膜４４は、配線キャップ絶縁膜２１と同様に、ＳｉＣＮ又はＳｉＮ等の材料を使用して形成することができる。
次に、本発明の第３実施形態について説明する。図６は本実施形態の半導体装置を示す断面図である。本実施形態は、上述の第１及び第２の実施形態を組み合わせて、一つの素子とした例である。容量素子５５については、第１及び第２の実施形態と同一の構造である。抵抗素子としては、受動素子下層金属膜を用いた第１の抵抗素子５６と、受動素子上層金属膜を用いた第２の抵抗素子５７を同時に用いる。こうすることで、平面的に同一領域に異なる二つの抵抗素子を有していることになり、受動素子の面積利用効率が向上する。これらを並列接続することで、抵抗素子５６及び抵抗素子５７に次ぐ、第３の抵抗素子としての利用も可能となる。
次に、本発明の第４の実施形態について説明する。本実施形態は、図６の構造の半導体装置において、抵抗素子５６と抵抗素子５７に差動信号を通すことで、外乱等の同相ノイズを除去し、信号の品質を落とすことなく、信号の伝播を行うことが可能となり、新たな結合デバイスとしての利用もできる。
次に、本発明の第５の実施形態について説明する。本実施形態は、図６の構造の半導体装置における別の応用例に関するものである。図６の構造の抵抗素子において、例えば抵抗素子５７のコンタクト６４ａ及び６４ｂを接地電位に接続し、もう一方の抵抗素子５６のコンタクト４６ａから信号を入力し、他端のコンタクト４６ｂから信号を取り出す。この場合の等価回路は、図７に示すように、分布定数的な回路となる。本等価回路は、容量素子と抵抗素子で構成されるローパスフィルタの直列接続回路となっており、素子全体としてもローパスフィルタとして機能する。このように、一つの素子で一つの回路ブロックとして機能するデバイスを容量素子及び抵抗素子と同時に作製することが可能である。
次に、本発明の第６の実施形態について説明する。本実施形態は、容量素子として、温度変化による容量値の変化が大きなセラミック材料を容量絶縁膜として使用することで、小型の温度センサとして使用することができる。また、容量素子を流れるリーク電流の温度依存性を活用することでも、温度センサを構成することが可能である。更には、抵抗素子の抵抗値の温度依存性を活用した温度センサを活用することも可能である。これらの三種類の温度センサを、利用すべき温度領域、精度、及びサイズ等を考慮し、任意に選択して搭載し、過熱する部分の電源制御を行うことで、過度なチップ温度の上昇及び無駄な消費電力を抑制することができる。
次に、本発明の第７実施形態について説明する。図８は本実施形態の半導体装置を示す断面図である。本実施形態は、受動素子下層金属膜を抵抗素子５６として使用する場合の別の実施形態である。抵抗素子５６と下層Ｃｕ配線層１１と接続する第２及び第３の開口部（コンタクト４６）を含み、かつ抵抗素子５６は、受動素子層間絶縁膜２０を広範な領域にわたって開口することにより形成されている。よって、受動素子層間絶縁膜２０における受動素子用の開口部と配線１１（コンタクト４６）用の第２及び第３の開口部は、実質的に、連続した一つの開口部の中に存在することになる。この開口部内で、コンタクト部４６以外の領域では下層Ｃｕ配線層１１と抵抗素子５６とが接触する部分はなく、抵抗素子５６は高抵抗素子として利用できる。
次に、本発明の第８実施形態について説明する。図９は本実施形態の半導体装置を示す断面図である。本実施形態は、第７実施形態の変形例である。第７実施形態における抵抗素子５６の下部の一部が下層Ｃｕ配線層５６ａと接触しており、実効的に下部電極抵抗を低減させる効果がある。適当な長さの抵抗素子５６のうち、部分的に抵抗を低下させることで、抵抗素子全体として抵抗値の調整が可能となる。
次に、本発明の他の実施形態を説明する。本発明の実施形態に係る受動素子を搭載した半導体装置は、ビア層間絶縁膜を相互間に介在させて積層された複数の配線層と、前記ビア層間絶縁膜に設けられてその上方及び下方の前記配線層を接続するビアと、を有する多層配線構造を有し、一の前記ビア層間絶縁膜からなる受動素子層間絶縁膜と、この受動素子層間絶縁膜に設けられた第１乃至第３の開口部と、前記第１の開口部を含む領域に形成された容量素子と、前記第２及び第３の開口部及びこれらの第２及び第３の開口部間に形成された抵抗素子と、を有し、前記容量素子は、前記第１の開口部に露出する下層の配線部の全域と接触する下部金属膜を下部電極とし、この下部電極上に形成された容量絶縁膜と、この容量絶縁膜上に形成された上部金属膜を上部電極とした層膜から構成され、前記抵抗素子は、前記容量素子と同一の層構成を有し、その下部金属膜が前記第２及び第３の開口部に露出する下層の２個の配線層と接触してその間の部分が抵抗体を構成してもよいものである。
この受動素子を搭載した半導体装置において、前記上部金属膜を抵抗体とする上部抵抗素子を有することが好ましい。また、前記容量素子の上部電極及び下部電極は平面視で同一の形状に形成されていることが好ましい。更に、前記受動素子層間絶縁膜は、例えば、下層配線層の酸化及びその構成元素の拡散を防止する配線キャップ絶縁膜と、ハードマスク絶縁膜との積層体である。この場合に、前記配線キャップ絶縁膜は、ＳｉＮ、ＳｉＣＮ、及びＳｉＣからなる群から選択された材料により形成し、前記ハードマスクは、ＳｉＯ２及びＳｉＣＯＨからなる群から選択された材料により形成することができる。更にまた、前記第１乃至第３の開口部は、その側縁が傾斜していることが好ましい。
前記容量素子及び前記抵抗素子の上部金属膜上に、前記上記金属膜と平面視で同一形状の受動素子キャップ絶縁膜が形成されていることが好ましい。また、前記容量絶縁膜は、例えば、膜厚が５ｎｍ以上の窒化シリコン膜であるか、又は金属酸化膜である。更に、前記下層金属膜の膜厚が上層金属膜の膜厚よりも薄いことが好ましい。前記抵抗素子は、前記第２及び第３の開口部で接続された下層配線層を介して、周辺回路に接続することができる。前記上部抵抗素子は、前記上部金属膜と上層配線層との間のビア層間絶縁膜に形成されたコンタクトビアを介して、前記上層配線層に接続することができる。前記抵抗素子又は前記上部抵抗素子の一方に、差動信号が入力され、他方から伝搬された信号が出力されるように構成することができる。この場合に、前記抵抗素子又は前記上部抵抗素子の一方を、接地電位とし、他方の一方の端子に信号を入力して、他方の端子から信号を出力することができる。
本発明の実施形態に係る受動素子構造を搭載した半導体装置の製造方法は、多層配線構造のビア層間絶縁膜を構成する配線キャップ絶縁膜とハードマスク絶縁膜とを積層形成し、フォトリソグラフィにより前記ハードマスク絶縁膜に開口部を形成し、前記開口部が形成されたハードマスク絶縁膜をマスクとして前記配線キャップ絶縁膜をエッチングして下層の配線層が露出する第１乃至第３の開口部を形成し、受動素子下層金属膜、受動素子絶縁膜及び受動素子上層金属膜からなる積層体を形成し、フォトリソグラフィにより前記積層体をパターニングして、前記第１の開口部に容量素子、前記第２及び第３の開口部間に抵抗素子を形成するようにしてもよいものである。
以上説明した本発明の実施形態においては、容量素子の下部電極が、第１の開口部内に露出している下部配線層（Ｃｕ配線等）に、第１の開口部内に露出している配線部分の全域で接触しているので、容量素子の実効的な下部電極が、下部金属膜からなる下部電極と下層配線層との双方により構成され、下部金属膜が薄くても、下層配線層が下部電極の一部を構成するので、容量素子の実効的な下部電極は、充分に電気抵抗が小さいものとなる。一方、抵抗素子においては、下部金属膜は受動素子層間絶縁膜の上に形成され、第２の開口部と第３の開口部にて下層配線層に接触しているので、抵抗素子における抵抗体は、第２の開口部と第３の開口部における接触点間の下部金属膜により構成される。このとき、下部金属膜は、前述の如く、比較的薄くできるので、抵抗値は大きいものにすることができる。このようにして、本発明においては、下部金属膜を、容量素子では下部電極、抵抗素子では抵抗体として利用することができ、また、容量素子においては、下部金属膜が下層配線層に裏打ちされており、実効的な下部電極は下部金属膜からなる下部電極と、配線機能と共用された下層配線層とにより構成され、下部電極における寄生抵抗を低減することができる。抵抗素子においては、下部金属膜が第２及び第３の開口部にて下層配線層に接触して抵抗体を形成しているので、抵抗素子の上にコンタクトを開口する必要がなく、製造工程における難度が低減する。
また、受動素子層間絶縁膜を構成する酸化／拡散防止用の配線キャップ絶縁膜を開口した第１乃至第３の開口部を平面的に内包するように、下部金属膜を形成していることによって、下層配線層（例えば、Ｃｕ配線層）は、下部電極又は下層配線層の配線材料の酸化を防止し、下層配線層の構成元素の拡散を防止する配線キャップ膜のいずれかで完全に覆われている。よって、下層配線の酸化及び拡散を確実に防止することができる。
更に、下層配線層上に形成された酸化／拡散防止用の配線キャップ絶縁膜を開口するためのリソグラフィ工程は、光学的に透明な酸化／拡散防止絶縁膜を介して下層配線層に形成した目印を用いたアライメントが可能であり、この開口工程で受動素子のパターニングの際のアライメント用の目印を同時に形成することで、合計２回のリソグラフィ追加によって、受動素子を搭載することができる。
以上、実施形態（及び実施例）を参照して本願発明を説明したが、本願発明は上記実施形態（及び実施例）に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
この出願は２００６年１２月２７日に出願された日本出願特願２００６−３５３３７３及び２００７年６月２１日に出願された日本出願特願２００７−１６４３９２を基礎とする優先権を主張し、その開示の全てをここに取り込む。
本発明の第１実施形態に係る受動素子を搭載した半導体装置を示す断面図である。 本発明の第１実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 本発明の第１実施形態において、窒化シリコンを容量絶縁膜とする容量素子における漏れ電流（印加電圧に対する電流密度）と窒化シリコン膜厚との関係を示すグラフ図である。 本発明の第２実施形態に係る半導体装置を示す断面図である。 本発明の第２実施形態において、Ｔａ及びＴａＮをプラズマ酸化法で酸化処理する際の容量密度と、プラズマ高周波電力との関係を示すグラフ図である。 本発明の第３実施形態に係る半導体装置を示す断面図である。 本発明の第５実施形態に係る半導体装置の等価回路を示す図である。 本発明の第７実施形態に係る半導体装置を示す断面図である。 本発明の第８実施形態に係る半導体装置を示す断面図である。 本発明の第１実施形態に係る容量素子の実効抵抗の測定結果を示す図である。 本発明の第１実施形態に係る容量素子の容量値の周波数応答を示す図である。
符号の説明
１０ 下層配線層の層間絶縁膜
１１ 下層配線
２１ 配線キャップ絶縁膜
２２ ハードマスク絶縁膜
３１ 第１の抵抗素子用コンタクト孔
３２ 容量素子形成用トレンチ
４１ 受動素子下層金属膜
４２ 受動素子絶縁膜
４３ 受動素子上層金属膜
４４ 受動素子キャップ絶縁膜
４５ 容量素子下部電極コンタクト
４６ 第１の抵抗素子コンタクト
５１ 容量素子の下部電極
５２ 容量絶縁膜
５３ 容量素子の上部電極
５５ 容量素子
５６ 第１の抵抗素子
５７ 第２の抵抗素子
６１ 配線間ビア
６２ 上部電極コンタクトビア
６３ 受動素子上層のＣｕ配線
６４、６４ａ、６４ｂ 第２の抵抗素子用コンタクト
７１ ＣＭＯＳトランジスタ層
７２ 多層配線層

Claims (18)

  1. 容量素子と抵抗素子とを含む受動素子を有する半導体装置であって、
    前記容量素子と前記抵抗素子とが同層に組み込まれ、
    前記容量素子の電極が金属膜で形成され、かつ前記電極が配線構造の配線層で裏打ちされ、
    前記抵抗素子が、前記金属膜の一部で形成されていることを特徴とする半導体装置。
  2. 前記電極が下部電極であり、前記下部電極が下部金属膜で形成され、かつ前記下部電極が前記配線層で裏打ちされ、
    前記抵抗素子が、前記下部金属膜の一部で形成されている請求項１に記載の半導体装置。
  3. 前記電極のうち上部電極が上部金属膜で形成され、前記電極のうち下部電極が下部金属膜で形成され、かつ前記下部電極が前記配線層で裏打ちされ、
    前記抵抗素子が、前記上部金属膜の一部で形成されている請求項１に記載の半導体装置。
  4. 前記配線構造が、ビア層間絶縁膜を相互間に介在させて積層された複数の配線層と、前記ビア層間絶縁膜に設けられてその上方及び下方の前記配線層を接続するビアと、を有する多層配線構造であり、一の前記ビア層間絶縁膜からなる受動素子層間絶縁膜と、前記受動素子層間絶縁膜に設けられた第１乃至第３の開口部とを有し、
    前記容量素子が、前記第１の開口部を含む領域に形成され、前記抵抗素子が、前記第２及び第３の開口部及びこれらの第２及び第３の開口部間に形成され、
    前記容量素子は、前記第１の開口部に露出している下層の配線部の全域と接触する下部金属膜を下部電極とし、この下部電極上に形成された容量絶縁膜と、この容量絶縁膜上に形成された上部金属膜を上部電極とした層膜から構成され、
    前記抵抗素子は、前記容量素子と同一の層構成を有し、その下部金属膜が前記第２及び第３の開口部に露出する下層の２個の配線層と接触してその間の部分が抵抗体を構成している請求項１に記載半導体装置。
  5. 前記上部金属膜を抵抗体とする上部抵抗素子を有する請求項３又は４のいずれか一項に記載の半導体装置。
  6. 前記容量素子の上部電極及び下部電極は平面視で同一の形状に形成されている請求項１，２，３又は４のいずれか一項に記載の半導体装置。
  7. 前記受動素子層間絶縁膜は、下層配線層の酸化及びその構成元素の拡散を防止する配線キャップ絶縁膜と、ハードマスク絶縁膜との積層体である請求項４に記載の半導体装置。
  8. 前記配線キャップ絶縁膜は、ＳｉＮ、ＳｉＣＮ、及びＳｉＣからなる群から選択された材料により形成され、前記ハードマスクは、ＳｉＯ２及びＳｉＣＯＨからなる群から選択された材料により形成されている請求項７に記載の半導体装置。
  9. 前記第１乃至第３の開口部は、その側縁が傾斜している請求項４に記載の半導体装置。
  10. 前記容量素子及び前記抵抗素子の上部金属膜上に、前記上記金属膜と平面視で同一形状の受動素子キャップ絶縁膜が形成されている請求項１，３又は４のいずれか一項に記載の半導体装置。
  11. 前記容量絶縁膜は、膜厚が５ｎｍ以上の窒化シリコン膜である請求項４に記載の半導体装置。
  12. 前記容量絶縁膜は、金属酸化膜である請求項４項に記載の半導体装置。
  13. 前記下部金属膜の膜厚が上部金属膜の膜厚よりも薄い請求項４に記載の半導体装置。
  14. 前記抵抗素子は、前記第２及び第３の開口部で接続された下層配線層を介して、周辺回路に接続されている請求項４に記載の半導体装置。
  15. 前記上部抵抗素子は、前記上部金属膜と上層配線層との間のビア層間絶縁膜に形成されたコンタクトビアを介して、前記上層配線層に接続されている請求項３又は５のいずれか一項に記載の半導体装置。
  16. 前記抵抗素子又は前記上部抵抗素子の一方に、差動信号が入力され、他方から伝搬された信号が出力される請求項２又は５に記載の半導体装置。
  17. 前記抵抗素子又は前記上部抵抗素子の一方を、接地電位とし、他方の一方の端子に信号を入力して、他方の端子から信号を出力する請求項１６に記載の半導体装置。
  18. 多層配線構造のビア層間絶縁膜を構成する配線キャップ絶縁膜とハードマスク絶縁膜とを積層形成し、
    フォトリソグラフィにより前記ハードマスク絶縁膜に開口部を形成し、
    前記開口部が形成されたハードマスク絶縁膜をマスクとして前記配線キャップ絶縁膜をエッチングして下層の配線層が露出する第１乃至第３の開口部を形成し、
    受動素子下層金属層、受動素子絶縁膜及び受動素子上層金属層からなる積層体を形成し、フォトリソグラフィにより前記積層体をパターニングして、前記第１の開口部に容量素子、前記第２及び第３の開口部間に抵抗素子を形成することを特徴とする半導体装置の製造方法。
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