TWI438696B - Chip inductor structure and manufacturing method thereof - Google Patents

Description

晶片電感結構及其製造方法

本發明係有關於一種電感，特別是指晶片電感結構及其製造方法。

隨著現今科技的進步，資訊時代的來臨，網路的蓬勃發展，進而發展出許多各式各樣的電子產品以供民眾使用，以因應民眾的需求，該些電子產品的功能越來越為強大周全，而帶給現今民眾在生活上許多便利。現今所有電子產品日趨小型化，而講究輕與薄，電子產品在高密度裝配下，相對的所需要的電子元件就會越來越小，尤其是對於應用於攜帶式無線通訊電子產品之射頻積體電路而言。

目前對於需求日漸增加的射頻積體電路而言，最緊迫的需要並不是主動元件的效率，而是電阻、電容及電感等被動元件的特性如何增加。以現行的半導體製程技術，可以提供比較良好且容易實現及模擬的電阻及電容，但對被動式電感而言，可以選擇使用的就只有螺旋式電感(Spiral inductor)。螺旋式電感的電感值會因所使用半導體製程的關係，而有相當大的差異。現今提升晶片電感之電感值的方式，大都是增加電感之線圈數目，如此即會增加電感所佔用之面積，如此即不利於晶片電感小型化。所以，如何有效提升晶片電感之電感值，仍然是現今發展晶片電感之一項重大課題。此外，電感的Q值(Quality factor)也會因為基材的損耗而降低。

因此，本發明即在針對上述問題而提出一種晶片電感結構及其製造方法，其不僅可改善上述習用缺點，而增加電感值，又可減少電感面積、降低製造成本，以解決上述問題。

本發明之主要目的，在於提供一種晶片電感結構及其製造方法，其利用複數導體設置於一多孔層的複數孔洞中，以作為核心，而達提高電感值與縮減電感占用面積之目的。

本發明之次要目的，在於提供一種晶片電感結構及其製造方法，其結構簡單，且製造方法相容於CMOS製程，所以可達降低成本之目的。

本發明之次要目的，在於提供一種晶片電感結構及其製造方法，其具有高強度之異向磁場(anisotropy magnetic field)，而提高鐵磁共振(Ferromagnetic Resonance，FMR)之頻率。

本發明晶片電感結構，其包含一基板、一多孔層、複數導體與一電感，本發明之製造方法係提供基板；形成多孔層於基板上方，且多孔層有複數孔洞；形成該些導體於該些孔洞中；形成電感於多孔層的上方。由於本發明藉由該些導體作為核心，所以可有效提升晶片電感之電感值，且可有效降低電感所佔用之面積，且因為本發明之製造方法可相容於現有之CMOS製程，所以可降低生產成本。

茲為使　貴審查委員對本發明之技術特徵及所達成之功效更有進一步之瞭解與認識，謹佐以較佳之實施例圖及配合詳細之說明，說明如後：

首先，請參閱第一圖，其係本發明之晶片電感之一較佳實施例的結構圖。如圖所示，本發明晶片電感包含一基板11、一多孔層15、複數導體153與一電感18。多孔層15設置於基板11上方，且多孔層15設有複數孔洞151，而該些導體153分別設於該些孔洞151，本發明之晶片電感之多孔層15之一較佳實施例為一奈米多孔層，導體153之材料為任何鐵磁材料，而鐵磁材料可包含鎳。本發明之多孔層15為一非導體，其一實施例可為氧化鋁層，但並不侷限本發明之多孔層15僅能為氧化鋁層。

由於，本發明之多孔層15為非導體，且該些孔洞151並未相通，所以該些導體153為互相電性隔離。本發明之導體153之一較佳實施例為呈柱狀，且導體153之一實施例的深寬比大於3：1，導體153之長寬比可藉由多孔層15之厚度與孔洞151之直徑來決定。電感18設置於多孔層15上方，多孔層15之厚度與孔洞151之直徑來決定。電感18設置於多孔層15上方，本發明之電感18之一實施例為螺旋電感，其包含複數線圈181與一連接導線185。如第二圖所示，連接導線185為一跨線，其用於連接電感18最內部之線圈181，並跨越其餘線圈181。本發明之一實施例中，電感18之外形可為任何幾何形狀，例如矩形、八角形或者圓形等。本發明之晶片電感結構更包含一絕緣層12，絕緣層12設置於基板11上方，而位於基板11與多孔層15之間，以用於電性隔離基板11與多孔層15。

本發明設置多孔層15，且設置該些導體153於該些多孔層15之該些孔洞151中，而成為一複合材料，以作為核心，如此可有效提高電感18之電感值，本發明與習知晶片電感相較之下，本發明可有效降低電感所佔用之晶片面積，以達小型化之目的。此外，本發明之晶片電感的結構簡單，所以可降低生產成本。

請一併參閱第三A圖至第三H圖，係本發明之一較佳實施例之晶片電感的製造過程的結構示意圖。首先，如第三A圖所示，提供基板11，並形成一非導電層14於基板11上方，以供後續如第三B圖所示，形成孔洞15於非導電層14，而形成多孔層15。此外，於形成多孔層15之步驟前，係先形成絕緣層12於基板11上方，以電性隔離基板11與多孔層15。接著，如第三B圖所示，形成孔洞151於非導電層14，而形成多孔層15。上述，非導電層14之一較佳實施例為氧化鋁層。之後，如第三C圖所示，形成導體153於孔洞151中，而形成複合材料以作為核心。接著，即可進行後續形成電感18於多孔層15之步驟。

上述形成非導電層14之步驟，係可先形成鋁層，之後氧化該鋁層而為氧化鋁層，即形成非導電層14。上述形成氧化鋁層而作為非導電層14之方式，僅為本發明形成非導電層14之其一實施例，並非侷限本發明之非導電層14僅能為氧化鋁層。本發明可利用蒸鍍方式形成鋁層於基板11，且利用陽極處理方式，而氧化該鋁層以形成非導電層14。本發明製造多孔層15之一方式，係可在各種酸性溶液中對鋁層進行陽極處理(anodizing process)，且控制各種特定處理參數，例如施加電壓、電流、溫度與時間等，這些處理參數對該些孔洞151之直徑與長度而言具有相當大的關聯性。本發明之一實施方式，係將鋁層置於一0.3莫爾(M)之乙二酸(oxalic acid，H₂ C₂ O₄ )溶液，且於室溫下施加40伏特(V)之電壓於鋁層，直到鋁層完全氧化為止，即形成氧化鋁層而為非導電層14。

承接上述，於完全氧化該鋁層之後，於400℃下對氧化鋁層進行退火，退火時間為兩小時，以強化其結構。之後，於溫度30℃下將退火後的非導電層14，置入至一5%磷酸溶液(H₃ PO₄ )中，置入時間為50分鐘，以形成均勻分佈之奈米孔洞151，該些孔洞151的直徑為70奈米(nm)，如此即形成多孔層15。接著，即形成導體153於該些孔洞151，本發明之一實施方式，係先將多孔層15分別浸泡於氯化錫(SnCl₂ )2分鐘與氯化鈀(PdCl₂ )30秒，以活化多孔層15之表面。接著，在60℃下電鍍鎳(Ni)於多孔層15，電鍍時間為一分鐘，如此即形成導體153於多孔層15。上述電鍍方式可為無電極(electroless)電鍍。然後，研磨多孔層15之表面，以將多孔層15之表面的鎳移除，以讓多孔層15之該些孔洞151的導體153(鎳)為電性隔離，如此可降低渦旋電流損耗(eddy current loss)。此外，更可進一步進行快速退火(Rapid-Thermally Annealing)至400℃兩分鐘，以讓導體153具有較佳的磁特性。

上述實施方式，僅為本發明之一實施方式，並不侷限本發明形成多孔層15之方式僅為如此。且導體153之種類也並非僅為鎳，可為其他任何種類之鐵磁材料。本發明藉由多孔層15與導體153作為核心，所以其異向磁場(anisotropy magnetic field)強度高，而提高鐵磁共振(Ferromagnetic Resonance，FMR)之頻率。

於完成多孔層15後，即可接續進行形成電感18之製程。如第三D圖所示，於形成電感18之前，先形成一絕緣層16於多孔層15上方，而位於多孔層15與電感18之間，以電性隔離多孔層15與電感18。本發明形成電感18之其中一方式為採用電鍍方式，以下係詳細說明形成電感18的製程。復參閱第三D圖，先形成一第一種子層(seed layer)17於絕緣層16上方。之後，如第三E圖所示，依據欲形成之電感18之線圈181的圖形，而形成一第一光阻層21於第一種子層17上方，以遮蔽部分第一種子層17，之後形成一第一金屬層於未被第一光阻層21所遮蓋之第一種子層17，也就是形成電感18中的複數線圈181於第一種子層17上方。

接下來，如第三F圖所示，移除第一光阻層21且在第一金屬層上方形成一第二光阻層22，以遮蔽第一金屬層，即遮蔽線圈181。第二光阻層22之圖形呈橋狀，以供後續形成第一圖所示之電感18的連接導線185，即形成電感18之跨線，而用於連接電感18最內部之線圈181並跨越其餘線圈181。然後，形成一第二種子層19於第二光阻層22，並且形成一第三光阻層23於第二種子層19上方，但第三光阻層23並未全部遮蔽第二種子層19。之後，請參閱第三G圖，在未受到第三光阻層23遮蔽之第二種子層19上方，形成一第二金屬層，即形成連接導線185。最後，請參閱第三H圖，移除光阻層22與23與種子層17與19，如此即完成如第一圖所示之本發明的晶片電感。上述之第一金屬層與第二金屬層之材料包含銅，即電感18之線圈181與連接導線185之材料可為銅，但不侷限本發明之電感18之材料僅為銅。此外，第一種子層17與第二種子層19之材料亦包含有銅，且第一種子層17之材料更包含有鈦。

由於本發明設置多孔層15於基板11，且於多孔層15之孔洞151設置導體153，而為複合材料作為核心，如此可有效提高電感值，而且可降低電感所佔用之面積即可達到所需之電感值。此外，因為本發明之製程簡單且可相容於現有之CMOS製程，所以於進行習知CMOS製程時，可一併製造本發明之晶片電感，而不需要另外特殊的設備，因此可有效降低成本。另外，本發明適合於任何幾何形狀之電感，而不受限制。本發明更可藉由提高多孔層15之孔洞151分佈密度，而提高電感之電感值。除此之外，因為本發明藉由導體153作為核心，所以可提高鐵磁共振之頻率，而消除鐵磁共振之影響，以維持電感之Q效能(Q performance)。

綜上所述，本發明晶片電感結構及其製造方法包含基板、多孔層、複數導體與電感，基板上方形成多孔層，多孔層具有複數孔洞，複數孔洞中設有該些導體，且該些導體相互絕緣，電感形成於多孔層上方，本發明利用該些導體作為核心，如此可有效提高電感值，且在高頻時電感值仍會增加，如此可降低電感所佔用之面積，以利於小型化。此外，本發明之製造方法可相容於現有CMOS製程，所以可有效降低生產成本。

故本發明實為一具有新穎性、進步性及可供產業上利用者，應符合我國專利法專利申請要件無疑，爰依法提出發明專利申請，祈　鈞局早日賜准專利，至感為禱。

惟以上所述者，僅為本發明一較佳實施例而已，並非用來限定本發明實施之範圍，故舉凡依本發明申請專利範圍所述之形狀、構造、特徵及精神所為之均等變化與修飾，均應包括於本發明之申請專利範圍內。

11．．．基板

12．．．絕緣層

14．．．非導電層

15．．．多孔層

151．．．孔洞

153．．．導體

16．．．絕緣層

17．．．第一種子層

18．．．電感

181．．．線圈

185．．．連接導線

19．．．第二種子層

21．．．第一光阻

22．．．第二光阻

23．．．第三光阻

第一圖係本發明之晶片電感之一實施例的結構圖；

第二圖係本發明之晶片電感之一實施例的上視圖；以及

第三A圖至第三H圖係本發明之一實施例之晶片電感的製造過程的結構示意圖。

11．．．基板

12．．．絕緣層

15．．．多孔層

151．．．孔洞

153．．．導體

16．．．絕緣層

18．．．電感

181．．．線圈

185．．．連接導線

Claims (29)

1. 一種晶片電感結構，其包含有：一基板；一多孔層，設置於該基板上方，且有複數孔洞相互隔離；複數導體相互隔離，且設於該些孔洞中，該些導體具有磁特性；以及一電感，設置於該多孔層上方，該些導體與該電感對應分佈，該該電感依據該些導體之磁特性增加電感值。
2. 如申請專利範圍第1項所述之晶片電感結構，更包含：一絕緣層，設置於該基板上方，而位於該基板與該多孔層之間。
3. 如申請專利範圍第1項所述之晶片電感結構，更包含：一絕緣層，設置於該些多孔層上方，而位於該多孔層與該電感之間。
4. 如申請專利範圍第1項所述之晶片電感結構，其中該電感包含複數線圈。
5. 如申請專利範圍第1項所述之晶片電感結構，其中該多孔層為一奈米多孔層。
6. 如申請專利範圍第1項所述之晶片電感結構，其中該些導體之材料為一鐵磁材料。
7. 如申請專利範圍第6項所述之晶片電感結構，其中該鐵磁材料包含鎳。
8. 如申請專利範圍第1項所述之晶片電感結構，其中該些導體呈柱狀。
9. 如申請專利範圍第8項所述之晶片電感結構，其中該些導體柱深寬比大於3：1。
10. 如申請專利範圍第1項所述之晶片電感結構，其中該多孔層為一非導體。
11. 如申請專利範圍第1項所述之晶片電感結構，其中該多孔層為一氧化鋁層。
12. 一種晶片電感製造方法，其包含有：提供一基板； 形成一多孔層於該基板上方，且該多孔層有複數孔洞相互隔離；形成複數導體於該些孔洞中且相互隔離，該些導體具有磁特性；以及形成一電感於該多孔層上方，該些導體與該電感對應分佈，該電感依據該些導體之磁特性增加電感值。
13. 如申請專利範圍第12項所述之晶片電感製造方法，其中於形成一多孔層於該基板上方之步驟前，更包含：形成一絕緣層於該基板上方。
14. 如申請專利範圍第12項所述之晶片電感製造方法，其中於形成一電感於該多孔層上方之步驟前，更包含：形成一絕緣層於該多孔層上方。
15. 如申請專利範圍第12項所述之晶片電感製造方法，其中該多孔層為一非導體。
16. 如申請專利範圍第12項所述之晶片電感製造方法，其中形成一多孔層之步驟，更包含：形成一非導電層於該基板上方；以及形成該些孔洞於該非導電層，而形成該多孔層。
17. 如申請專利範圍第16項所述之晶片電感製造方法，其中該非導電層包含氧化鋁。
18. 如申請專利範圍第16項所述之晶片電感製造方法，其中形成一非導電層之步驟，更包含：形成一鋁層於該基板上方；以及氧化該鋁層，形成該非導電層。
19. 如申請專利範圍第18項所述之晶片電感製造方法，其中形成該鋁層之方式包含一蒸鍍。
20. 如申請專利範圍第16項所述之晶片電感製造方法，其中氧化該鋁層之方式包含一陽極處理。
21. 如申請專利範圍第12項所述之晶片電感製造方法，其中該多孔層為一 奈米多孔層。
22. 如申請專利範圍第12項所述之晶片電感製造方法，其中該些導體之材料為一鐵磁材料。
23. 如申請專利範圍第22項所述之晶片電感製造方法，其中該鐵磁材料包含鎳。
24. 如申請專利範圍第12項所述之晶片電感製造方法，其中該些導體呈柱狀。
25. 如申請專利範圍第24項所述之晶片電感製造方法，其中該些導體柱深寬比大於3：1。
26. 如申請專利範圍第12項所述之晶片電感製造方法，其中形成該些導體之方式包含一無電極電鍍。
27. 如申請專利範圍第12項所述之晶片電感製造方法，其中形成該電感之方式包含一電鍍。
28. 如申請專利範圍第12項所述之晶片電感製造方法，其中形成該電感之步驟包含：形成一第一種子層；形成一第一光阻層於該第一種子層上方；形成一第一金屬層於該第一種子層上方；移除該第一光阻層；形成一第二光阻層於該第一金屬層上方；形成一第二種子層於該第二光阻層上方；形成一第三光阻層於該第二種子層上方；形成一第二金屬層於該第二種子層上方；以及移除該第二光阻層、該第三光阻層、該第一種子層與該第二種子層。
29. 如申請專利範圍第28項所述之晶片電感製造方法，其中該第一金屬層與該第二金屬層包含銅。