JP2002305110A - 集積回路インダクタンス構造 - Google Patents

集積回路インダクタンス構造

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JP2002305110A
JP2002305110A JP2002032034A JP2002032034A JP2002305110A JP 2002305110 A JP2002305110 A JP 2002305110A JP 2002032034 A JP2002032034 A JP 2002032034A JP 2002032034 A JP2002032034 A JP 2002032034A JP 2002305110 A JP2002305110 A JP 2002305110A
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inductance
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inductance structure
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Frederic Lemaire
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STMicroelectronics SA
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Abstract

(57)【要約】 【課題】 既知のインダクタンス構造における問題点を
克服できる新規な集積回路インダクタンス構造を提供す
る。 【解決手段】 シリコン基板と、導電性トラックの平面
巻き線と、該巻き線の下のエッチングされていない抵抗
層と、巻き線と前記抵抗層の間の絶縁層と、最も近い巻
き線部分に個別に平行であり、アース及び前記抵抗層に
電気接続される不連続導電性部分とを含む、集積回路イ
ンダクタンス構造を提供する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、集積回路分野に関
し、より詳細には半導体基板の上に形成されるインダク
タンスに関する。
【０００２】
【従来の技術】図１は、半導体基板２の上に形成される
従来のインダクタンス１の第一の例を示す極めて簡素な
斜視図である。インダクタンス１は、導電性要素を絶縁
層（絶縁体３）の上に付着することによって得られる、
一般的に同心のいくつかの巻線またはうず巻きを含む。
巻線の数は１より少なくても良い。例えば酸化シリコン
等の絶縁層３は半導体基板２の上、又は後ろから２番目
のメタライゼーションレベル（図示せず）の上に配列さ
れる。このメタライゼーションレベルは他の構成要素の
形成後この基板上に加えられ、それらが例えばトランジ
スタなどのように集積化される。論議を簡素化するた
め、基板２は下部表面で接地されると仮定する。
【０００３】図２は図１におけるインダクタンス１の等
価回路を示す図である。インダクタンス１は完全なイン
ダクタンスＬの形で表される。このインダクタンスＬ
は、図１における巻き線の端に相当する２つの端子５と
６の間の抵抗Ｒｓと直列である。絶縁体３はインダクタ
ンスと基板の間の漂遊容量（ｓｔｒａｙ ｃａｐａｃｉ
ｔａｎｃｅ）Ｃを形成する。更に、基板２には抵抗性が
あり、基板の上部表面と下部表面の間の抵抗Ｒで表され
る。抵抗Ｒは、インダクタンスＬの反対側にある容量Ｃ
のそれぞれの電極に接地する。
【０００４】図１に説明するようなインダクタンスの問
題点は、その損失が高いことである。インダクタンスが
可変電流を伝導する場合、それらの損失が抵抗Ｒｓ、容
量Ｃ及び抵抗Ｒを介して生じてしまい、インダクタンス
のＱ（ｑｕａｌｉｔｙ ｆａｃｔｏｒ）が激減するとい
う不都合が生じる。このＱは抵抗損失によって決まる。
即ち直列抵抗Ｒｓと、基板によって接地接続にもたらさ
れる抵抗によって決定される。
【０００５】インダクタンスのＱを増加させるための第
一の解決策は、インダクタンスの直列抵抗Ｒｓを最小に
することである。そのためには、平面インダクタンス１
を構成する導電性トラックの幅を増加させる必要がある
が、そうすると絶縁体３の漂遊容量の値が増加してしま
い、よって基板における抵抗損失の値が増加するという
結果をもたらす。従ってインダクタンスが目的としてい
る動作周波数によっては妥協が必要である。
【０００６】インダクタンスのＱを増加させるためのも
う一つ別の既知の解決策は、欧州特許出願ＥＰ−Ａ−
０，７８０，８５３に説明されており、参考として本稿
に組み入れて考察する。この特許出願において、シリコ
ン基板上のインダクタンス構造が提供される。シリコン
基板は、インダクタンスと基板の間に位置する導電性平
面を含む。基板及びインダクタンスから絶縁されたこの
導電性平面を、アースまたは回路のコールドポイントに
接続し、インダクタンスと半導体基板の間に「遮蔽」ま
たは「静電気スクリーン」を確立する。導電性平面にう
ず電流を起こすことによって損失が生じるのを避けるた
めに、上記出願では導電性平面の切り分けを行う。
【０００７】上記出願の一例による、導電性平面切り分
け型のインダクタンスを図３に説明する。
【０００８】図３はうず巻きの形状をした前述のインダ
クタンス１を示す簡素な斜視図であり、そのうず巻きは
導電性物質から成る１つまたはいくつかの同一平面上に
ある。インダクタンス１は絶縁層８によって導電性平面
７から離されている。導電性平面７それ自体は絶縁層
（絶縁体３）の上に付着され、絶縁体３を基板２または
メタライゼーションレベルの上に配置する。導電性平面
７は、横ストリップ１０に接続された縦ストリップ９に
切り分けられる。図３に説明する例において、縦ストリ
ップ９を導電性平面７の両端の横ストリップに接続する
ことによって、インダクタンス１の両側に配置する。導
電性平面７の残りの導電性要素は接地される。従って、
うず電流による影響は激減するが、図３における構造で
は不都合が生じてしまう。
【０００９】第一の問題点は、基板２の上の一般的な絶
縁体の厚さに対して、図１の場合インダクタンスと導電
性平面の間で得られる絶縁体の厚さが減少してしまうこ
とである。
【００１０】事実、導電性平面は、インダクタンスと基
板の間に挿入される金属層またはポリシリコン層のどち
らでもよい。その導電性層が接地されている場合、絶縁
層の厚さは減少し、インダクタンスと基板の間の漂遊容
量、またはインダクタンスと導電性層の間の漂遊容量は
増加してしまう。
【００１１】また導電性平面は極めて重くドープされた
層である。この導電性平面はシリコンの中に拡散され、
その形成には誘電エッチング（活性素子をそれぞれ分離
する厚い酸化物（ＬＯＣＯＳ））が必要である。従って
インダクタンスとこの拡散された層の間の絶縁体の厚さ
は結局小さくなる。
【００１２】従って、漂遊容量の値を最小化することが
一般的に要求されているのに対し、インダクタンスとア
ースの間の漂遊容量が増大するという結果を招いてしま
う。
【００１３】図３に示す構造のもう１つ別の問題点は、
インダクタンス１に可変電流が流れると、ストリップと
インダクタンスの間に存在する電磁結合による起電力
が、ストリップ９のそれぞれに現れてしまう点である。
同様に、横ストリップ１０とインダクタンス１の間の電
磁結合による起電力は、この横ストリップに現れる。こ
れらの起電力によって損失が生じてしまう。事実、誘導
された起電力により、ストリップ９及び１０のポイント
それぞれの電圧は、アースに関しゼロではない。これに
より、絶縁体として作用する層８と基板のオーム抵抗の
ために、容量を介して損失が生じてしまう。これらのオ
ーム容量とオーム抵抗は、導電性平面７のポイントそれ
ぞれにおいて異なって分布する。
【００１４】これら全ての損失により図３の構造におけ
る作用は不都合となり、インダクタンスのＱは低くな
る。
【００１５】上述の欧州特許出願の提案する解決策が成
果を出すためには、インダクタンス１を形成する導電性
トラックの下に、導電性平面のストリップの大部分を配
置する必要がある。
【００１６】上述の特許出願は導電性平面の別の切り分
け方法を提供している（この特許出願の図７、９、１２
を参照）。前記出願の提供する全ての例では、インダク
タンスはほとんど導電性ストリップの上に配置される。
しかしながら、導電性平面部が残ってしまい、誘導され
た高い起電力によって上述のような好ましくない影響が
生じてしまう。
【００１７】
【発明が解決しようとする課題】本発明の目的は、既知
のインダクタンス構造における問題点を克服できる新規
な集積回路インダクタンス構造を提供することである。
【００１８】更に詳細な本発明の目的は、漂遊容量が低
いという利点と、アースアクセスオーム抵抗が低いとい
う利点を組み合わせた解決策を提供することである。
【００１９】本発明の目的はまた、インダクタンス動作
に関連する損失を軽減または最小化できる解決策を提供
し、特に、起こり得る誘導された起電力を軽減または最
小化できる解決策を提供することである。
【００２０】
【課題を解決するための手段】これらの目的や他の目的
を達成するため、本発明は、シリコン基板と、導電性ト
ラックの少なくとも１つの平面巻き線と、該巻き線の下
のエッチングされていない抵抗層と、巻き線と前記抵抗
層の間の絶縁層と、最も近い巻き線部分に個別に平行で
あり、アース及び前記抵抗層に電気接続される不連続導
電性部分とを含む、集積回路インダクタンス構造を提供
する。
【００２１】本発明の実施形態によると、前記導電性部
分を巻き線の突起部の下にほとんど配列しない。
【００２２】本発明の実施形態によると、導電性部分を
それぞれ、最も近接した巻き線部分に可能な限り近く配
置する。
【００２３】本発明の実施形態によると、巻き線部分を
それぞれその長さに沿っていくつかの導電性部分に関連
づける。
【００２４】本発明の実施形態によると、前記導電性部
分をいくつかの導電性トラックにより接点に接続し、イ
ンダクタンスにより誘導される起電力の結果がほぼゼロ
になるように導電性トラックそれぞれを配列する。
【００２５】本発明の実施形態によると、導電性トラッ
クそれぞれは、インダクタンスのほぼ対称軸である。
【００２６】本発明の実施形態によると、前記導電性部
分を、インダクタンスを形成するトラックと同じ金属層
に形成する。
【００２７】本発明の実施形態によると、前記抵抗層は
１０１６から１０１９ａｔｏｍｓ／ｃｍ３の範囲のドー
ピングレベルを有し、好ましくは約１０１７ａｔｏｍｓ
／ｃｍ３である。
【００２８】
【発明の実施の形態】本発明の特徴は、インダクタンス
１の下における導電性平面の使用を排除することであ
る。より詳細には、本発明では抵抗層を使用してインダ
クタンスの漂遊容量における低いアーマチュアを形成す
る。このアーマチュアはアースに接続される。本発明に
よると、このアース接続は抵抗層と組み合わせられた導
電性トラックにより実施される。導電性トラックはイン
ダクタンス１の上に大部分配置されない、という特徴を
有する。
【００２９】図４は、本発明によるインダクタンス構造
の実施例を示す簡素な斜視図である。
【００３０】前述のようにインダクタンス１は、絶縁層
３の上に平面巻き線の形で付着される導電性トラックか
ら形成される。この本発明の構造は図１に示す従来ケー
スの構造と似ている。
【００３１】本発明の特徴は、絶縁層３の下に中くらい
にドープした半導体層１１を備えることである。半導体
層１１は一般的に、その下に位置するシリコン基板２よ
りも重くドープされる。本発明では、集積回路構造にお
いて基板よりも重くドープされた層を利用している。こ
の層は一般的にエピタキシャル層であり、そこでは重く
ドープされた領域が形成される。この重くドープされた
領域は、ＭＯＳトランジスタのソース及びドレイン、バ
イポーラトランジスタのエミッタ、ＮＰＮトランジスタ
コレクタウェル（シンカー）を形成するのに使用され
る。
【００３２】半導体層１１とインダクタの間の絶縁体の
厚さは最大である。従って媒介物、金属又はポリシリコ
ン層、又は厚い酸化物エッチング（ＬＯＣＯＳ）を必要
とする極めて重くドープされた拡散された層、等が使用
される場合よりも、インダクタンスの漂遊容量は小さく
なる。
【００３３】図５は本発明によるインダクタンス構造を
示す部分断面図であり、図６はそのインダクタンス構造
の等価図である。この等価図は、容量素子や抵抗素子を
記号表記している図４及び図５より推論することができ
る。
【００３４】従来技術において、絶縁層３はインダクタ
ンス１のうず巻き部分１３の下に容量素子Ｃを導入す
る。これらの容量素子は、うず巻き部分をそれぞれ半導
体層１１に接続する。半導体層１１は導電性部分１２に
よってアースに不連続的に接続する。導電性部分１２を
うず巻き部の上にしないことによって、インダクタンス
１の部分に平行に配列する。従って、半導体層１１は、
うず巻き部分１３とアース素子１２それぞれの間に横抵
抗Ｒを導入する。図６に説明するように、異なる横抵抗
は並列に組み合わせられる。従ってドーピングによる半
導体層１１の抵抗はかなり低く、横抵抗が基板の縦抵抗
と並列に組み合わせられることは問題にはならない。し
かしながら、半導体層１１は連続的であるので、うず電
流の発生を避けるためには、抵抗Ｒはかなり高くなけれ
ばならないという妥協が必要である。
【００３５】本発明によると、半導体層１１は次のよう
なドーピングレベルを有するように選択される。即ち、
ＢｉＣＭＯＳ技術において基板ドーピングに相当する１
０１ ５ａｔｏｍｓ／ｃｍ３よりも大きいドーピングレベ
ルと、ＮＰＮコレクタウェルや、ＭＯＳトランジスタの
ソース及びドレインや、ＮＰＮトランジスタのエミッタ
のドーピングに相当する１０２０ａｔｏｍｓ／ｃｍ３よ
りも小さいドーピングレベルである。好ましくは、半導
体層１１は１０１６から１０１９ａｔｏｍｓ／ｃｍ３の
範囲内のドーピングレベルを有し、より好ましくは約１
０１７ａｔｏｍｓ／ｃｍ３のドーピングレベルを有す
る。本発明で使用するよう備えられるエピタキシャル
層、またはＮまたはＰウェルは一般的に、厚い酸化物エ
ッチングをせず、約１０１６から１０１７ａｔｏｍｓ／
ｃｍ３のドーピングレベルを有する。エピタキシャル
層、またはＮまたはＰウェルにおいて基礎ＭＯＳトラン
ジスタが形成される。
【００３６】本発明のもう１つ別の特徴は、横抵抗をア
ースに接続する機能を持つ導電性部分１２を、インダク
タンス１に対しほとんど垂直にして、外側に配列するこ
とにより、漂遊容量の増加を避けることである。しかし
ながら、導電性部分１２をインダクタンス部分の下に備
えることも可能である。
【００３７】図４に示すように、これらの導電性部分１
２は好ましくは、インダクタンス１を構成するうず巻き
部分１３に関して幅が狭くなっている。
【００３８】本発明の利点は、インダクタンスを備える
集積回路構造において、エピタキシャル層を利用する点
である。
【００３９】本発明の別の利点は、インダクタンス１の
うず巻きの上で導電性層の切り分けを避けることができ
る点である。従って、本発明によると、集積回路多層体
の与えられた厚さに対し、絶縁体３の厚さを比較的高く
保つことが可能になる。
【００４０】図７は本発明による実施形態を上から見た
簡素な図であり、インダクタンス１のうず巻き部分１３
に平行に備えられる不連続導電性部分１２の、好ましい
接地様態を詳細に説明する図である。
【００４１】本実施形態において、導電性部分１２の長
さは、考察中の直線うず巻き部分１３の両側には伸びな
い。導電性部分１２は、直線うず巻き部分１３の１つに
つき３箇所ずつ選択して分布する。アースとの接続のた
めの接触ポイントＭを、インダクタンス１の中心に相当
するポイントＯに導電性トラックＭＯによって接続する
ことにより、導電性トラックＭＯが交差する導電性部分
１２とポイントＭを接続する。別の多様な導電性トラッ
クもポイントＯを交差し、少数の導電性部分１２を接続
する。従ってトラックＭＯとトラックＯＮの伸張を３つ
の要素１２に接続する。トラックＭＯＮに垂直なトラッ
クＲＯＳは別の部分に接続する。同様に、図７において
対角線で表されるトラックＶＯＷ及びトラックＴＯＵを
残りの導電性部分に接続することによりインダクタンス
１の頂点を囲む。
【００４２】好ましくは、これらの導電性トラックの幅
は最小であり、そのトラックが有することのできる最大
許容抵抗に耐えることができる。
【００４３】アースと相互接続するトラックと、うず巻
き部分を囲む導電性部分は直線線分に限定せず、導電性
部分１２に効率よく接続するように配列することができ
る。
【００４４】更に、接続点Ｏは全ての相互接続トラック
に共通であり、相互接続トラックはトラックＯＭにより
アース接触ポイントＭに全て電気接続される。実際、ト
ラックＯＭはその他のトラックよりも幅が広く、必要で
あれば残留電流をうず巻きの外側へ効率よく排出する。
【００４５】導電性部分１２を接続する導電性トラック
は、導電性トラックに誘導される起電力の結果がほぼゼ
ロになるように配列が選択される。導電性部分１２のサ
イズが小さいという事実によって、うず電流の問題点を
実際に解決することができる。あとは誘導された起電力
による残された問題のみ考察すればよい。
【００４６】一般的に、可変電流ｉの流れる第二の導体
によって、第一の導体に誘導される起電力の値は、ｅ＝
−Ｍ．ｄｉ／ｄｔで表される。Ｍは２つの導体間の相互
インダクタンス係数を表し、ｄｉ／ｄｔは第二導体を流
れる電流ｉの時間に沿った変化を表す。
【００４７】２つの平行直線導体について、相互インダ
クタンス係数は導体の長さとその２つを離す距離との関
数であり、導体の長さが増加し、その２つの間の距離が
小さくなると、Ｍの値はますます高くなる。もし導体が
平行ではなく、いくらか角度を成す場合、相互インダク
タンス係数はその２つの導体によって形成される角度の
コサインに比例する。最後に、２つの導体が垂直の場合
（角度９０°）、相互インダクタンス係数はゼロであ
る。
【００４８】従って、導電性トラックに誘導される起電
力を軽減し、インダクタンス１によって被られる損失を
軽減するために、３つの型の特徴を可能な限り実行す
る。
【００４９】第一の特徴によると、導電性相互接続トラ
ック（ＭＯＮ，ＲＯＳ）はうず巻き部分１３に垂直に交
差し、その結果、相互インダクタンスをゼロにし、更に
誘導された起電力もゼロにすることができる。
【００５０】第二の特徴によると、相互接続うず巻きは
それぞれ、少なくとも２つのうず巻き部分１３に平行で
あり、その間隔は均等である。このことは、これらのト
ラックを直線うず巻き部分１３それぞれの中心と角に配
置することに等しい。インダクタンスのうず巻きそれぞ
れは、同じ絶対値の電流及び逆方向の電流を誘導する部
分を含んでいるので、導電性トラックはうず巻き部１３
を備えた相互インダクタンスを表す。このうず巻き１３
は、一方はプラスの、もう一方はマイナスの２つの構成
要素から成る。うず巻き部分の数が両側で同じ場合、こ
の２つの構成要素は引き算し合い、完全に打ち消しあ
う。
【００５１】第三の特徴によると、インダクタンスの頂
点に使用される相互接続トラックを、うず巻き部分によ
って形成される角度の二等分線に沿って配列する。これ
らのうず巻き部分に、反対方向の電流を流し、即ち、そ
れぞれうず巻きが形成する角度の頂点方向へ、または反
対方向へ向かって流すと、これらのうず巻き部分より生
じる相互インダクタンス、及び考察中のトラックまたは
トラック部分はゼロになる。また同様に、考察中のトラ
ックまたはトラック部分に誘導された結果生じる起電力
もゼロになる。
【００５２】従って本発明の構造によると、基板より重
くドープされた平面のアースに様々な導電性トラックが
接続され、これらの導電性トラックに誘導される起電力
の結果はゼロまたはゼロに近くなる。実際、インダクタ
ンスが完全に対称な場合、上述の構造によって導電性ト
ラックＭＯＮ、ＲＯＳ、ＴＯＵ、ＶＯＷに誘導される起
電力は、完全に補償することができる。
【００５３】図７に説明するインダクタンスの構造はも
ちろん、本発明のほんの一例に過ぎず、同業者が容易に
考え得る様々な変更、修正、及び改良が可能である。特
に、図の例は正方形インダクタンスを示している。もち
ろん本発明は、基板より重くドープされた半導体層と、
この半導体層とアースを接続している不連続導電性部分
１２とを使用するよう配慮すれば、インダクタンスの形
状が何であれ適用可能である。これらの導電性部分はほ
とんど巻き線の上にしないように選択する。
【００５４】更に、インダクタンスうず巻きが、円形ま
たはらせん形状で中心を有する場合、導電性部分１２は
四角形状を保つことができる。しかしながら、これはう
ず巻きの中心に相当する中心を持つ半径によって限定さ
れる台形である。これらの要素は放射状に配列され、中
心への接続は放射状に配列された導電性トラックによっ
てなされ、損失が最小である完全対称構造を備える。
【００５５】更に、導電性部分１２は半導体層１１の上
に示されているが、半導体層１１のアース接続は導電性
部分の下に配置することによって実施できる。同様に、
導電性部分１２の相互接続トラックは適応的に任意の層
に形成され、この層選択は同業者の技術範囲内である。
【００５６】最後に、本発明は単一平面でのインダクタ
ンスに関して述べてきたが、前記インダクタンスは、直
列または並列に接続された複数の導電層において形成す
ることも可能である。
【００５７】このような変更、修正および改良は、本開
示の一部を構成するものであり、本発明の趣旨および範
囲に包含されるものである。したがって以上の説明は単
に例示を目的としたものであって、本発明を限定しよう
とするものではない。本発明は、特許請求の範囲および
その等価物の定義によってのみ限定される。
【図面の簡単な説明】
【図１】従来技術による導電性基板上に付着されたイン
ダクタンスを示す図である。
【図２】図１におけるインダクタンスの等価回路を示す
図である。
【図３】従来技術による半導体基板上に付着された別の
インダクタンス構造を示す図である。
【図４】本発明の実施形態によるインダクタンス構造を
示す簡素な斜視図である。
【図５】図４におけるインダクタンスの部分断面図であ
る。
【図６】図４におけるインダクタンス構造の等価回路を
示す図である。
【図７】本発明の実施形態によるインダクタンス構造を
上から見た図である。
【符号の説明】
１ インダクタンス ２ 半導体基板 ３ 絶縁体 ５、６ 端子 ７ 導電性平面 ８ 絶縁層 ９ 縦ストリップ １０ 横ストリップ １１ 半導体層 １２ 導電性部分 １３ うず巻き部分 Ｌ 完全なインダクタンス Ｒｓ、Ｒ 抵抗 Ｃ キャパシタンス Ｍ 接触ポイント ＭＯＮ、ＲＯＳ、ＴＯＵ、ＶＯＷ 導電性トラック Ｏ 中心ポイント
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Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 集積回路インダクタンス構造において、 シリコン基板（２）と、 導電性トラック（１）の少なくとも１つの平面巻き線
    と、 該巻き線の下のエッチングされていない抵抗層（１１）
    と、 巻き線と前記抵抗層の間の絶縁層（３）と、 最も近い巻き線部分に個別に平行であり、アース及び前
    記抵抗層に電気接続される不連続導電性部分（１２）、 とを含む、集積回路インダクタンス構造。
  2. 【請求項２】 前記導電性部分（１２）を巻き線（１）
    の突起部の下にほとんど配列しないことを特徴とする、
    請求項１に記載の集積回路インダクタンス構造。
  3. 【請求項３】 導電性部分をそれぞれ、最も近接した巻
    き線（１）の部分（１３）に可能な限り近く配置するこ
    とを特徴とする、請求項１に記載の集積回路インダクタ
    ンス構造。
  4. 【請求項４】 巻き線の部分（１３）をそれぞれその長
    さに沿っていくつかの導電性部分（１２）に関連づける
    ことを特徴とする、請求項１に記載の集積回路インダク
    タンス構造。
  5. 【請求項５】 前記導電性部分（１２）をいくつかの導
    電性トラックにより接点（Ｍ）に接続し、インダクタン
    スにより誘導される起電力の結果がほぼゼロになるよう
    に導電性トラックそれぞれを配列することを特徴とす
    る、請求項１に記載の集積回路インダクタンス構造。
  6. 【請求項６】 導電性トラックそれぞれは、インダクタ
    ンス（１）のほぼ対称軸であることを特徴とする、請求
    項５に記載の集積回路インダクタンス構造。
  7. 【請求項７】 前記導電性部分（１２）を、インダクタ
    ンスを形成するトラック（１）と同じ金属層に形成する
    ことを特徴とする、請求項１に記載の集積回路インダク
    タンス構造。
  8. 【請求項８】 前記抵抗層（１１）は１０１６から１０
    １９ａｔｏｍｓ／ｃｍ３の範囲のドーピングレベルを有
    し、好ましくは約１０１７ａｔｏｍｓ／ｃｍ ３であるこ
    とを特徴とする、請求項１から７のいずれかに記載の集
    積回路インダクタンス構造。
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