JP2000049295A - 集積回路におけるキャパシタの形成方法 - Google Patents

集積回路におけるキャパシタの形成方法

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グリ イヴォン
Germaine Troillard
トルワラール ジェルメーヌ
Jocelyne Mourier
ムーリエ ジョスリーヌ
Jos Guelen
ゲラン ジョ
Genevieve Lunardi
リュナルディ ジュヌヴィエーヴ
Henri Banvillet
バンヴィレ アンリ
Jean-Claude Oberlin
オベルラン ジャン−クロード
Catherine Maddalon
マダロン カトリーヌ
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Abstract

(57)【要約】 【課題】 絶縁破壊を起こす危険の少ないキャパシタを
製造するにおいて、既存のＣＭＯＳ部品製造工程と互換
性を有する方法を提供する。 【解決手段】 第１の金属層をデポジットし、キャパシ
タプレートに対応する領域（１２）及び接点領域（１
３）を第１の金属層に残存させるようエッチングし、メ
タライゼーション層の間に絶縁層（１５）をデポジット
し、キャパシタプレート（１２）の上部に第１の開口を
形成し、薄い絶縁層（１７）をデポジットし、接点領域
の上部に第２の開口（２０）を形成し、その開口を完全
に充填する第２の金属層（２４）をデポジットし、第２
の金属層の外側領域を抑制する物理化学エッチングをな
し、第３の金属層をデポジットし、キャパシタ領域及び
接点領域の上部のこの第３の金属層の位置（３１、３
２）に残存させる工程を有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、集積回路の製造方
法の分野に関しており、特に（約１ギガヘルツの）高周
波数で動作するに適したキャパシタの製造方法であり、
即ち、基板要素として小さいアクセス抵抗(access resi
stance)及び小さい浮遊容量を有する。
【０００２】
【従来の技術】集積回路は、幾つかの層と、一般にシリ
コンである半導体基板内に形成された異なるドーピング
層の領域とを含む。通常、特にＭＯＳ型技術において、
１つ以上のポリシリコン層は、ＭＯＳトランジスタ又は
メモリポイントのゲートを形成するように提供される。
いくつかのメタライゼーション層は、相互接続を保証す
るように提供される。
【０００３】ドープされたポリシリコン又は金属である
導電層の各構成は、所望されるその位置で、その隣の導
電層が基礎をなす層から絶縁されるように、少なくとも
１つの絶縁層のデポジションが続けられる。
【０００４】従って、絶縁層によって区分された２つの
連続するデポジットされた導電層が存在するごとに、キ
ャパシタを形成することが可能となる。
【０００５】高周波数で動作することを可能とするキャ
パシタを形成するために、半導体素子の要素として小さ
いアクセス抵抗と小さい浮遊容量とについて、半導体領
域を形成する１つのプレートを有するキャパシタの使用
と、ポリシリコンからなる１つのプレートを有するキャ
パシタの使用とが、避けられなければならない。実際
に、両方の場合は、半導体基板の要素として比較的高い
アクセス抵抗と比較的強い容量性結合とを提供する。基
板からより離れたメタライゼーション間のキャパシタ
と、それに対するアクセス抵抗とは、小さく、従って用
いられなければならない。それは、メタライゼーション
が通常ドープされた単結晶シリコン又はポリシリコンよ
りもより導電するためである。
【０００６】
【発明が解決しようとする課題】しかし、実際にメタラ
イゼーション間の全ての公知のキャパシタは、種々の欠
点を有する。しばしば、第２の金属がエッチされると同
時に、薄い絶縁層がデポジットされる。結果として、金
属のエッチングの上部において、薄い絶縁体がダメージ
を受け、それをぜい化(embrittling)し、絶縁破壊を生
ずるリスクを有する。多くの解決策として、従来の既存
の方法に加えて、いくつかのマスキング及びエッチング
工程が提供されなければならない。また、キャパシタ側
面の層で信頼性の問題もある。更に、金属の１つのとし
てアルミニウムが用いられる場合に、隣接する層にアル
ミニウムのポイントパンチスルーのために問題が生じ
る。
【０００７】従って、本発明の目的は、１つ以上の前述
した問題を避けるメタライゼーション層の間のキャパシ
タを製造する方法を提供する。
【０００８】本発明のより詳細な目的は、従来のＣＭＯ
Ｓ部品製造工程と互換性を有する、このような方法を提
供することである。
【０００９】本発明の他の目的は、実際に通常のＣＭＯ
Ｓ型部品製造方法の工程に、更なる工程を加えることの
なく、このような方法を提供することである。
【００１０】
【課題を解決するための手段】これら及び他の目的を達
成するために、本発明は、第１の金属層をデポジット
し、第１のキャパシタプレートに対応する少なくとも１
つの領域と、上側接点部が構成されるようになされた接
続部に対応する少なくとも１つの接点領域とを、第１の
金属層に残存させるようにエッチングする工程と、メタ
ライゼーション層の間の絶縁層をデポジットする工程
と、第１のキャパシタプレートの上部に第１の開口を形
成する工程と、薄い絶縁層をデポジットする工程と、接
点領域の上部に第２の開口を形成する工程と、第２の開
口を完全に充填する第２の金属層をデポジットする工程
と、開口を充填する第２の金属層の外側領域を抑制する
物理化学エッチングをなす工程と、第３の金属層をデポ
ジットし、キャパシタ領域及び接点領域の上部のこの第
３の金属層の位置に残存させる工程とを含むキャパシタ
の製造方法を提供する。
【００１１】本発明の一実施形態によれば、第１及び第
２の金属層は、タングステンである。
【００１２】本発明の一実施形態によれば、第１の開口
が傾斜側面を有するように作られると同時に、第２の開
口が急傾斜側面を有するように作られる。
【００１３】
【発明の実施の形態】本発明の前述した目的、特徴及び
効果は、本発明による部品の連続製造工程を説明する図
１から図４における特別の実施形態の限定しない説明
を、以下に詳細に説明する。
【００１４】ＳＴマイクロエレクトロニクスによって用
いられ、名称ＨＣＭＯＳ６で示されるＣＭＯＳ部品製造
技術の工程の中で、本発明による製造方法の実施形態の
一例が以下で説明されている。この工程は、１つのポリ
シリコン層及び５つのメタライゼーション層を提供して
おり、その中で第１のメタライゼーション層がタングス
テン層であり、その隣のメタライゼーション層がアルミ
ニウム層である。メタライゼーション層の間で接点する
位置に構成されるように設計され、ヴィアホールはダグ
(dug)であり、タングステンで充填される。従来より、
ＷＦ６による化学蒸着工程のタングステンデポジション
は、チタニウム層（４０ｎｍ）及びチタニウム窒化核形
成層（１００ｎｍ）のデポジションより先に行われる。
【００１５】図１に表されたように、製造における半導
体ウェーハについて、その上位表面は絶縁層１０で覆わ
れている。該絶縁層１０は、例えば最終のポリシリコン
層の後でデポジットされた第１の絶縁層のような、１つ
以上の導電層が形成された後でデポジットされた絶縁
層、又は上位層の絶縁層である。
【００１６】例えばキャパシタの第１のプレートを形成
する伸長領域１２と、接点部がヴィアホールを用いて構
成されるようになされた狭い領域１３とをその位置に残
存させるように、この絶縁層の上部を、選択された位置
にエッチされたメタライゼーション層で形成する。領域
１２及び１３を含むメタライゼーション層は、エッチン
グの後で、比較的薄い層（数百ナノメータ）であり且つ
比較的小さい誘電定数を有するメタライゼーション層の
間の絶縁体として用いる絶縁層１５で覆われる。
【００１７】本発明によれば、層１５は、キャパシタが
形成されるようになされた上部領域だけに最初にエッチ
される。そのとき、薄い絶縁層１７がデポジットされ、
これはキャパシタの誘電体に対応する。従って、これ
は、一定の厚みを維持すると同時にできる限り薄く、且
つキャパシタの絶縁破壊及び部品破壊を避けるために亀
裂を有さないようにしなければならない。好ましくは、
材料層１７は高誘電定数を有する。
【００１８】好ましくは、絶縁層１７のデポジションを
容易にし且つその信頼性を改善するために、電極プレー
ト１２の上部で絶縁層１５の開口は、傾斜壁を有するよ
うに形成される。これは、例えばＮＦ３の存在するプラ
ズマの下でＲＩＥによって得られる。幾つかの方法が、
この傾斜した態様の開口壁を改善するために用いられ
る。例えば、連続するマスクが用いられる。絶縁層１５
のこの傾斜側面のエッチングを行うための公知の方法
が、用いられる。
【００１９】図２に描かれた工程において、図１に描か
れた構造から開始して、狭い開口２０は、上位層のメタ
ライゼーションへの接点部が構成されるべくなされた領
域１３の上部でエッチされる。この開口は、占有表面を
削減又は最小にするための急傾斜側面の開口とならなけ
ればならない。これは、例えばＣＨＦ３又はＳＦ６の存
在するプラズマの下でＲＩＥによって得られることがで
きる。
【００２０】図３に説明された工程において、接合層２
２がＴｉ及びＴｉＮの連続的なデポジションによって従
来通りにデポジットされる。その後で、開口２０を完全
に充填するためにタングステン層２４の十分な厚さがデ
ポジットされる。図３に関連してなされた工程が、ＨＣ
ＭＯＳ６のような従来の技術の製造工程内でヴィアホー
ルを充填する従来の工程であることに注目すべきであ
る。これらヴィアホールの充填段階は、キャパシタ領域
の上部のタングステン領域を、同時に形成するために用
いられる。
【００２１】そのとき、表されていない化学機械研磨工
程は、絶縁層１５及び１７の上部にあるタングステン層
２４の部分を除去するために行われる。除去されたタン
グステン層部分の下に配置された接合層２２の部分もま
た、除去される。最後に、その隣のメタライゼーション
層がデポジットされる。このメタライゼーション層は、
例えば薄いチタニウム層及びアルミニウム−銅層の連続
デポジションに起因する。この後で、領域３１及び３２
が規定される。領域３１は、層２４の残存領域と共に、
第１の電極１２の上部で第２のキャパシタの電極に対応
する。領域３２は、開口２０内に形成されたヴィアホー
ルとの接点部を確立する。従って、図４に説明された構
造が得られる。
【００２２】実際の大きさのオーダとして、例えば、２
つのメタライゼーション層の間のヴィアホールの開口２
０の幅は０．４μｍのオーダである。逆に、キャパシタ
に対応する開口の横方向寸法は、より大きく、例えば４
００μｍから８００μｍのオーダである。寸法は記載さ
れていないが、キャパシタ領域がヴィアホールに対した
表されたよりもより広い伸長を有することに注目すべき
である。
【００２３】本発明の製造工程の方法は、多くの効果を
有する。
【００２４】第１の効果によれば、キャパシタがその中
に提供されないＣＭＯＳ部品製造工程の従来の方法に対
して、いくつかの追加工程を含む。単なる追加工程は、
キャパシタ領域と絶縁層１７のデポジションとの上部の
開口層１５である。他のマスキング及びデポジション工
程の全てが、従来から用いられている。更に、酸化層１
７の存在は、図３及び図４の工程の間でなされた化学機
械エッチの端部をマスクするという更なる効果を有す
る。従って、その方法がキャパシタを作ることを可能と
するだけでなく、従来の方法のヴィアホール形態を更に
改善することもできる。
【００２５】本発明の第２の効果は、キャパシタの誘電
体を形成しようとする薄い絶縁層がその中にデポジット
されたキャパシタ開口部の側面が、傾斜され、それによ
ってこの層の下側角度が不具合点を表すことにならない
ということである。
【００２６】本発明の他の効果は、ＳＴマイクロエレク
トロニクスによって用いられた系列ＨＣＭＯＳ６の場合
に現れる。それは、領域１２を形成する第１のメタライ
ゼーション層はタングステン層であり、ヴィアホールは
タングステンで充填される。領域１２及び２４が両方と
もタングステンからなる場合、部品温度が変化した際
に、他方の側面上の層が種々の金属からなるならば生じ
ることになる絶縁層１７の他側面における種々の拡張応
力が存在しない。
【００２７】タングステンを使用する他の効果は、この
材料が７００℃までの高温度に耐えることができること
である。従って、絶縁層１７は、７００℃のオーダの温
度でデポジットされ得る。しかし、下位層がアルミニウ
ム層であったならば、４００℃のオーダの温度を越える
ことはできない。現在のところ、実際問題として、その
デポジションがより高い温度でなされた際に、薄い絶縁
層の品質が改善されることは公知である。
【００２８】従って、タングステンが比較的高い導電率
を有する材料であるならば、基板要素となる小さい浮遊
容量と小さいアクセス抵抗とで、信頼性のある部品が得
られる。
【００２９】もちろん、本発明は、材料の選択と、特定
の工程の実際の実現方法とに関して、当業者によれは容
易にできるであろう種々の変更、修正及び改善を行うこ
とができる。例えば、絶縁層１７は、シリコン酸化物、
シリコン窒化物若しくは他に選択された絶縁体、又は絶
縁体の組み合わせから作ることができる。
【００３０】このような変更、修正及び改善は、この開
示の部分でしようとするものであり、本発明の技術的思
想及び見地の中でしようとするものである。従って、前
述の説明は、あくまで例であって限定しようとするもの
ではない。本発明は、特許請求の範囲及びそれらの均等
物に規定されるものにのみ限定される。
【図面の簡単な説明】
【図１】本発明による第１の製造工程で作られた層の構
成図である。
【図２】本発明による第２の製造工程で作られた層の構
成図である。
【図３】本発明による第３の製造工程で作られた層の構
成図である。
【図４】本発明による最後の製造工程で作られた層の構
成図である。
【符号の説明】
１０ 絶縁層 １２ キャパシタプレートに対応する領域 １３ 接点領域 １５ 絶縁層 １７ 薄い絶縁層 ２０ 第２の開口 ２２ 接合層 ２４ 第２の金属層 ３１、３２ 第３の金属層
フロントページの続き (71)出願人 599033519 コニンクリッケ・フィリップス・エレクト ロニクス・エヌブイ ＫＯＮＩＮＫＬＩＪＫＥ ＰＨＩＬＩＰＳ ＥＬＥＣＴＲＯＮＩＣＳ Ｎ．Ｖ. オランダ、5621、ビーエー・アインドーヴ ェン、グロエネウッドセベーグ １ (72)発明者 イヴォン グリ フランス国， 38210 テュラン， レ オブドニエル （番地なし) (72)発明者 ジェルメーヌ トルワラール フランス国， 38660 ル トゥヴェ， レ テラース ドゥ ベルドンヌ （番地 なし) (72)発明者 ジョスリーヌ ムーリエ フランス国， 38120 サン エグレーブ, リュ デュ ドラック， 36ビス番地 (72)発明者 ジョ ゲラン フランス国， 38920 クロレ， リュ ヴィクトール ユゴー， 206番地 (72)発明者 ジュヌヴィエーヴ リュナルディ フランス国， 38240 メラン， シュマ ン ドゥ ラ シカーヌ， 29番地 (72)発明者 アンリ バンヴィレ フランス国， 38190 フロジェ， リュ ドゥ ラ マルセイエーズ， ７番地 (72)発明者 ジャン−クロード オベルラン フランス国， 38660 ル トゥヴェ， シュマン ドゥ ラ バイエート， レ カンパヌレ（番地なし) (72)発明者 カトリーヌ マダロン フランス国， 38120 サン エグレーブ, リュ リウトナン フィアンセ， 30番 地

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 第１の金属層をデポジットし、第１のキ
    ャパシタプレートに対応する少なくとも１つの領域（１
    ２）と、上側接点部が構成されるようになされた接続部
    に対応する少なくとも１つの接点領域（１３）とを、前
    記第１の金属層に残存させるようにエッチングする工程
    と、 メタライゼーション層の間に絶縁層（１５）をデポジッ
    トする工程と、 前記第１のキャパシタプレート（１２）の上部に第１の
    開口を形成する工程と、 薄い絶縁層（１７）をデポジットする工程と、 前記接点領域の上部に第２の開口（２０）を形成する工
    程と、 前記第２の開口（２０）を完全に充填する第２の金属層
    （２４）をデポジットする工程と、 前記開口を充填する前記第２の金属層の外側領域を抑制
    する物理化学エッチングをなす工程と、 第３の金属層をデポジットし、前記キャパシタ領域及び
    前記接点領域の上部のこの第３の金属層の部分（３１、
    ３２）に残存させる工程とを有することを特徴とするキ
    ャパシタの製造方法。
  2. 【請求項２】 前記第１及び第２の金属層は、タングス
    テンであることを特徴とする請求項１に記載の方法。
  3. 【請求項３】 前記第１の開口が傾斜側面を有するよう
    に作られると同時に、前記第２の開口が急傾斜側面を有
    するように作られることを特徴とする請求項１に記載の
    方法。
  4. 【請求項４】 前記第３の金属層がＡｌ−Ｃｕから作ら
    れることを特徴とする請求項２に記載の方法。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6180976B1 (en) 1999-02-02 2001-01-30 Conexant Systems, Inc. Thin-film capacitors and methods for forming the same
DE10008573A1 (de) * 2000-02-24 2001-09-13 Infineon Technologies Ag Halbleiterbauelement und Herstellungsverfahren
FR2813145B1 (fr) 2000-08-18 2002-11-29 St Microelectronics Sa Procede de fabrication d'un condensateur au sein d'un circuit integre, et circuit integre correspondant
DE10202697A1 (de) * 2002-01-24 2003-08-14 Infineon Technologies Dresden Verfahren zum Herstellen eines Kondensators in einer Dielektrikumschicht
WO2007030786A2 (en) * 2005-09-08 2007-03-15 Wms Gaming Inc. Gaming machine having positional expanding symbols
TWI405262B (zh) * 2007-07-17 2013-08-11 Creator Technology Bv 電子元件及電子元件之製法
US8388438B2 (en) * 2008-11-12 2013-03-05 Wms Gaming Inc. Wagering game providing suggestion for game feature to be achieved in subsequent play
US8957500B2 (en) * 2012-10-10 2015-02-17 Nxp B.V. High-voltage integrated metal capacitor and fabrication method

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998000872A1 (en) * 1996-06-28 1998-01-08 Lsi Logic Corporation Integrated circuit device and method of making the same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3163761B2 (ja) * 1992-06-10 2001-05-08 ヤマハ株式会社 集積回路装置
US5563762A (en) 1994-11-28 1996-10-08 Northern Telecom Limited Capacitor for an integrated circuit and method of formation thereof, and a method of adding on-chip capacitors to an integrated circuit
WO1998005071A1 (en) * 1996-07-26 1998-02-05 Symetrix Corporation Method of fabricating an integrated circuit using self-patterned thin films
US6242315B1 (en) * 1998-11-04 2001-06-05 United Microelectronics Corp. Method of manufacturing mixed mode semiconductor device
US6100195A (en) * 1998-12-28 2000-08-08 Chartered Semiconductor Manu. Ltd. Passivation of copper interconnect surfaces with a passivating metal layer

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998000872A1 (en) * 1996-06-28 1998-01-08 Lsi Logic Corporation Integrated circuit device and method of making the same
JP2002508113A (ja) * 1996-06-28 2002-03-12 エルエスアイ ロジック コーポレーション 集積回路装置とその製造方法

Also Published As

Publication number Publication date
EP0975018A1 (fr) 2000-01-26
US6372570B1 (en) 2002-04-16
FR2781603B1 (fr) 2000-10-06
DE69940756D1 (de) 2009-06-04
EP0975018B1 (fr) 2009-04-22
FR2781603A1 (fr) 2000-01-28

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