JP4667821B2

JP4667821B2 - 半導体装置

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Publication number: JP4667821B2
Application number: JP2004298870A
Authority: JP
Inventors: 雅人住川
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2004-10-13
Filing date: 2004-10-13
Publication date: 2011-04-13
Anticipated expiration: 2024-10-13
Also published as: JP2006114616A

Description

本発明は、受動素子が形成された素子形成基板を用いた半導体装置に関する。

近年、携帯電話機、携帯情報機器などに代表される携帯型の電子機器およびそれを備える装置に対する小形化および軽量化の要求が高まっている。これに伴って、電子機器に搭載される半導体装置の小形化および高密度化が図られている。この目的を達成するために、能動素子が集積形成された複数個の半導体基板をその厚み方向に積み重ねた積層構造を有する積層型半導体装置が提案されている（たとえば、特許文献１参照）。

また、電子機器の高機能化の要求に対応して、大規模集積回路（Large Scale
Integrated circuit；略称ＬＳＩ）の動作周波数は高くなっている。たとえば、汎用プロセッサの動作周波数は２ＧＨｚを超えるようになっている。このため、能動素子が集積形成された半導体基板同士を電気的に接続し、所望の機能を奏する半導体装置として作動させるためには、デカップリング、インピーダンスマッチングなどが必要である。これは、前述の特許文献１などに記載の積層型半導体装置においても同様である。

デカップリング、インピーダンスマッチングなどは、能動素子で形成される集積回路に容量素子、抵抗素子などの受動素子を接続することによって行なわれる。たとえば、図１２に示すように、積層型半導体装置５１が実装される回路基板上５３に、積層型半導体装置５１とは別に受動部品５２が設けられ、この受動部品５２の中に設けられる受動素子が積層型半導体装置５１に電気的に接続される。

図１２は、積層型半導体装置５１を含む半導体基板積層モジュール５０の構成を模式的に示す側面図である。半導体基板積層モジュール５０は、回路基板５３上に設けられる積層型半導体装置５１と受動部品５２とを備える。積層型半導体装置５１は、図示しない能動素子が形成された４個の半導体基板５４を含む。各半導体基板５４には、半導体基板５４の一方の表面部と他方の表面部とを電気的に接続する図示しない貫通電極が形成されている。これらの半導体基板５４は、バンプ電極５５および貫通電極によって機械的および電気的に接続されている。

前述のように、受動部品５２は、積層型半導体装置５１を構成する各半導体基板５４とは別の回路基板５３上に搭載される。このように受動部品を積層型半導体装置に含まれる基板とは別の基板に搭載する場合には、既存で汎用の受動部品を用いてモジュール化できるという利点が存在するけれども、以下のような欠点がある。まず、完成した半導体基板積層モジュールの平面積がモジュール化する前の積層型半導体装置の平面積よりも大きくなるので、電子機器の実装形態の高密度化という目的にそぐわなくなる。また、半導体基板同士を積層して接続する工程と、受動部品を回路基板に実装する工程とは、通常別工程となるので、製造工程が長くなるという欠点もある。

さらに、この構成では、たとえば１層目の半導体基板５４すなわち回路基板５３から最も離れた半導体基板５４に設けられる回路に必要な受動素子であっても、２層目、３層目および４層目の半導体基板５４を経由して受動部品５２に設けられる受動素子との電気的接続を取る必要がある。このため、各半導体基板５４、特に下層の半導体基板５４すなわち回路基板５３に近い側の半導体基板５４において、配線本数の増加に伴う設計の複雑化、配線間隔（ピッチ）の狭小化による製造歩留の低下などの問題が生じる。また、配線長の増加に伴う寄生容量の付加も問題である。すなわち、回路を設計する際には、素子間を接続する配線長に応じて発生する余分な抵抗成分、容量成分、誘導成分などを考慮する必要があり、回路設計が複雑化するという問題が生じる。

別の先行技術としては、受動部品を別の基板の内部に設置すること、別の基板の内部に作込むことなどが提案されている。しかしながら、これらの技術においても図１２に示す半導体基板積層モジュール５０の場合と同様に、電気的経路の長大化に伴う前述の問題が存在する。

このような問題を解決するために、容量素子と能動素子とを半導体基板の同一面上に設けた半導体装置が提案されている（たとえば、特許文献２参照）。また、複数個の半導体基板を絶縁物層を介して積層し、この絶縁物層の側面部に層状の受動素子を作りこんだ半導体基板積層モジュールが提案されている（たとえば、特許文献３参照）。

容量素子は、導電体層、誘電体層および導電体層がこの順に積層されて成る。容量素子の静電容量（以下、単に容量とも称する）は、導電体層の誘電体層に接する部分の面積および誘電体層の比誘電率に比例し、誘電体層の厚みに反比例する。このため、容量素子の静電容量を大きくするためには、導電体層の誘電体層に接する部分の面積および誘電体層の比誘電率を大きくし、誘電体層の厚みを薄くすることが必要である。

前述の特許文献２に開示の技術では、半導体基板の能動素子が形成された面上に容量素子を形成するので、容量素子を構成する導電体層および誘電体層は、半導体基板の厚み方向に積層される。このため、半導体基板上の一定の面積を容量素子が占有することになる。したがって、容量素子の容量を大きくするために導電体層の誘電体層に接する部分の面積を大きくするほど、容量素子の半導体基板表面への投影面積が大きくなり、半導体基板の平面積が増加するという問題が生じる。

同様の問題は、前述の特許文献３に開示の技術においても発生する。前述のように、特許文献３に開示の技術では、半導体基板同士の間に設けられる絶縁物層の側面部に層状の受動素子を形成するので、容量素子の容量を増加させるために導電体層の誘電体層との接触面積を増加させると、容量素子の絶縁物層の側面部への投影面積が増加する。このため、絶縁物層の厚みを増加させる必要があり、それによって半導体基板積層モジュールの厚みが増加し、小形化の要請に反することになる。

半導体基板表面または絶縁物層に対する占有面積を増加させることなく、かつ誘電体層を構成する材料を変更することなく、容量素子を大容量化するためには、誘電体層を薄くする必要がある。しかしながら、誘電体層を薄くすると、絶縁耐圧が低下するおそれがある。絶縁耐圧の低下を防ぐためには、薄くても良質の誘電体層を形成する必要がある。このような誘電体層を形成するためには、高精度の成膜が必要であり、製造原価が上昇するという問題が生じる。

また、特許文献２に開示の技術では、前述のように容量素子を構成する各層は半導体基板の厚み方向に積層されるので、誘電体層を挟持する２つの導電体層から電極を引出すために多層配線が必要となる。このような多層配線を設けるためには、能動素子を形成する際に容量素子などの受動素子を同時に作り込む必要がある。このため、半導体基板上に設ける回路を設計する際には、能動素子だけでなく、受動素子の素子定数も考慮して設計しなければならない。したがって、半導体基板上の回路を設計した後の回路定数などの設計変更が困難になるという問題が生じる。

また、特許文献３に開示の技術では、半導体基板を積層した後に受動素子を形成する工程が必要であるので、製造工程が長くなり、また製造工程が煩雑化するという問題もある。

特開平１０−２２３８３３号公報（第５頁，第１図）特開平９−３６３１４号公報（第３頁，第１図）特開昭６１−２８８４５７号公報（第４頁右上欄−左下欄，第１図）

本発明の目的は、受動素子の基板表面への投影面積の縮小化と受動素子の高機能化たとえば容量素子の大容量化とが両立された素子形成基板を用いた半導体装置を提供することである。

本発明は、素子形成基板と能動素子が形成される基板とが積層されて成る積層構造を含み、
前記素子形成基板は、
一方の表面部側から厚み方向に延びるように凹部が形成された基板と、
前記凹部の内方に設けられ、少なくとも２種類の充填材層が基板の厚み方向に垂直な方向に積層されて成る受動素子とを備え、
前記２種類の充填材層は、一方が導電体層であり、他方が誘電体層であり、
前記受動素子は、充填材層を構成する導電体層、誘電体層および導電体層がこの順に積層されて成る容量素子であることを特徴とする半導体装置である。

また本発明は、素子形成基板と能動素子が形成される基板とが積層されて成る積層構造を含み、
前記素子形成基板は、
一方の表面部側から厚み方向に延びるように凹部が形成された基板と、
前記凹部の内方に設けられ、少なくとも２種類の充填材層が基板の厚み方向に垂直な方向に積層されて成る受動素子とを備え、
前記２種類の充填材層は、一方が導電体層であり、他方が抵抗体層であり、
前記受動素子は、充填材層を構成する導電体層、抵抗体層および導電体層がこの順に積層されて成る抵抗素子であることを特徴とする半導体装置である。
また本発明は、前記素子形成基板が、能動素子をさらに備えることを特徴とする。

また本発明は、前記凹部の深さＤ１は、基板の厚みＤ２よりも小さい（Ｄ１＜Ｄ２）ことを特徴とする。

また本発明は、前記凹部の深さＤ１は、基板の厚みＤ２の０．８倍以下である（Ｄ１≦０．８Ｄ２）ことを特徴とする。

また本発明は、前記素子形成基板および能動素子が形成される基板は、同一の材料から成ることを特徴とする。

本発明によれば、半導体装置は、素子形成基板と能動素子が形成される基板とが積層されて成る積層構造を含む。そして、素子形成基板は、基板の一方の表面部側から基板の厚み方向に延びるように形成される凹部の内方に受動素子を備え、受動素子を構成する少なくとも２種類の充填材層は、基板の厚み方向に略垂直な方向に積層される。このことによって、充填材層を基板の厚み方向に積層して同程度の素子定数を有する受動素子を設ける場合に比べ、基板の厚み方向を有効に活用することができ、基板の一方の表面部への受動素子の投影面積を小さくすることができる。また、凹部の形状および深さを変更することによって、基板の一方の表面部への投影面積を増加させることなく、種々の素子定数を有する容量素子を容易に実現することができる。したがって、基板の一方の表面部への受動素子の投影面積の縮小化と受動素子の高機能化とが両立された素子形成基板を得ることができる。なお、本発明において「略垂直」とは「垂直」を含む。

また、本発明の半導体装置における素子形成基板では、受動素子を能動素子などの他の素子または回路に接続する際には、凹部の両壁面部に形成される充填材層を配線すればよいので、充填材層を基板の厚み方向に積層して形成される受動素子を接続する際に必要であった多層配線は不要である。したがって、種々の素子定数を有する複数の受動素子を自由に配置することができるので、受動素子が集積形成された素子形成基板を容易に実現することができる。また、たとえば基板の一方の表面部に受動素子とともに能動素子を設ける場合であっても、受動素子の素子定数を考慮せずに能動素子を含む回路を設計することができるので、回路設計後の回路定数などの設計変更を容易に行なうことができる。また、製造工程を簡略化することができる。
また、半導体装置では、受動素子を集積形成することが容易な素子形成基板を用いることによって、半導体装置の小形化および高機能化、ひいては本発明の半導体装置を用いた半導体基板積層モジュールの小形化および高機能化を実現することができる。また、本発明の半導体装置に備わる素子形成基板には、受動素子が設けられているので、本発明の半導体装置は、素子形成基板と別の基板に受動部品を設けることなく、モジュール化することができ、またそれ自体でモジュールとして使用することもできる。したがって、本発明の半導体装置を用いることによって、半導体基板積層モジュールの製造工程を短縮することができる。また、モジュール化する際に受動部品を実装する領域を半導体装置とは別に確保する必要がないので、半導体基板積層モジュールの小形化を達成することができる。
また、本発明の半導体装置は、素子形成基板と能動素子が形成される基板とが積層されて成る。このことによって、能動素子が形成された基板同士を積層して電気的に接続する場合と同様に、素子形成基板と能動素子が形成される基板とを積層してバンプ電極などで電気的接続を形成するだけで、受動素子と能動素子との電気的な接続を行なうことができる。

また、素子形成基板に設けられる受動素子の少なくとも１つは容量素子である。容量素子は、基板の凹部に埋め込まれるように設けられる充填材層を構成する導電体層、誘電体層および導電体層がこの順に基板の厚み方向に略垂直な方向に積層されて成る。したがって、たとえば、基板の一方の表面部への投影面積を増加させることなく、導電体層の誘電体層との接触面積を大きくし、容量素子の静電容量（以下、単に容量とも称する）を大きくすることができる。また、欠陥がなく、充分な絶縁耐圧を有する誘電体層を印刷法などの簡便な方法で形成することができるので、製造原価を上昇させることなく、誘電体層の厚みを小さくし、容量素子の基板の一方の表面部への投影面積を小さくすることができる。

また本発明によれば、半導体装置は、素子形成基板と能動素子が形成される基板とが積層されて成る積層構造を含む。そして、素子形成基板は、基板の一方の表面部側から基板の厚み方向に延びるように形成される凹部の内方に受動素子を備え、受動素子を構成する少なくとも２種類の充填材層は、基板の厚み方向に略垂直な方向に積層される。そして、素子形成基板に設けられる受動素子の少なくとも１つは、抵抗素子であり、抵抗素子を構成する抵抗体層は、基板の厚み方向に延びるように形成される凹部に埋め込まれるように設けられる。したがって、印刷法などの簡便な方法を用いて抵抗素子を形成することができる。また、凹部の形状および深さを変更することによって、種々の抵抗値を有する抵抗素子を容易に実現することができる。

また本発明によれば、素子形成基板は、受動素子と能動素子とを備える。このことによって、素子形成基板を積層してモジュール化する際に、素子形成基板とは別の基板たとえば回路基板に受動部品を設ける必要がなくなるので、モジュールを小形化することができる。また、能動素子と受動素子とを電気的に接続する配線の本数を低減し、さらに配線間隔および配線長を小さくすることができるので、回路設計が容易になるとともに、製造歩留が向上される。

また本発明によれば、受動素子が設けられる凹部の深さＤ１は、基板の厚みＤ２よりも小さい（Ｄ１＜Ｄ２）ことが好ましく、基板の厚みＤ２の０．８倍以下である（Ｄ１≦０．８Ｄ２）ことがより好ましい。凹部の深さＤ１をこのように選択することによって、素子形成基板を積層して半導体装置を製造する際、製造された半導体装置またはそれを搭載した電子機器を使用する際などに、機械的衝撃、温度サイクル負荷などで素子形成基板が破壊されることを防ぐことができる。したがって、素子形成基板の信頼性を向上させることができる。ここで、温度サイクル負荷とは、電子機器自体のオン（ＯＮ）／オフ（ＯＦＦ）による発熱と温度低下との繰返し、電子機器周囲の外気温の上昇と下降との繰返しなどに伴い、半導体装置などの構造体において、熱膨張係数の異なる部材を接続している箇所、構造上剛性が最も弱い箇所などに、過大な応力または歪みが繰返し加わることである。

また本発明によれば、本発明の半導体装置は、同一の材料から成る受動素子が形成される素子形成基板と能動素子が形成される基板とが積層されて成る。このことによって、基板間の熱膨張係数などの機械定数の整合を取ることができるので、環境信頼性に優れる半導体装置を実現することができる。

図１は、素子形成基板１の構成を模式的に示す斜視図である。図２は、図１に示す素子形成基板１の構成を半導体基板１１の一方の表面部側から見て示す平面図である。なお、図１および図２では、後述する図８に示す表面絶縁膜２１および凹部絶縁膜２３は、図面が錯綜して理解が困難になるので記載を省略する。また、図２では、図１に示す素子形成基板１の受動素子形成部１３付近の構成を拡大して示す。本実施の形態では、受動素子として容量素子１４を備える素子形成基板１を例示する。素子形成基板１は、半導体基板１１、電極部１２および受動素子形成部１３を含んで構成される。素子形成基板１の厚みＤ２、すなわち半導体基板１１の厚みＤ２は、たとえば１２０μｍ程度である。なお、素子形成基板１は、本実施の形態とは異なるけれども、容量素子１４を複数個備えてもよく、また抵抗素子などの容量素子１４以外の受動素子、能動素子などを備えてもよい。

電極部１２は、本実施の形態では、半導体基板１１の両端部に設けられる。電極部１２には、図示しない貫通電極が設けられる。貫通電極は、半導体基板１１をその厚み方向に貫通するように設けられ、半導体基板１１の一方の表面部に設けられる図示しない回路、素子または配線と、他方の表面部に設けられる図示しない回路、素子または配線とを導通させる。貫通電極を設けることによって、素子形成基板１を後述する図１１に示すような半導体基板積層モジュール４を構成する基板として用いることができる。電極部１２には、図示しないけれども、矩形状などのパッド電極が設けられていてもよい。

受動素子形成部１３は、半導体基板１１の一方の表面部側で露出するように設けられる前述の容量素子１４を含む。容量素子１４は、半導体基板１１の一方の表面部側から半導体基板１１の厚み方向に延びるように形成される凹部１８の内方に設けられる。凹部１８の深さＤ１は、たとえば１０μｍ以上である。容量素子１４を構成する各層、すなわち第１導電体層１５、誘電体層１６および第２導電体層１７は、凹部１８の内方に半導体基板１１の一方の表面部側から半導体基板１１の厚み方向に延びるように形成され、この順に半導体基板１１の厚み方向に略垂直な方向に積層されている。すなわち、本実施の形態では、容量素子１４は、半導体基板１１に形成される凹部１８の内方に設けられ、さらに容量素子１４を構成する各層１５，１６，１７は、半導体基板１１の厚み方向に略垂直な方向に積層されている。このことによって、半導体基板１１の一方の表面部上に容量素子を構成する各層を半導体基板基板１１の厚み方向に積層して、本実施の形態による容量素子１４と同程度の素子定数を有する容量素子を設ける場合に比べ、半導体基板１１の厚み方向を有効に活用し、半導体基板１１の一方の表面部への容量素子１４の投影面積を小さくすることができる。

第１導電体層１５および第２導電体層１７は、受動素子形成部１３から図示しない能動素子などに延びるように設けられる配線パターン１９と一体的に形成されている。配線パターン１９は、半導体基板１１に設けられる容量素子１４などの受動素子同士の電気的接続、容量素子１４などの受動素子と電極部１２との電気的接続などを行なうものである。また、半導体基板１１に容量素子１４と共に能動素子を設ける場合には、配線パターン１９は、容量素子１４と能動素子とを電気的に接続するように形成される。

このように、本実施の形態では、凹部１８の壁面部に形成される第１導電体層１５および第２導電体層１７から直接配線を引出して配線パターン１９とすることができるので、容量素子１４を能動素子などの他の素子または回路などに接続するために多層配線を設ける必要はない。したがって、本実施の形態とは異なるけれども、容量素子１４などの受動素子を複数個設ける場合に、受動素子の配置の自由度を高めることができるので、受動素子を容易に集積形成することができる。また、容量素子１４などの受動素子とともに能動素子を設ける場合には、受動素子の素子定数を考慮せずに能動素子を含む回路を設計することができるので、回路設計後の回路定数などの設計変更を容易に行なうことができる。

容量素子１４の静電容量は、凹部１８の形状、凹部１８の深さＤ１、凹部１８の深さ方向に垂直な方向であって第１導電体層１５、誘電体層１６および第２導電体層１７の積層方向に垂直な方向における凹部１８の長さＬ１すなわち半導体基板１１の厚み方向に垂直な方向であって前記積層方向に垂直な方向における誘電体層１６の長さＬ１、第１導電体層１５と第２導電体層１７との間隔Ｗ１、誘電体層１６の比誘電率などを適宜選択することによって調整することができる。

たとえば、第１導電体層１５と第２導電体層１７との間隔Ｗ１が２μｍであり、誘電体層１６の前記長さＬ１が１００μｍであり、凹部１８の深さＤ１が１００μｍであり、誘電体層１６が比誘電率３のポリイミドで形成されている場合には、容量素子１４の静電容量は約０．１ｐＦとなる。また、同様の寸法であっても、チタン酸バリウムを主成分とする比誘電率１２００の誘電体で誘電体層１６を形成することによって、容量素子１４の静電容量を約５３ｐＦまで増大させることができる。また、誘電体層１６をチタン酸バリウム粉末、ガラス粉末などが混合された焼結体で形成する場合には、誘電体層１６の比誘電率が５００程度になるので、静電容量約２２ｐＦの容量素子１４を得ることができる。

また、誘電体層１６を同じ誘電体で形成する場合であっても、誘電体層１６の前記長さＬ１を大きくしたり、凹部１８の深さＤ１を大きくしたりすることによって、より大きな静電容量を有する容量素子１４を得ることができる。たとえば、凹部１８の深さＤ１を１０μｍ以上３００μｍ以下とし、凹部１８の前記長さＬ１である誘電体層１６の前記長さＬ１を１０μｍ以上５００μｍ以下にすることによって、一般的な誘電体材料および製造装置を用いた場合であっても、半導体基板１１の一方の表面部において１〜２ｍｍ^２程度に及ぶ極端に広い面積を占有することなく、デカップリングに必要な１〜１０ｐＦ以上の静電容量を有する容量素子１４を形成することができる。ここで、一般的な誘電体材料とは、５〜３００程度の比誘電率を有する誘電体のことである。また、一般的な製造装置とは、１〜数μｍのオーダーで誘電体層１６のパターニングを行なうことのできる露光−現像システムなどのことである。

すなわち、凹部１８の深さＤ１および凹部１８の前記長さＬ１である誘電体層１６の前記長さＬ１を前記範囲に選択することによって、半導体基板１１の一方の表面部において数ｍｍ^２に及ぶ極端に広い面積を占有することなく、また比誘電率がたとえば１０００を超えるような特別な誘電材料、およびたとえば１００〜数百ｎｍのオーダーで誘電体層１６のパターニングを行なうことのできる特別な製造装置などを用いることなく、デカップリングに必要な数ｐＦレベルの静電容量を有する容量素子１４を実現することができる。

また、凹部１８の前記長さＬ１を変化させずに凹部１８の深さＤ１のみを大きくすると、半導体基板１１の一方の表面部に対する投影面積を増加させることなく、第１導電体層１５と誘電体層１６との接触面積および第２導電体層１７と誘電体層１６との接触面積を大きくし、容量素子１４の静電容量を大きくすることができる。

ただし、凹部１８の深さＤ１は、半導体基板１１の厚みＤ２よりも小さい（Ｄ１＜Ｄ２）ことが好ましく、半導体基板１１の厚みＤ２の０．８倍以下である（Ｄ１≦０．８Ｄ２）ことがより好ましい。凹部１８の深さＤ１を前記範囲に選択することによって、素子形成基板１を積層して後述する半導体基板積層モジュール４を製造する際、製造された半導体基板積層モジュール４またはそれを搭載した電子機器を使用する際などに、機械的衝撃、温度サイクル負荷などで素子形成基板１が凹部１８の部分から破損することを防ぐことができる。したがって、素子形成基板１の信頼性を向上させることができる。

素子形成基板の製造方法は、図１に示す素子形成基板１のように、半導体基板１１の一方の表面部側から厚み方向に延びるように形成された凹部１８に、各層１５，１６，１７が半導体基板１１の厚み方向に略垂直な方向に積層されてなる容量素子１４などの受動素子を備える素子形成基板の製造に好適に用いられる。図３〜図８は、本実施の形態による素子形成基板１の製造における各工程の状態を模式的に示す図である。図３〜図８は、図１に示す素子形成基板１を切断面線Ｉ−Ｉから見て示す断面図に相当する。

図３は、表面絶縁膜２１を形成した状態を示す断面図である。まず、半導体基板１１の一方の表面部に表面絶縁膜２１を形成する。半導体基板１１としては、たとえば単結晶ケイ素基板などが用いられる。表面絶縁膜２１は、たとえば二酸化ケイ素、窒化ケイ素などで形成される。半導体基板１１の厚みＳ１は、たとえば６００μｍ程度であり、表面絶縁膜２１の厚みＳ２は、たとえば１〜２μｍ程度である。半導体基板１１には、予め能動素子が集積化されて形成されていてもよい。

図４は、第１凹所２２を形成した後、凹部絶縁膜２３を形成した状態を示す断面図である。図３に示す工程で形成された表面絶縁膜２１の表面にレジストを塗布してレジスト層を形成し、露光して現像することによって、図４に示す第１凹所２２を形成するべく予め定められる部分２箇所が開口されるようにレジスト層をパターニングする。このようにしてパターニングされたレジスト層が形成された状態で、表面絶縁膜２１と半導体基板１１とをエッチングする。これによって、表面絶縁膜２１の一方の表面部側から表面絶縁膜２１を貫通し、半導体基板１１の一方の表面部側から半導体基板１１の厚み方向に延びる第１凹所２２が２箇所に形成される。なお、半導体基板１１に予め能動素子およびそれを含む能動素子回路が形成されている場合には、能動素子回路が形成されている部分を除く部分の半導体基板１１がエッチングされるように、レジスト層のパターニングを行なう。

第１凹所２２の深さＤ１１は、前述の図１に示す凹部１８の深さＤ１に相当し、たとえば１００μｍ程度である。ここで、第１凹所２２の深さＤ１１とは、半導体基板１１の一方の表面部を含む仮想平面から、第１凹所２２に臨む半導体基板１１の表面部のうち前記仮想平面から最も離隔した部分までの距離のことである。

また、第１凹所２２の深さ方向に垂直な方向であって前述の図１に示す切断面線Ｉ−Ｉに平行な方向、すなわち図４の紙面に向かって左右に延びる水平方向における第１凹所２２の長さＷ２は、図１に示す第１導電体層１５または第２導電体層１６の前記積層方向における長さに相当し、たとえば３μｍ程度である。また、第１凹所２２の深さ方向に垂直な方向であって図１に示す切断面線Ｉ−Ｉに垂直な方向における第１凹所２２の長さＬ１１、すなわち図４の紙面に垂直な方向における第１凹所２２の長さＬ１１は、図２に示す凹部１８の前記長さＬ１に相当し、たとえば１００μｍ程度である。また、第１凹所２２同士の間隔Ｗ１１は、図２に示す第１導電体層１５と第２導電体層１７との間隔Ｗ１に相当し、たとえば２μｍ程度である。

表面絶縁膜２１および半導体基板１１のエッチング方法としては、ドライエッチング法およびウエットエッチング法のいずれを用いてもよいけれども、ドライエッチング法を用いることが好ましい。特に、半導体基板１１として単結晶ケイ素基板を用いる場合には、六フッ化硫黄（分子式：ＳＦ_６）ガスとオクタフルオロブタン（分子式：Ｃ_４Ｆ_８）ガスとを交互に用いたタイムモジュレーション法による深堀り技術を用いてエッチングを行なうことが好ましい。この深堀り技術を用いることによって、たとえば、前記深さＤ１１が１００μｍ程度と深い場合であっても、第１凹所２２を容易に形成することができる。

第１凹部２２は、容量素子１４などの受動素子１個につき、２箇所が一対として形成される。すなわち、本実施の形態では、前述の図１に示すように受動素子として容量素子１４を１個形成するので、図４に示すように第１凹所２２が２箇所に形成される。本実施の形態とは異なるけれども、複数個の受動素子を形成する場合には、第１凹所２２は、各受動素子に対して２箇所ずつ形成される。

次いで、図４に示すように、第１凹所２２の底面部および側面部、ならびに表面絶縁膜２２の表面部に凹部絶縁膜２３を形成する。凹部絶縁膜２３の厚みＳ３は、たとえば０．３〜１μｍ程度である。

凹部絶縁膜２３の形成方法としては、特に制限されず、種々の方法を用いることができる。たとえば、半導体基板１１としてケイ素基板を用いる場合には、凹部絶縁膜２３として、半導体基板１１の熱酸化法によって数百ｎｍ程度の膜厚の二酸化ケイ素膜を形成してもよい。熱酸化法を用いることによって、凹部絶縁膜２３として均一な膜を一様に形成することができる。ただし、熱酸化法では、最低でも８００℃程度の高温に半導体基板１１を加熱する必要があるので、既に能動素子が形成されている半導体基板１１に対して容量素子１４などの受動素子を形成する場合には熱酸化法を適用することができない。

このような場合には、オゾン（分子式：Ｏ_３）ガスおよびテトラエチルオルソシリケイト（略称：ＴＥＯＳ）ガスを用いた熱ＣＶＤ法を用いることが好ましい。この方法を用いることによって、３００℃程度の低温で、第１凹所２２の内壁面部に一様に数百ｎｍの厚みを有する二酸化ケイ素膜を形成することができる。

次いで、半導体基板１１に既に能動素子を含む能動素子回路が形成されている場合には、能動素子回路との接続のために、能動素子回路の、他の素子などと接続されるべく予め定められる部分を覆う部分が開口されるように、適宜、凹部絶縁膜２３のパターニングを行う。

図５は、導電体膜２４を形成した状態を示す断面図である。次いで、第１凹所２２が埋込まれるように、第１凹所２２の内方に形成された凹部絶縁膜２３の内方および表面絶縁膜２１の表面部に形成された凹部絶縁膜２３の表面部に導電体膜２４を形成する。

第１凹所２２の埋込みは、金属などの導電性材料の真空蒸着、スパッタなどの方法によって行なうことができるけれども、第１凹所２２の寸法によっては、第１凹部２２の側壁面部に形成された凹部絶縁膜２３表面への成膜が困難である。また、ゾル−ゲル法によって第１凹部２２に形成された凹部絶縁膜２３の内面部に金属膜を析出させることによって導電体膜２４を形成することもできるけれども、この方法を用いた場合も第１凹所２２の寸法によっては、導電体膜２４中への空隙の巻込みが発生するおそれがある。

これに対して、有機金属原料を用いた有機金属ＣＶＤ（ＭＯＣＶＤ）法を用いた場合には、第１凹所２２を導電体で充填し、第１凹所２２の底部および側壁部に対しても均質な導電体膜２４を形成することができる。したがって、第１凹所２２への導電体膜２４の形成には、ＭＯＣＶＤ法を用いることが好ましい。たとえば、第１凹所２２の前記長さＷ２が３μｍ程度の場合には、Ｃｕ−ＭＯＣＶＤ法を用いて銅（化学式：Ｃｕ）をたとえば約２〜３μｍ程度成膜することによって、第１凹所２２を完全に充填し、空隙のない緻密な導電体膜２４を形成することができる。

このように、ＭＯＣＶＤ法を用いた場合には、他の方法を用いる場合に比べ、空隙のない緻密な導電体膜２４を形成することができるので、第１導電体層１５および第２導電体層１７の電気抵抗値を低減することができる。また、第１凹所２２への導電体の埋込みと同時に配線パターン１９となる導電体膜２４を形成することができるので、製造工程を短縮することができ、好ましい。

図６は、導電体膜２４をパターニングした状態を示す断面図である。次いで、形成された導電体膜２４を、第１凹所２２に形成された部分および図１に示す配線パターン１９を形成するべく予め定められる部分が残存するようにパターニングする。これによって、第１凹所２２の内方であって凹部絶縁膜２２の内方に第１導電体層１５および第２導電体層１７が形成され、半導体基板１１の一方の表面部側に配線パターン１９が形成される。また、隣合う第１凹所２２同士の間の半導体基板１１を覆う導電体膜２４も除去され、第１導電体層１５、凹部絶縁膜２３および第２導電体層１７によって導電体間凹所２５が形成される。なお、既に能動素子回路が形成された半導体基板１１に対して容量素子１４などの受動素子を形成する場合には、第１導電体層１５および第２導電体層１７が能動素子回路に接続されるように配線パターン１９を形成する。

このように、本実施の形態では、配線パターン１９を第１導電体層１５および第２導電体層１７と同時に形成することができるので、製造工程を簡略化することができる。また、第１導電体層１５および第２導電体層１７は、半導体基板１１の一方の表面部側に露出した状態で形成され、配線パターン１９で他の素子などと電気的に接続することができる。したがって、素子形成基板１に容量素子１４と共に能動素子を形成する場合であっても、容量素子１４と能動素子とを同時に形成する必要はないので、能動素子回路の設計変更を容易に行なうことができる。

導電体膜２４のパターニングは、たとえば塩化鉄（ＩＩＩ）（化学式：ＦｅＣｌ_３）水溶液を用いたウエットエッチングなどによって行なうことができる。導電体膜２４のパターニング方法は、これに限定されず、種々の方法を用いて行なうことができる。

図７は、第２凹所２６を形成した状態を示す断面図である。次いで、導電体間凹所２５が形成された部分を除く半導体基板１１の一方の表面部側をレジストで保護した後、凹部絶縁膜２３と共に表面絶縁膜２１および半導体基板１１を再度エッチングする。これによって、第１導電体層１５と第２導電体層１７との間の半導体基板１１、表面絶縁膜２１および凹部絶縁膜２３が除去され、第２凹所２６が形成される。この第２凹所２６と第１凹所２２が形成されていた部分とを合わせた部分が、前述の図１に示す凹部１８となる。また、第２凹所２６の深さ方向に垂直な方向であって前記切断面線Ｉ−Ｉに平行な方向における長さＷ２１は、図２に示す第１導電体層１５と第２導電体層１７との間隔Ｗ１に等しくなる。

本実施の形態では、第２凹所２６の深さＤ２１が前述の第１凹所２２の深さＤ１１と等しくなり、第２凹所２６の深さ方向に垂直な方向であって図１に示す切断面線Ｉ−Ｉに垂直な方向、すなわち図７の紙面に垂直な方向における長さＬ２１が該方向における第１凹所２２の長さＬ１１に等しくなるように、半導体基板１１、表面絶縁膜２１および凹部絶縁膜２３をエッチングする。ここで、第２凹所２６の深さＤ２１とは、半導体基板１１の一方の表面部を含む仮想平面から、第２凹所２６に臨む半導体基板１１の表面部のうち前記仮想平面から最も離隔した部分までの距離のことである。

凹部絶縁膜２３、表面絶縁膜２１および半導体基板１１のエッチングは、前述の図４に示す工程において第１凹所２２を形成する際と同様にして行なうことができる。また、凹部絶縁膜２３のエッチングによる除去は、フッ化水素酸とフッ化アンモニウムとの混合水溶液によるウエットエッチングによって実施してもよい。

図８は、誘電体層１６を形成した状態を示す断面図である。形成された第２凹所２６に誘電体を充填することによって、第１導電体層１５と第２導電体層１７との間に誘電体層１６を形成する。これによって、前述の図１に示す容量素子１４が形成される。以上のようにして、素子形成基板１を得ることができる。

第２凹所２６への誘電体の充填方法としては、たとえば、半導体基板１１全体を電着塗料に浸した状態で半導体基板１１と電極との間に電界をかけることによって、半導体基板１１、第１導電体層１５および第２導電体層１７の表面に誘電体を析出させる電着法を用いることができる。電着法を用いることによって、空隙などの欠陥のない緻密な誘電体層１６を形成することができるので、絶縁耐圧を低下させることなく、誘電体層１６の厚みすなわち第１導電体層１５と第２導電体層１７との間隔Ｗ１を小さくすることができる。電着法を用いる場合には、たとえば、電着塗料としてポリイミドを含むものを用いてポリイミド層を形成することによって、比誘電率が約３程度の誘電体層１６を形成することができる。

また、スクリーン印刷法（以下、単に印刷法とも称する）で誘電体を充填することもできる。この方法を用いる場合には、図示しないけれども、まず、第２凹所２６の位置に対応させて開口したマスクを位置合わせして半導体基板１１の一方の表面部側に配置し、スキージを用いて樹脂などの誘電体を含む印刷用ペーストを印刷して充填する。次いで、印刷された樹脂などの誘電体を硬化させるために、半導体基板１１をオーブンなどに入れて加熱する。このときの加熱温度および加熱時間は、特に制限されず、印刷される樹脂の種類などに応じて適宜選択される。たとえば、エポキシ系樹脂を誘電体層１６の原材料として用いる場合には、樹脂の印刷後に半導体基板１１を２００℃程度に設定したオーブンに１時間程度放置することによって樹脂を硬化させることができ、これによって比誘電率が３．５程度の誘電体層１６を形成することができる。

印刷法としては、半導体基板１１、マスク、スキージなどの系全体を減圧可能なチャンバ内に封入し、気圧調整を行いながら誘電体を印刷充填する、いわゆる真空差圧印刷方式を用いることが好ましい。この方式を用いると、形成される誘電体層１６の内部に空隙が含まれることを防ぎ、欠陥のない緻密な誘電体層１６を形成することができるので好ましい。なお、誘電体を印刷する際のチャンバ内の真空度は、ｋＰａのオーダー、具体的には１〜５ｋＰａ程度の真空度で充分であり、油回転ポンプでも充分に達成できる。したがって、設備上も安価で済み、さらに真空引きのために時間がかかることもなく、工程時間も短縮できるので好ましい。

印刷法を用いる場合には、容量素子１４の静電容量は、第２凹所２６に充填する誘電体の種類を適宜選択して誘電体層１６の比誘電率を大きくすることによって容易に大容量化することができる。たとえば、以下のようにして容量素子１４の大容量化を実現することができる。

まず、チタン酸バリウム粉末などのセラミック材料粉末とガラス粉末とをテルピネオールなどの高沸点溶剤とともによく混練することによって印刷用ペーストを調製する。チタン酸バリウムは、比誘電率が３０００〜１００００程度であって高誘電率のセラミック材料であるので好適に用いられる。また、ガラス粉末は、印刷用ペーストの焼成時に、バインダとして誘電体の一体化に寄与するための材料であり、さらに半導体基板１１として単結晶ケイ素基板を用いる場合には、単結晶ケイ素との熱膨張率の整合をとるための材料としても機能する。これらの材料のほか、印刷用ペースト中には、スクリーン印刷に好適な粘度を実現するために有機溶剤、フィラーなどが含まれてもよい。印刷用ペーストに含まれる材料は、誘電体層１６の比誘電率を増加させるという上記目的に即したものであれば、特に制限されない。

このようにして調製された印刷用ペーストを用いて、第２凹所２２に対して印刷充填を行なう。このとき、前述の真空差圧印刷法を用いると、空隙などを巻込むことなく充填できるので好ましい。

次いで、第２凹所２６に印刷充填された印刷用ペーストの焼成を行なう。これによって、５００程度の比誘電率を有する誘電体層１６を形成することができ、容量素子１４の静電容量の大容量化を実現することができる。印刷用ペーストを焼成する際の加熱温度は、ガラスおよびセラミック材料の融点以上にする必要があるので、一般には８００℃近くの温度が必要である。このため、この方法は、能動素子が形成された半導体基板１１に対して容量素子１４を形成する際には用いることができない。ただし、印刷用ペースト材料に含まれるガラス粉末およびセラミック材料粉末を粒径がナノオーダーレベルになるまで微細化すれば、焼成温度を２００℃程度まで低温化することができるので、能動素子が形成された半導体基板１１に容量素子１４を形成する場合にも適用することができる。

このように、本実施の形態では、印刷法、電着法などの簡便な方法で容量素子１４を構成する誘電体層１４を形成することができ、また真空差圧印刷方式を用いる場合であっても１〜５ｋＰａ程度の真空度で充分であるので、０．１Ｐａ以下の高度な真空度を要する薄膜形成装置を用いて誘電体層１４を形成する場合に比べ、製造原価を低減させることができる。

また、電着法または印刷法を用いる場合には、半導体基板１１の加熱温度が２００℃程度までの範囲内で誘電体層１６を形成することができる。したがって、能動素子が集積化されて形成された半導体基板１１に対して、空いている領域すなわち能動素子およびそれを含む回路が形成されていない領域を利用して容量素子１４などの受動素子を形成することができるので、回路モジュールの集積化を実現することができる。なお、本実施の形態のように、能動素子が形成されていない半導体基板１１に対しても問題なく受動素子を形成することができることは言うまでもない。

以上に述べたように、本実施形態の素子形成基板の製造方法では、図４に示す工程で形成した第１凹所２２に導電材を充填して図６に示す第１および第２導電体層１５，１７を形成した後、第１導電体層１５と第２導電体層１７との間に残存する半導体基板１１、表面絶縁膜２１および凹部絶縁膜２３を除去して第２凹所２６を形成し、形成された第２凹所２６に誘電体を充填して誘電体層１６を形成することによって、容量素子１４を形成する。このため、第１凹所２２の形状および深さＤ１１を変更することによって、半導体基板１１の一方の表面部への投影面積を増加させることなく、種々の素子定数を有する容量素子を容易に形成することができる。したがって、半導体基板１１の一方の表面部への容量素子１４の投影面積の縮小化と容量素子１４の高容量化とが両立された素子形成基板１を得ることができる。

また、容量素子１４を構成する各層１５，１６，１７は、半導体基板１１の一方の表面部側に露出するように形成されるので、製造工程中に第１導電体層１５、誘電体層１６および第２導電体層１７への欠陥の発生の有無などを検査することができる。特に、本実施の形態のように、第１凹所２２および第２凹所２６の深さおよび深さ方向に垂直な方向であって容量素子１４を構成する各層１５，１６，１７の積層方向に垂直な方向の長さがμｍオーダーである場合には、目視観察、Ｘ線を用いた観察、超音波探傷法による探査などの簡便な方法で、容易に検査を行なうことができる。したがって、検査工程を省き、製造工程を簡略化することができる。

なお、図８に示すようにして誘電体層１６を形成した後には、必要に応じて最終絶縁膜の形成を行なう。最終絶縁膜は、半導体基板１１の一方の表面部側、すなわち容量素子１４が露出している側を覆うように形成される。最終絶縁膜の形成は、たとえば、ポリイミドなどの有機樹脂をスピンコートして膜形成することによって行なってもよく、またテトラエチルオルソシリケイト（略称：ＴＥＯＳ）などを原料としてＣＶＤ法によって二酸化ケイ素膜を形成することによって行なってもよい。

誘電体層１６を形成した後、または最終絶縁膜を形成した後、図示しないけれども、以下のようにして半導体基板１１を貫通するように貫通電極を形成する。まず、半導体基板１１に、半導体基板１１の一方の表面部で開口されて半導体基板１１の厚み方向に延び、半導体基板１１を貫通しないビアを形成し、前述の図４に示す凹部絶縁膜２３を形成する工程と同様にしてビアの底面部および側壁部に絶縁膜を形成し、絶縁膜の内方に導電体を充填して導電体層を形成する。

次いで、半導体基板１１を薄型化することによって、導電体層を半導体基板１１の他方の表面部側に露出させ、貫通電極を形成する。半導体基板１１の薄膜化は、素子形成基板の製造方法によって形成される容量素子１４などの受動素子が、半導体基板１１の他方の表面部側に露出しない範囲内で行なうことが好ましい。たとえば、半導体基板１１の厚みＳ１が６００μｍ程度であり、第１凹所２２の深さＤ１１および第２凹所２６の深さＤ２１がいずれも１００μｍ程度である場合には、半導体基板１１の厚みＳ１が前述の図１に示す素子形成基板１の厚みＤ２になるように、たとえば１２０μｍ程度になるまで半導体基板１１を薄型化することが好ましい。

なお、貫通電極を形成しない場合であっても、半導体基板１１を薄型化することが好ましい。これによって、素子形成基板１、これを用いた後述の半導体基板積層モジュール４およびこれを搭載した電子機器の小型化および高密度化を実現することができる。

以上に述べたように、本実施の形態では、能動素子が形成されていない半導体基板１１に対して容量素子１４を形成しているけれども、これに限定されず、能動素子が形成された半導体基板１１に対して容量素子１４を形成してもよい。これによって、容量素子１４と能動素子との両方を備える素子形成基板１を得ることができる。したがって、後述する半導体基板積層モジュール４のように素子形成基板１を積層してモジュール化する際に、素子形成基板１とは別の基板に容量素子を含む受動部品を設ける必要がなくなるので、半導体基板積層モジュール４をさらに小形化することができる。また、能動素子と容量素子とを電気的に接続する配線の本数を低減し、さらに配線間隔および配線長を小さくすることができるので、回路設計が容易になるとともに、製造歩留が向上される。

このように、素子形成基板１に容量素子１４と共に能動素子を設ける場合、能動素子は、半導体基板１１の一方の表面部および他方の表面部のいずれに設けられてもよいけれども、配線長を短くするためには容量素子１４と同じ側、すなわち半導体基板１１の一方の表面部に設けられることが好ましい。

図９は、素子形成基板２の構成を簡略化して示す概略断面図である。素子形成基板２は、前述の素子形成基板１に類似し、対応する部分については同一の参照符号を付して説明を省略する。素子形成基板２において注目すべきは、受動素子として２個の容量素子１４を備え、さらにこの２個の容量素子１４同士の間に素子分離部３０を有することである。

前述の素子形成基板１は、受動素子として１個の容量素子１４を備えるものであるけれども、素子形成基板は、これに限定されず、図９に示す素子形成基板２のように、容量素子１４などの受動素子が複数個集積形成された受動素子集積チップであってもよい。

このように容量素子１４などの受動素子を複数個備える場合には、本実施の形態のように、隣合う受動素子（容量素子１４）同士の間に、素子分離部３０を設けることが好ましい。このように素子分離部３０を設けることによって、隣合う受動素子（容量素子１４）同士の電磁干渉を防ぐことができるので、受動素子を集積化した素子形成基板２における電気信号品質を容易に確保することができる。

素子分離部３０は、図示しない回路上の接地電位に接続されていることが好ましい。これによって、電磁干渉をより確実に防止することができる。

本実施の形態の素子形成基板２は、素子分離部３０を形成する工程以外は実施の第１形態の素子形成基板１と同様にして製造することができる。素子分離部３０は、以下のようにして、第１導電体層１５および第２導電体層１７と同時に形成することができる。

まず、前述の図４に示す第１凹所形成工程において、第１導電体層１５および第２導電体層１７を形成するべく予め定められる部分に、導電体層用凹所として、隣合う２つの第１凹所２２を１組として２組の第１凹所２２を平行に形成する。このとき同時に、２組の第１凹所２２同士の間に素子分離部用凹所３１を形成する。

さらに、図５に示す導電体を充填する工程において、第１凹所２２に導電体を充填して第１導電体層１５および第２導電体層１７を形成するとともに、素子分離部用凹所３１に導電体を充填して導電体層３２を形成する。この導電体層３２が素子分離部３０となる。このように、素子形成基板の製造方法では、製造工程数を増加させることなく、隣合う容量素子１４同士の間に素子分離部３０を形成することができ、好ましい。

図１０は、素子形成基板３の構成を模式的に示す平面図である。素子形成基板３は、前述の素子形成基板１に類似し、対応する部分については同一の参照符号を付して説明を省略する。なお、素子形成基板３においても、素子形成基板１と同様に、表面絶縁膜２１および凹部絶縁膜２３が設けられるけれども、図１０では、図面が錯綜して理解が困難になるので記載を省略する。

素子形成基板３において注目すべきは、容量素子４０が設けられる凹部４４、ならびに容量素子４０を構成する各層すなわち第１導電体層４１、誘電体層４２および第２導電体層４３が、それぞれ、半導体基板１１の一方の表面部側から見て、屈曲して形成されていることである。

前述の素子形成基板１において、容量素子１４の静電容量を大きくする方法としては、
（１）誘電体層１６の比誘電率を大きくすること、
（２）凹部１８の深さＤ１を大きくすること、
（３）凹部１８の深さ方向に垂直な方向であって容量素子１４を構成する第１導電体層１５、誘電体層１６および第２導電体層１７の積層方向に垂直な方向の凹部１８の長さＬ１を大きくすること、
（４）第１導電体層１５と第２導電体層１７との間隔Ｗ１を小さくすること、
などが挙げられる。

しかしながら、後述する半導体基板積層モジュール４に使用する場合には、半導体基板積層モジュール４の小形化のために素子形成基板１の厚みＤ２を小さくすることが好ましいので、凹部１８の深さＤ１は半導体基板積層モジュール４の小形化を阻害しない範囲内に制限され、（２）の方法では容量素子１４の静電容量を充分に大きくできないことがある。また、素子形成基板１に容量素子１４と共に能動素子を設ける場合には、受動素子を設けることのできる領域が限られるので、（３）の方法で容量素子１４の静電容量を大きくすることが困難な場合が生じる。

このような場合には、本実施の形態のように、容量素子４０を構成する各層４１，４２，４３を屈曲させて形成することが好ましい。容量素子４０を構成する各層４１，４２，４３を屈曲して設けることによって、前述の素子形成基板１に設けられる容量素子１４のように各層４１，４２，４３を直線的に設ける場合に比べ、同じ静電容量を有する容量素子を形成する場合の半導体基板１１の一方の表面部への容量素子の投影面積を小さくすることができる。したがって、能動素子および容量素子の配置の自由度が高まり、能動素子および容量素子の集積度を向上させることができる。また、凹部４４の深さＤ３１を小さくすることができるので、素子形成基板３の厚みを小さくし、後述する半導体基板積層モジュール４の更なる小形化を実現することができる。図１０において、半導体基板１１の厚み方向および凹部４４の深さ方向とは、図１０の紙面に垂直な方向のことである。

本実施の形態では、容量素子４０を構成する第１導電体層４１、誘電体層４２および第２誘電体層４３は、蛇腹状に形成されている。具体的には、第１導電体層４１、誘電体層４２および第２導電体層４３は、それぞれ、半導体基板１１の厚み方向に垂直な方向に平行に延びる複数本の直線部４５と、直線部４５の端部同士を連結する複数本の連結部４６とを有する。第１導電体層４１は、直線部４５の外方に臨む部分で配線パターン１９に電気的に接続されている。また、第２導電体層４３は、直線部４５の外方に臨む部分で配線パターン１９に電気的に接続されている。なお、本実施形態とは異なるけれども、第１導電体層４１は、連結部４６の外方に臨む部分で配線パターン１９に電気的に接続されるように形成されてもよい。同様に、第２導電体層４３は、連結部４６の外方に臨む部分で配線パターン１９に電気的に接続されるように形成されてもよい。

直線部４５および連結部４６では、それぞれ第１導電体層４１、誘電体層４２および第２誘電体層４３が、この順に半導体基板１１の厚み方向に垂直な方向に積層されている。本実施の形態では、直線部４５と連結部４６とは略垂直に交わるので、直線部４５における第１導電体層４１、誘電体層４２および第２誘電体層４３の積層方向と、連結部４６における第１導電体層４１、誘電体層４２および第２誘電体層４３の積層方向とは略垂直になる。このような場合において、凹部４４の深さ方向に垂直な方向であって第１導電体層４１、誘電体層４２および第２誘電体層４３の積層方向に垂直な方向の凹部４４の長さとは、誘電体層４２の第１導電体層４１または第２導電体層４３との接触部分の前記積層方向に垂直な方向の長さをすべて足した値のことをいう。

容量素子４０の静電容量は、直線部４５の本数、直線部４５の誘電体層４２の第１導電体層４１に接する部分の各層４１，４２，４３の積層方向に垂直な方向における長さＸ、第１導電体層４１と第２導電体層４３との間隔Ｙ、誘電体層４２の直線部４５の間隔すなわち誘電体層４２の周期形状のピッチＺ、凹部４４の深さＤ３１、誘電体層４２の比誘電率などを適宜選択することによって調整することができる。

たとえば、５本の直線部４５が形成されるように容量素子４０を設ける場合に、誘電体層４２の前記長さＸを１００μｍとし、第１導電体層４１と第２導電体層４３との間隔Ｙを２μｍとし、誘電体層４２の周期形状のピッチＺを５μｍとし、凹部４４の深さＤ３１を１００μｍとし、誘電体層４２の比誘電率を３とすると、半導体基板１１の一方の表面部に投影したときに、直線部４５における各層４１，４２，４３の積層方向に垂直な方向の長さＡが１００μｍ程度、連結部４６における各層４１，４２，４３の積層方向に垂直な方向の長さＢが３０μｍ程度の領域に、静電容量が約０．７ｐＦの容量素子４０を形成することができる。

素子形成基板３は、前述の図４に示す第１凹所２２を形成する工程において、図１０に示す凹部４４に対応するように第１凹所を形成する以外は、前述の素子形成基板１と同様にして製造することができる。すなわち、素子形成基板の製造方法では、図１０に示す容量素子４０のように、屈曲した形状の層で形成される受動素子であっても容易に形成することができる。したがって、半導体基板１１の一方の表面部または他方の表面部の使用可能な領域に対して、種々の素子定数を有する受動素子を自由に配置することができる。また、複数の受動素子を設ける場合には、受動素子を容易に集積化して形成することができる。

以上に述べた素子形成基板１，２，３は、受動素子として容量素子１４，４０を備えるけれども、これに限定されることなく、抵抗素子などの他の受動素子を備えてもよい。容量素子以外の受動素子を設ける場合にも、素子形成基板１，２，３と同様にして受動素子を形成することができる。

たとえば、受動素子として抵抗素子を備える場合には、前述の図１に示す誘電体層１６に代えて、抵抗体層を設ければよい。この抵抗体層は、前述の図８に示す工程において、第２凹所２６に誘電体に代えて抵抗体を充填することによって形成することができる。すなわち、素子形成基板の製造方法では、印刷法、電着法などの簡便な方法で抵抗素子を形成することができる。また、第２凹所２６の寸法を適宜選択することによって、種々の抵抗値を有する抵抗素子を容易に形成することができる。

抵抗体としては、たとえば酸化ルテニウム（化学式：ＲｕＯ_２）などのセラミック粉末を溶媒とともに混練して得られるペーストなどを用いることができる。抵抗体の充填方法としては、素子形成基板１，２，３と同様に、真空差圧印刷方式の印刷法を用いることが好ましい。これによって、空隙のない緻密な抵抗体層を形成することができる。

素子形成基板１，２，３は、後述する図１１に示す半導体基板積層モジュール４に組み込んで使用することができる。また、素子形成基板をそのままモジュールとして使用し、後述する図１１に示す回路基板１０に実装することもできる。

図１１は、本発明の実施の一形態である半導体基板積層モジュール４の構成を模式的に示す側面図である。本実施の形態として例示する半導体基板積層モジュール４は、前述の素子形成基板１を備える積層型半導体装置である。半導体基板積層モジュール４は、前述の容量素子１４が形成された素子形成基板１と、図示しない能動素子が集積化して形成された４個の能動素子基板５，６，７，８とを備える。本実施の形態では、能動素子基板５，６、素子形成基板１および能動素子基板７，８は、この順に積層され、接続部４７によって互いに電気的および機械的に接続される。接続部４７は、たとえばバンプ電極によって実現される。

このように構成される半導体基板積層モジュール４は、最下層の能動素子基板８に設けられる接続部４７によって回路基板１０に実装されて使用される。本実施の形態の半導体基板積層モジュール４は、容量素子１４が形成された前述の素子形成基板１を備えるので、回路基板１０上に容量素子を含む受動部品を別個に設けることなく、そのままモジュールとして使用することができる。したがって、回路基板１０に、受動部品を搭載する領域を別に確保する必要がないので、回路基板１０における実装形態を小形化し、半導体基板積層モジュール４などの半導体基板積層モジュールを複数個実装する場合の高密度化を実現することができる。さらに、その半導体基板積層モジュールを用いる携帯電話機、パーソナルコンピュータなどの電子機器の小形化にも充分に資することができる。

また、前述の素子形成基板１は、図１０に示す本実施の形態による半導体基板積層モジュール４のように能動素子基板同士の間にも容易に積層することができるので、能動素子が形成された能動素子基板と容量素子などの受動素子との距離を短くし、さらに各能動素子基板から受動素子までの距離を均等に保つことができる。したがって、配線長に起因する誘導成分などの寄生容量を小さくすることができるので、電気信号の品質を良好に保つことができる。

素子形成基板１を構成する基板は、能動素子基板５，６，７，８を構成する基板と同一の材料から成ることが好ましい。このように、能動素子基板５，６，７，８と同一の材料からなる素子形成基板１を用いることによって、従来公知の半導体基板積層プロセスを用いて各基板１，５，６，７，８を容易に積層することができる。また、熱膨張係数などの機械定数が同一になり、各基板１，５，６，７，８間の機械定数の整合が取れるので、各基板１，５，６，７，８の熱膨張などによって接続部４７がずれることなどを防ぐことができ、接続部４７の信頼性を向上させることができる。

本発明による半導体装置である半導体基板積層モジュールは、以上の構成に限定されず、たとえば、能動素子および受動素子がそれぞれ１個または複数個形成された素子形成基板を複数個積層した構成であってもよい。このように、半導体基板積層モジュールを構成するすべての半導体基板に、能動素子と、その能動素子を含む回路に必要とされる受動素子が形成されている場合には、半導体基板積層モジュールの更なる小形化を実現することができる。さらに、配線引回しの容易性などの利点を効果的に発揮させることができる。

以上のように、本発明の半導体装置が備える素子形成基板は、基板の厚み方向に延びて形成される凹部に、基板の厚み方向に垂直な方向に積層される各層で構成される受動素子を備える。このような構成の受動素子を備える素子形成基板を用いることによって、基板の一方の表面部に投影したときに受動素子が占める面積を減少させ、回路モジュールの高集積化を実現することができる。また、上記構成の受動素子を備える素子形成基板を含む半導体基板積層モジュールなどの半導体装置を用いることによって、電子機器モジュールの高密度化と、電気信号の品質向上とを両立させることができる。

素子形成基板１の構成を模式的に示す斜視図である。図１に示す素子形成基板１の構成を半導体基板１１の一方の表面部側から見て示す平面図である。表面絶縁膜２１を形成した状態を示す断面図である。第１凹所２２を形成した後、凹部絶縁膜２３を形成した状態を示す断面図である。導電体膜２４を形成した状態を示す断面図である。導電体膜２４をパターニングした状態を示す断面図である。第２凹所２６を形成した状態を示す断面図である。誘電体層１６を形成した状態を示す断面図である。素子形成基板２の構成を簡略化して示す概略断面図である。素子形成基板３の構成を模式的に示す平面図である。本発明の実施の一形態である半導体基板積層モジュール４の構成を模式的に示す側面図である。積層型半導体装置５１を含む半導体基板積層モジュール５０の構成を模式的に示す側面図である。

符号の説明

１，２，３素子形成基板
４半導体基板積層モジュール
５，６，７，８能動素子基板
１０回路基板
１１半導体基板
１２電極部
１３受動素子形成部
１４，４０容量素子
１５，４１第１導電体層
１６，４２誘電体層
１７，４３第２導電体層
１８，４４凹部
１９配線パターン
２１表面絶縁膜
２２第１凹所
２３凹部絶縁膜
２４導電体膜
２５導電体間凹所
２６第２凹所
３０素子分離部
３１素子分離用凹所
３２導電体層

Claims

素子形成基板と能動素子が形成される基板とが積層されて成る積層構造を含み、
前記素子形成基板は、
一方の表面部側から厚み方向に延びるように凹部が形成された基板と、
前記凹部の内方に設けられ、少なくとも２種類の充填材層が基板の厚み方向に垂直な方向に積層されて成る受動素子とを備え、
前記２種類の充填材層は、一方が導電体層であり、他方が誘電体層であり、
前記受動素子は、充填材層を構成する導電体層、誘電体層および導電体層がこの順に積層されて成る容量素子であることを特徴とする半導体装置。
素子形成基板と能動素子が形成される基板とが積層されて成る積層構造を含み、
前記素子形成基板は、
一方の表面部側から厚み方向に延びるように凹部が形成された基板と、
前記凹部の内方に設けられ、少なくとも２種類の充填材層が基板の厚み方向に垂直な方向に積層されて成る受動素子とを備え、
前記２種類の充填材層は、一方が導電体層であり、他方が抵抗体層であり、
前記受動素子は、充填材層を構成する導電体層、抵抗体層および導電体層がこの順に積層されて成る抵抗素子であることを特徴とする半導体装置。
前記素子形成基板が、能動素子をさらに備えることを特徴とする請求項１または２に記載の半導体装置。
前記凹部の深さＤ１は、基板の厚みＤ２よりも小さい（Ｄ１＜Ｄ２）ことを特徴とする請求項１〜３のうちのいずれか１つに記載の半導体装置。
前記凹部の深さＤ１は、基板の厚みＤ２の０．８倍以下である（Ｄ１≦０．８Ｄ２）ことを特徴とする請求項４記載の半導体装置。
前記素子形成基板および能動素子が形成される基板は、同一の材料から成ることを特徴とする請求項１〜５のうちのいずれか１つに記載の半導体装置。