JP4565381B2

JP4565381B2 - 積層基板

Info

Publication number: JP4565381B2
Application number: JP2004221648A
Authority: JP
Inventors: 健児林; 馨神内; 博之伊藤
Original assignee: Hitachi Metals Ltd
Current assignee: Proterial Ltd
Priority date: 2004-07-29
Filing date: 2004-07-29
Publication date: 2010-10-20
Anticipated expiration: 2024-07-29
Also published as: JP2006041345A

Description

本発明は複数のセラミックを積層した多層配線セラミック基板に関し、上表面にキャビティを有し、キャビティ部に電子部品を搭載し、電子部品とキャビティ部周囲の端子電極との間をボンディングワイヤによって接続してなる電子部品およびその製造方法に関するものである。

携帯通信機の小型軽量化の要求は依然として強く、使用される電子部品の共有化や機能を集約したモジュール化が進められている。これらの市場要求に応えるため、電子部品パッケージとして、ＬＴＣＣ（Low Temperature Co-fired Ceramics）積層基板が採用されることが多くなっている。この基板を利用すれば、インダクタ、伝送線路、および、コンデンサのような、従来、ディスクリートで構成していた部品の大半を基板内に立体的に取り込め、基板表面には半導体素子、抵抗等の基板内に取り込めない部品のみを搭載すれば良いことになる。このため、理想的には部品のサイズは取り込めない部品の搭載面積だけで済み、モジュール部品の小型、高集積化に非常に有利とされている。

一般に、積層基板は図８に示すように複数の誘電体シートを垂直方向に積層した誘電体層１ａ〜１ｅからなり、半導体素子６を搭載するためのキャビティ部５が表層付近に形成されている。また、積層基板１を構成する各誘電体層１ａ〜１ｅの層間には内部電極パターン２が配置されており、単なる配線、グランド電極のみならず、所望の回路を構成するインダクタ、伝送線路、および、コンデンサ等が形成されている。なお、内部電極は基板端部、すなわち、基板外周周辺Ａ（外端から２００μｍ程度）と、キャビティ部周辺Ｂ（キャビティ部内壁から２００μｍ程度）には内部電極を形成しない禁止領域を設けている。このため、この領域には電極パターンを形成できない。この領域を設ける理由は、製造ばらつき等により、キャビティ部壁面に電極パターンが露出してしまった場合、後工程にて施されるメッキによって、露出した各層の電極パターン同士が繋がってしまい、層間が短絡される不具合を防止することと、基板端部での層間密着力を向上させ、層間剥離（デラミネーション）等の不具合を防止することである。同時に、印刷、積層等の工程での製造ばらつきによる位置ずれを考慮して設定されている。更に、各誘電体層１ａ〜１ｅ間には垂直厚み方向に延びるビアホール電極４が形成されており、これにより、各層の内部電極パターン間を接続している。一方、積層基板１の表面には半導体素子とのワイヤボンディング用の端子電極３１や受動部品搭載用のランド等を構成する表面電極パターン３２が形成されており、キャビティ部５には半導体素子６が搭載され、この半導体素子６の入出力電極と端子電極３１との間をボンディングワイヤ７によって接続される。また、上記ビアホールは積層基板の裏面側に延び、積層基板の裏面端子８へ接続される。裏面端子８は積層基板自身を他の更に大規模な基板、例えば、携帯端末等の内部を主構成しているPCB基板等へ実装、電気的接続するための接続端子であり、略格子状に配置されている。

次に、上述した積層回路基板の製造方法を簡単に説明する。まず、誘電体層１ａ〜１ｅとなる所定形状のグリーンシートを作成し、ビアホール用の貫通孔を所定の位置へ形成し、グリーンシート１ａと１ｂについてはビアホールと同時にキャビティ部用の貫通孔を形成する。その後、ビアホール電極４、ワイヤボンディング用の端子電極３１、表面電極パターン３２、内部電極パターン２、および、裏面端子８を導電性ペーストのスクリーン印刷により形成する。次に、これらのグリーンシートを積層基板１の積層順序で積層し熱圧着して、未焼成状態の積層基板を形成する。その後、一体焼成することにより完成品となる。さらに最終的には、積層基板の表裏面に配置されている表面電極には、金めっき等により表面処理が施される。
ところが、このような従来の積層基板では、焼成後、キャビティ部５の周囲に配置されたワイヤボンディング用の端子電極３１が図７のようにキャビティ部に落ち込んでしまい傾斜面Zが発生し、基板表面の平坦性が安定して得られないという問題が生じていた。この問題の原因は、上記のように誘電体層１ａ〜１ｂにおいて、キャビティ部５の周囲は禁止領域Bとなっており、全く内部電極パターン２が形成されていないが、その領域の外周側には内部電極パターン２が形成されているため、局所的に積層厚みの差が生じるためである。加えて、積層圧着時に各グリーンシートは積層方向に圧着力を印加されるが、キャビティ部５内には圧力の受けがなく、キャビティ部５周辺の物質はキャビティ部５内へ変形しようとすることにより、更にこの傾斜が助長されることになる。この傾斜面Zの形成により、ボンディングワイヤ７の先端が端子電極３１と安定に接触することができなくなり、十分な加熱や超音波振動等による圧着が行えず、ワイヤ外れ、ワイヤ切れ等のボンディング接続に関する不具合が発生することがあった。

このキャビティ部周辺の傾斜対策に関する従来技術として、積層基板の積層間でキャビティ部内壁を縁取るように絶縁スペーサを挿入する技術が特許文献１〜４に開示されている。例えば、特許文献２に記載の従来技術は、キャビティ部に搭載する部品を気密封止する際、キャビティ部周辺の平坦度により、封止用蓋と積層基板間の接合性が劣化することがあり、これにより、キャビティ部の気密性が劣化する不具合が発生する。この不具合を解消するため、積層基板の内部にキャビティ部内壁に面した絶縁スペーサを挿入して、気密封止に必要なキャビティ部周辺の平坦度の改善に係わる技術を開示している。
また、特許文献１に記載の従来技術は、上記した文献２と同様、気密封止に関連するものであるが、積層基板上のキャビティ部周囲の四辺に設置されるワイヤボンディング用の端子電極が、キャビティ部の四隅には設置されないことがあり、これによりキャビティ部の四辺部と角部との間で平坦度が損なわれる場合に限定して適用される。即ち、積層基板の内部でキャビティ部の四隅のみに絶縁スペーサを挿入し、キャビティ部の四隅の平坦度を改善する技術である。このように、特許文献１、２はキャビティ部の気密封止を目的とした技術であり、表面電極のボンディング接続性を向上させる上での問題点及び解決手段については言及していない。

一方、特許文献３、４に記載の従来技術は、表面電極のボンディング接続性の向上を目的としており、キャビティ部周辺の積層体がキャビティ部内へ倒れこむことを防止するためのものである。即ち、積層体内部でキャビティ部周辺にある内部電極とキャビティ部内壁までの隙間を埋めるように、一端がキャビティ部内壁に面して露出しており、かつ他端が内部電極まで達して接触するように、あるいは極狭い隙間を保つように、絶縁スペーサを介在させるものである。これにより、キャビティ部周辺の平坦度を改善できることが開示されている。

特開平１０−１８９８１０号公報特開２００３−２２４２２２号公報特開平１０−２８９９６４号公報特開２００１−２８４８０８号公報

しかしながら、特許文献３、４の技術では、積層基板のキャビティ部周辺に内部欠陥（クラック）が発生する不具合が確認されている。通常、積層圧着時には積層体は上下面から圧着力を受ける。このとき、キャビティ部には物質が無く、圧力の受け手が無いため、キャビティ部周辺の物質はキャビティ部内へ変形しようとする。絶縁スペーサを挿入した場合、この現象がより顕著になり、密度が高くなったキャビティ部周辺では圧縮力がより大きくなり、キャビティ部内への変形もより大きくなる。したがって、キャビティ部周辺では垂直方向の圧縮力とキャビティ部内への変形力がより強く作用し、偏った応力分布が発生した状態となっている。このように応力分散が十分に行われていない積層基板を焼成した場合、焼成時の収縮変形に伴い応力を開放するため、内部欠陥のような不具合が発生する。このとき、キャビティ部底面と壁面との接触角部に内部応力が集中しやすいこともあり、接触角部（底辺隅部）を起点とした、すり鉢状の内部欠陥Dが発生する場合が多い。以上より、特許文献３、４は表面電極のボンディング接続性を向上させる技術ではあるが、積層基板のキャビティ部周辺において内部欠陥を発生する不具合を伴うため、実使用レベルには達していない。無論、このような問題は特許文献１、２においても同様に生じる。
また、絶縁スペーサは周辺のグリーンシートの誘電体材料と同素材であるため、積層圧着時に塗布量の改善効果が思うほど見込めないことが経験的に判っている。また、工程的には誘電体をペースト状に加工する必要がある等、工数の増加による生産性への影響も懸念される。
よって、従来技術では、キャビティ部の周囲に配置されたワイヤボンディング用の端子電極に傾斜面が発生し、平坦性が安定して得られないという問題に対して、十分にキャビティ部周囲の平坦性を改善し、ボンディング接続性を向上させるのと同時に、キャビティ部周辺で内部欠陥が発生するような弊害を発生させないこと、尚且つ工程的に負荷を掛けずに実施できるまでには至っていないのが現状である。

本発明はこのような問題に鑑み、キャビティ部周囲に配置したワイヤボンディング用の端子電極へのボンディング接続信頼性を向上させ、キャビティ部内に搭載される半導体素子等の電子部品と積層基板内の回路との接続が確実に行えるのと同時に、内部欠陥の無い機械的信頼性が十分確保された積層基板及びそれによる工数増加等のない製造方法を提供するものである。

本発明は、複数の誘電体層を積層してなり、電子部品を搭載するためのキャビティ部を有し、前記キャビティ部内の電子部品と積層基板とを接続するために、前記キャビティ部を囲むように隣接して形成された複数の端子電極と、前記誘電体層の層間のうち少なくとも１つ以上の層間に形成された電極パターンとを有する積層基板において、前記誘電体層の層間のうち少なくとも1つ以上の層間であって、前記キャビティ部の周辺領域に平面視で前記端子電極と重複するように導体パターンを形成したことを特徴とする積層基板である。このように、キャビティ部周辺の配線禁止領域の境界部付近に導体パターンを形成し、この領域の密度を高めるようなパターン配置を取ることにより、キャビティ部周辺の沈み込みを防ぎ、ワイヤボンディング用の端子電極の平坦度を改善することができる。尚、本発明において平面視とは、積層体を上から透過的に見た状況を指している。

前記導体パターンは、前記キャビティ部内壁に面して露出するまで設けることを妨げるものではないが、前記キャビティ部内壁から５０μｍ以上離した位置から積層体の内部方向へ配置するのが望ましい。これは、キャビティ部の開口面に面しないように５０μｍ以上離した内部で留めることにより、キャビティ部周辺がキャビティ部内へ変形するのを抑制できるためである。したがって、キャビティ部周辺の応力分散が促進され、内部欠陥を抑制することができる。逆に、これより狭く設定し過ぎた場合、導体パターンとキャビティ部内壁との距離が近くなり過ぎ、キャビティ部周辺では圧着力が十分に作用できなくなり、層間密着力が著しく減少する。これにより、キャビティ部内壁に層間剥離（デラミネーション）による開口隙間等の不具合が発生する。また、製造工程でのばらつきにより、導体パターンが露出する不具合が発生する可能性もある。一方、上限は電極パターンの配置によって変更されるが、ボンディング用端子電極を通り越して重複しないほど、キャビティ部壁面より距離を離しては傾斜補正効果がなくなり、導体パターン追加の意味をなさないため、通常は、端子電極端面の位置より離さないよう平面視で前記端子電極と重複するようにキャビティ部近くへ設定することが望ましい。
また、端子電極が傾斜し、ボンディング接続性が劣化するような状態においては、キャビティ部内壁から見て端子電極の端部よりも離れた位置まで傾斜の影響を受けているはずである。このとき、キャビティ部周辺において、端子電極の傾斜部を含む領域に導体パターンを配置することが必要である。しかし、必要以上に導体パターンを配置しては、導体パターンと端子電極の傾斜していない部分との重複部が増えてしまう。つまり、傾斜を補正する必要がないところまで、導体パターンにより傾斜を補正しようとするため、その直上の表面は局所的に凸形状に変形し、表面の平坦性が劣化することになる。したがって、前記端子電極と前記導体パターンとが不要に重複している部分を極力減らしながら、同時に傾斜補正に十分効果を発揮させるため、表面の端子電極と内部層間の導体パターンとが重複している寸法は前記端子電極幅の１／２以下であることが望ましい。この重複寸法は特に限定的なものではなく適宜調整するものであるが、１／２としたのは１／２以上のところから下層には内部電極が配置されていることが多く、そのため１／２を超えると凸部が出来やすい傾向にあるためである。

本発明で重要なことは、前記導体パターンは、接地電極と同電位であることである。通常、不要な導体パターンは電気的特性に影響を与えるため、極力配置しないように設計するが、導体パターンを接地電極と同電位にすることによって、電気的特性に及ぼす影響をほとんど無くすことができ、パターン配置の自由度が向上する。ただし、接地電極と同電位にすれば、無秩序に導体パターンを配置できるわけではない。例えば、導体パターンを配置したい領域で、同一層でその周辺にある電極パターンのうち接地電極と接続するのが望ましい。ただし、単純に接続しただけでは、接地電極としての望ましい特性とならないことが経験的に判っている。このため、広い接地電極、いわゆるベタグランドと一体化するようなパターン配置を取るのが良い。一方、周辺にベタグランドが必ずしも存在するとは限らず、接地電極以外の信号用電極が存在している場合がある。このとき、同一層でその周辺にある電極パターンのうち接地電極以外とは１００μｍ以上離して配置するのが望ましい。これは、電極パターン間距離が近くなるほど、各電極パターン間での電磁気的な干渉が大きくなり、１００μｍ未満でその干渉が顕著となりアイソレーション特性が悪くなるためである。１００μｍ以上離して配置すれば、電気的特性にほとんど影響を及ぼすことなく、導体パターンを設定できる。ただし、ビアホールは複数個使用して、上下層の接地電極と接続する等の配慮が必要である。

本発明では、複数の端子電極に対応して複数の導体パターンを分割配置することが望ましい。これにより、平坦度の改善効果を保持しながら、必要以上の介在物質の量を減らせ、密度の高まりを抑えることができる。したがって、内部応力の分散効果が高まり、内部欠陥を抑制することができる。尚、端子電極に対応する導体パターンは１対１が望ましいが、２対１等の複数個の端子電極に1個の導体パターンが対応するものでも良い。

本発明は、複数の誘電体層を積層してなり、電子部品を搭載するためのキャビティ部を有し、前記キャビティ部内の電子部品と積層基板とを接続するために、前記キャビティ部を囲むように隣接して形成された複数の端子電極と、前記誘電体層の層間のうち少なくとも１つ以上の層間に形成された電極パターンと、前記誘電体層の層間のうち少なくとも1つ以上の層間であって、前記キャビティ部の周辺領域に形成された導体パターンとを有する積層基板であって、断面視において、前記キャビティ部周辺の傾斜面起点までの水平距離をL１、前記キャビティ部内壁から前記端子電極端部までの距離をL2としたとき、前記キャビティ部内壁から水平距離Ｌ0の領域には前記導体パターンを配置しないとするとき、前記導体パターンの幅XはL1−L2≦X≦L1−Ｌ0により設定した積層基板である。これは、キャビティ部周辺に発生する傾斜面の水平距離Ｌ１は、キャビティ部の深さ、キャビティ部層数、内部電極パターンの配置状態、禁止領域、キャビティ部内壁から端子電極までの距離等多くの設計値に依存するものであり、かつ、各工程での製造条件にも依存するため、導体パターンの寸法値を一意に規定することは難しい。しかしながら、この設定手段によれば、上記諸条件が異なる場合においても設計指針となり、効果的な結果が得られる。
以上の本発明の積層基板によれば、端子電極の平坦度は、断面視における傾斜角度が３度以下を安定的に実現できる。これにより、ボンディング接続不良が発生しなくなる。

本発明の積層基板の製造方法は、焼成後の前記誘電体層となる複数のグリーンシートの何れかの表面に、焼成後に前記電極パターンとなる導電ペーストを塗布する工程と、少なくとも一部の前記グリーンシートの表面に、焼成後に前記導体パターンとなる導電ペーストを塗布する工程とを含み、前記導電ペーストを塗布する工程後に前記キャビティ部を形成し、前記導体パターンがキャビティ部内壁に露出しないようにキャビティ部を形成し、その後、前記グリーンシートを積層することを特徴とする。前述のように、従来の製造工程ではキャビティ部となる貫通孔をグリーンシート毎に形成し、その後に印刷、積層と工程を進めていたが、キャビティ部のような大きな空孔を多数形成されたグリーンシートでは、シート強度が低下し、不具合の発生確率も上がる。シート変形が発生すると、製品の寸法精度の悪化や、上下層間の接続が不安定となり、製品状態での歩留を下げる要因となる。本発明の製造方法によれば、これらの不具合を解消し、キャビティ部壁面の形状を安定化させ、精度の向上が可能である。また、導体パターンは導電ペーストを用いて電極パターンと共に形成できるので製造工程の簡略化が図られる。このことは下記製造方法についても同様である。

本発明の積層基板の製造方法は、焼成後の前記誘電体層となる複数のグリーンシートの何れかの表面に、焼成後に前記電極パターンとなる導電ペーストを塗布する工程と、少なくとも一部の前記グリーンシートの表面に、焼成後に前記導体パターンとなる導電ペーストをキャビティ部内壁に露出しないように塗布する工程を有し、その後、少なくとも１つ以上のグリーンシートを積層圧着して、キャビティ部を有さない第1の積層体を形成し、他方、少なくとも１つ以上のグリーンシートを積層圧着して、キャビティ部を有する第2の積層体とを形成し、前記第２の積層体にはキャビティ部を形成すべく貫通孔を一括形成する工程とを含み、前記第１の積層体と第２の積層体を積層圧着し、一体の積層基板とすることを特徴とするものである。これは、積層後に一括でキャビティ部を形成する方法では、積層時にはキャビティ部となる部分は材料のままが充填されているので、前述の従来の製造方法と比較し、圧着力がキャビティ部へ逃げにくくなり、傾斜の抑制に効果的である。また、キャビティ部周辺の密着力も増加し、層間剥離等の不具合を抑制できる。

本発明によればキャビティ部周囲に配置したワイヤボンディング用の端子電極へのボンディング接続信頼性が安定し、キャビティ部内に搭載される半導体素子等の電子部品と積層基板内の回路との接続が確実に行える。また同時に、電気的特性に及ぼす影響が無く、且つ内部欠陥の無い機械的信頼性が十分確保された積層基板を得ることが出来る。また、この積層基板は工数増加等のない製造方法によって提供することができる。

本発明に先立って、本発明者はボンディング用の端子電極の傾斜量とボンディング接続不良との関係について検討した。この検討では、実際の製品において、ボンディング接続不良が発生した不具合品と不良が発生しなかった良品を使用し、それぞれの端子電極の傾斜量を触針式平坦度測定器によって測定した。端子電極の端部付近はプロセス的に平坦度が悪化しやすいこともあり、測定は端部より内側に入ったところから測定した。今回の調査では５０μｍ内側に入ったところから、１００μｍの距離を測定し、そのデータの最大値と最小値との差によって傾斜量を算出した。なお、この測定箇所は、実際にワイヤボンディングが行われる箇所とほぼ同等の位置であり、特に断わらない限り、以後に記載する測定値は同様の測定手法、条件によるものである。また、一般的な議論に展開するため、端子電極の寸法や測定距離に依存しないような指標として、傾斜量から換算した傾斜角も必要に応じて併記する。後述するが図４の調査結果から傾斜角が３度より大きくなると不具合が発生することも判った。したがって、端子電極の傾斜角が３度以下となるように改善すれば、ボンディング接続不良が対策できる。

さて、本発明の積層基板を図面に基づいて説明する。図１は本発明による積層基板の一形態を示す断面図である。積層基板は複数の誘電体シートを垂直方向に積層した誘電体層１ａ〜１ｅからなり、半導体素子６を搭載するためのキャビティ部５が表層付近に形成されている。また、積層基板１を構成する各誘電体層１ａ〜１ｅの層間には内部電極パターン２が配置されており、単なる配線、グランド電極のみならず、所望の回路を構成するインダクタ、伝送線路、および、コンデンサ等が形成されている。なお、前述した通り内部電極は基板端部、すなわち、基板周辺Ａとキャビティ部周辺Ｂには禁止領域を設けているため、この領域には電極パターンを形成できない。この領域を設ける理由は、後工程にて施されるメッキによって、層間が短絡される不具合を防止することと、基板端部での層間密着力を向上させ、層間剥離等の不具合を防止することである。同時に、印刷、積層等の工程での製造ばらつきによる位置ずれを考慮し設定されている。更に、各誘電体層１ａ〜１ｅ間には垂直厚み方向に延びるビアホール電極４が形成されており、これにより、各層の内部電極パターン間を接続している。一方、積層基板１の表面には半導体素子とのワイヤボンディング用の端子電極３１や受動部品搭載用のランド等を構成する表面電極パターン３２が形成されており、キャビティ部５には半導体素子６が搭載され、この半導体素子６の入出力電極と端子電極３１との間をボンディングワイヤ（図示せず）によって接続される。また、上記ビアホールは積層基板の裏面側に延び、積層基板の裏面端子８へ接続される。裏面端子は積層基板自身を他の更に大規模な基板、例えば、携帯端末等の内部を主構成しているPCB基板等へ実装、電気的接続するための接続端子であり、略格子状に配置されている。

更に、本発明による積層基板では、内部電極パターンが形成された誘電体層の層間、例えば１ａと１ｂとの間の領域にキャビティ部内壁から距離ａだけ入り込んだ位置に導体パターン９が配置されている。この導体パターン９は、上述した製造方法の印刷工程で他の電極パターンと同時に所定位置に印刷して、所望の導体パターンを形成する。この導体パターンの設置によって、キャビティ部周辺の傾斜部を持ち上げ、キャビティ部への落込みを補填することができる。これにより、ボンディング用の端子電極の傾斜が無くなるか、著しく緩和されるため、ワイヤボンディング時の接続信頼性が格段に向上する。

ここで、より良好な改善効果を得るため、導体パターンの配置条件を検討した結果について述べる。表１に種々の条件の試料において、端子電極の傾斜量、傾斜角、ボンディング接続不良、内部欠陥の発生状況をまとめた結果を示す。試料は、導体パターンの配置状態（キャビティ部壁面からの距離）等の製造条件を変化させて作製したが、他の導体パターンと電極パターンとの距離や端子電極と導体パターンとの関係や形状は同一条件である。また、試料Aは比較のため、導体パターンではなく、文献１〜４の従来例を想定した誘電体からなる絶縁パターンを形成したものであり、試料B〜Gは実際に検討した導体パターンである。

まず、表中の試料AとBに関して考察する。AとBとでは形成したパターンの材質が誘電体か導体かの違いのみで、それ以外のパターン形状、厚さ等は全て同等である。これらの比較から、両者ともボンディング接続不良は発生しておらず、パターンの材質は若干ではあるが、導体の方が傾斜角補正に有利と判る。これは、絶縁パターンよりも導体パターンの方が、圧着力によるパターン変形が少ないため、このような結果が得られたと考えられる。また、絶縁パターンで発生している内部欠陥が、導体パターンでは発生していないことも判る。これは、導体ペーストは焼成収縮が数％程度と小さいが、誘電体ペーストは焼成収縮が１０数〜２０数％程度と大きいことに起因すると考えられる。つまり、印刷工程での体積が絶縁パターンの方が２０％程度大きくなるため、積層圧着時にこの領域が受ける力が大きくなり、それによる内部応力が大きくなる。したがって、焼成時の応力開放、大きな収縮変形によって、内部欠陥が発生すると考えられる。

次に、表中の試料B〜Gの比較から、導体パターンをキャビティ部に接触して配置するより、キャビティ部から離して配置した方が傾斜角は改善し、内部欠陥も発生し難くなることが判る。これは、上記したキャビティ部内への変形力は、キャビティ部壁面からの距離と逆比例するため、水平方向に逃げる力が減り、垂直方向に傾斜を補正する効果が大きくなると同時に、内部欠陥の発生も抑制されたと考えられる。また、配置距離をある程度離してしまうと、ほぼ一定の改善効果となっている。これは、キャビティ部周辺の密度が低下することにより、この領域がキャビティ部内への変形力を和らげる緩衝帯のような役割を果たすためと考えられる。

試料Bの内部欠陥の欄に“無”に＊印が付記されている。これは、従来例との比較のために、検討として試作したものであり、実際には、導体パターンがキャビティ部壁面に面して露出した場合、キャビティ部壁面にメッキが析出してしまい、層間短絡や基板と半導体間での短絡等の不具合が発生する可能性があり、現状の設計ルールでは禁止されているためである。また、試料Cの内部欠陥は試料Aで発生したクラックを主とした内部欠陥とは異なり、キャビティ部内壁が開口する剥離（デラミネーション）が発生した。これは、印刷、積層等の製造ばらつきによる位置ズレ等により、設定値より更に狭くなる部分が発生し、その部分では積層圧着時に十分な層間密着力が得られなかったためと考えられる。これらを考慮すると、導体パターンはキャビティ部端から露出しないよう、５０μｍ以上の距離を保ち配置するのが望ましい。
更に、ほぼ全試料において、特定の端子電極でボンディング接続不良の発生率が高かった。これは、不具合のあった端子電極の下層において、導体パターンと電極パターンとが重なっていた部分や、重ならないまでも非常に近接していた部分があったためと考えられる。つまり、導体パターンと電極パターンとが近接、もしくは、重なるような配置の場合、印刷、積層等の製造ばらつきによる位置ズレ等により、導体パターンと電極パターンとが重なった部分の表層に不要な凹凸が発生し、その結果、ボンディング接続性の劣化を招いたと考えられる。この点から、導体パターンと電極パターンとの相互の距離は、ある程度離して設定する必要がある。一方、端子電極と導体パターンとについて見ると、積層体を上から見たときの平面視において両者は重複していることが好ましい。この理由は、端子電極が傾斜している状態では、図７で示したように、キャビティ部壁面から端子電極まで傾斜面Zが発生している。上記の検討で使用した基板では、この傾斜面Zは端子電極のキャビティ部側端面より１００μｍ（キャビティ部壁面より２５０μｍ）にまで達していた。このため、傾斜対策として、導体パターンを端子電極の下層に重複させながら追加し、傾斜面Zの下層の電極密度を高めることによって、傾斜部を下から持ち上げ、キャビティ部への落込みを補填することができるためである。このとき、重複させる部分は、上記の傾斜が及んでいる距離（１００μｍ）を基本とし、適宜調整するのが望ましい。
そこで、以下では具体的な導体パターンの実施例について、図面に基づき説明する。

（実施例１）
実施の一形態として、導体パターンの平面視での配置状態を図２に示す。図２は図１のグリーンシート１ｂを上から見た状況と同じであり、電極パターン２を斜線で示し、表面にある端子電極３１は点線で示している。本実施例では各導体パターン９は、内蔵されている回路素子を構成するインダクタンス素子やキャパシタンス素子等の電極パターン２そのものによって形成されている。このように、傾斜補正用に電気的には不要なパターンを追加するのではなく、内蔵回路素子の配置を工夫することによって、各端子電極に対する傾斜効果を得ることが可能である。これは、電気的に不要な導体パターンは周辺の信号パターンとの電磁気的干渉を引き起こし、電気的特性を劣化させる可能性があるため、極力、その形成を避けたいためである。具体的には、上記の検討に基づき、導体パターンの厚さは１５μｍ、キャビティ部内壁５０からａ＝１５０μm内部に入ってから、ｃ＝１００μmの幅（内部方向へ向かう長さ）、つまり、表面の端子電極３１のキャビティ部側端部から端子電極３１のほぼ中央部（電極端子との重なりを約１／２とした。）までの領域を最低限カバーするように、内蔵回路素子の配置を工夫した。このとき、回路素子間のアイソレーション特性を確保するため、可能な限り周辺や上下層の電極パターンとの配置距離は広げるのが望ましい。例えば、表層の端子電極３１と、導体パターン９との層間に何の電極パターンも存在しない場合、最低でもそれらの層間距離を１００μｍ以上は離して配置するのが望ましい。また、同一層でも、回路素子間距離を１００μｍ以上は離し、望ましくは２００μｍ程度の距離を保ちたい。一方、積層方向において、電極パターンの配置数が少なくて周辺領域より低密度となっている場合は、導体パターン９と他層に配置されている電極パターン２とを重ねることによって、周辺領域と密度を平均化させることになり表面の平坦度が向上することもある。ただし、電極パターン２と導体パターン９とを重ねた場合、上記同様、回路素子間のアイソレーション特性が劣化する事があるため、上記した１００μｍ以上は離すという対策や、接地電極等を層間に挟む等の工夫が必要である。以上により、ボンディング接続性を十分に得ながら、電気的特性の劣化をも抑制した回路基板を得ることができる。

（実施例２）
図３には他の実施例を示す。本図も同様に導体パターンを示す平面視での配置状態である。本実施例では各導体パターン９は接地電極２１と同電位として構成している。通常、不要な導体パターンは電気的特性に悪影響を及ぼす可能性があるため、極力配置しないように設計するが、この導体パターンを接地電極と同電位にすることにより、悪影響をほとんど無くすことができる。これにより、導体パターンや周辺の電極パターンの配置設計における自由度が向上する。ただし、単純に接地電極と同電位にするだけでは、接地電極としての望ましい特性とならないことが経験的に判っている。これは、導体パターンの寄生成分が悪影響を及ぼすためである。この対策のためには、例えば、導体パターンを配置したい領域で、同一層でその周辺にある接地電極と接続したり、上下層にある接地電位の電極パターンと複数のビアホールで接続したりすることにより、導体パターンの寄生成分を減らし、理想的な接地電位にすることが必要である。本実施例ではこれらの検討に基づき、導体パターンの厚さは１５μｍ、キャビティ部内壁５０からａ＝１５０μm内部に入ってから、ｃ＝１００μmの幅（内部方向へ向かう長さ）の領域に、接地電極２１と同電位とする導体パターン９を追加した。更に、上下層に存在する接地電極との間を３個のビアホールで接続し（図示せず）、導体パターン９の周辺にある同電位の接地電極パターン２１とは、広い面積で接続し、導体パターン９に寄生成分が発生するのを抑制した。一方、導体パターン９の周辺には異電位である信号用電極パターン２も存在しているため、それらの電極パターンとは１００μｍ以上離して配置したり、パターン形状を縮めたりするのが望ましい。このように配置すれば、電気的特性にほとんど影響を及ぼすことがない。以上により、導体パターンが電気的特性及ぼす影響を極力抑制しながら、ボンディング接続性を向上させることが可能となる。

（実施例３）
図４には他の実施例を示す。本図は導体パターンの平面視での配置状態である。本実施例では各導体パターン９を接地電極と同電位として構成するために、その周辺にある接地電極パターン２１の上に導体パターン９を載せて一体化させた。一般的に、接地電極層は積層基板の何れかの層間に必ず存在するため、これを利用することができる。このようにすれば、導体パターンがいわゆるベタグランドと一体化した状態となり、実施例２よりも導体パターンの寄生成分を低減でき、理想的な接地状態に近づけることができる。更に、上下層に存在する接地電極との間を複数のビアホールで接続し、導体パターンに寄生成分が発生するのを抑制した。以上により、導体パターンが電気的特性及ぼす影響を極力抑制しながら、ボンディング接続性を向上させることが可能となる。

以下において、本発明の効果を確認した実験結果について説明する。実験で使用した積層基板は、外形寸法がおおよそ横１０ｍｍ、縦８ｍｍ、厚さ０．７５ｍｍであり、キャビティ部の形状はおおよそ横２ｍｍ、縦２ｍｍ、深さ０．３５ｍｍのものを使用した。また、ボンディング用の端子電極はおおよそ２００μｍ角の矩形形状であり、キャビティ部内壁から１５０μｍの位置にその端面を揃え、複数個の端子電極が１００μｍ間隔でキャビティ部周囲に並んでいる。一方、積層体内部は１３層の誘電体から構成されており、キャビティ部は６層の誘電体から構成されている。キャビティ部周辺の禁止領域Bは２００μｍであり、従来の積層基板では、傾斜面Zはキャビティ部内壁からの水平距離で２５０μｍ程度まで及んでいた。実験では上記実施例１〜３の製造条件、比較のため傾斜補正対策を施していない積層基板を作製した。表２はこれらの積層基板の傾斜量、傾斜角、ボンディング接続不良、内部欠陥の発生状況をまとめたものである。

まず、比較例の積層基板では、傾斜角が３度以上あり、ボンディング接続不良も多発した。一方、本発明による実施例１〜３による積層基板は、どの基板においても傾斜角が３度以下であり、ボンディング接続不良の発生はない。更に、内部欠陥の発生も無いことも確認した。ここで、傾斜角とボンディング接続不良率との関係を図５に示す。このように傾斜角３度以下とすることによって品質が安定することが確認されている。
以上により、本発明によれば、キャビティ部周辺の端子電極の傾斜量が少なく、ワイヤボンディングの接続信頼性が十分確保できると同時に、内部欠陥の発生しない機械的信頼性が十分確保できた積層基板を実現することが可能である。

ここで、本実施例で使用したグリーンシートは９５０℃以下の低温同時焼成が可能なＬＴＣＣ材料からなる。例えば、Ａｌ_２Ｏ_３換算で１０〜６０質量％、ＳｉＯ_２換算で２５〜６０質量％、ＳｒＯ換算で７．５〜５０質量％、ＴｉＯ_２換算で２０質量％以下のＡｌ，Ｓｉ，Ｓｒ，Ｔｉと、Ｂｉ_２Ｏ_３換算で０．１〜１０質量％、Ｎａ_２Ｏ換算で０．１〜５質量％、Ｋ_２Ｏ換算で０．１〜５質量％、ＣｕＯ換算で０．０１〜５質量％、ＭｎＯ_２換算で０．０１〜５質量％のＢｉ、Ｎａ、Ｋ、Ｃｕ、Ｍｎをそれぞれ含有した誘電体組成物が用いられる。
また、グリーンシートは伝送線路や容量を形成しやすいようにシート厚みは４０〜２００μｍのものを使用した。電極材は銀系のものを用いた。このセラミックグリーンシートの各層に伝送線路やコンデンサ容量を電極パターンにより形成し、適宜スルーホールを設けて回路を構成した。このセラミックグリーンシートを順次積層圧着し、９５０℃で焼成することにより積層基板が得られる。但し、本発明は上述した形態に限定されるものではない。

次に、導体パターンの配置位置に関する設計手法を説明する。図６はキャビティ部周辺の傾斜領域において、ボンディング用の端子電極３１と導体パターン９との関係を断面図として示したものである。本図を用いて、導体パターンの配置位置に関する設計手法を説明する。尚、図中の記号において、Xは導体パターン９の幅（キャビティ部壁面と垂直方向でのパターン寸法）、Yはボンディング用の端子電極３１の傾斜部端部から起点までの距離、L1はキャビティ部壁面５０から傾斜部起点までの水平距離、L2はキャビティ部壁面５０から端子電極３１の端面までの距離、Ｌ0はキャビティ部壁面５０から導体パターン９端面までの距離を意味する。ここで、Ｌ１はキャビティ部の深さ、キャビティ部層数、内部電極パターンの配置状態、禁止領域、キャビティ部内壁から端子電極までの距離等多くの設計値に依存し、かつ、各工程での製造条件にも依存する寸法で、これら各条件により製造した結果として発生する寸法である。ただし、傾斜領域は禁止領域Ｂより数１０μｍから１００μｍ程度広い領域に及ぶことが経験的に判っているため、L1も同程度の寸法となると言える。

さて、まず、図５より端子電極の傾斜距離はY＝L1−L2で表せる。このとき、導体パターン９は端子電極３１の傾斜を補正するために追加されるものなので、導体パターン９の幅Ｘは、X≧Y＝L1−L2である必要がある。また、導体パターン９は傾斜領域外の平坦な領域まで配置すると、逆に表層の平坦度を悪化させるため、それ以下となるように設定すべきであり、かつ、キャビティ部内壁５０からＬ0以上離す必要もあるため、X≦L1−Ｌ0の条件となる。以上から、絶縁パターンは、
L1−L2≦X≦L1−Ｌ0・・・（式１）
の領域で設計するのが適当である。更に、製造ばらつきによる位置ずれ等も許容するように、マージンＬを考慮すると、
L1−L2−Ｌ≦X≦L1−Ｌ0＋Ｌ・・・（式２）
の領域が得られる。この式を基本として、導体パターン幅、配置領域を設定することができる。例えば、上記実施例１で示した例では、L1＝２５０μｍ、L2＝１５０μｍ、Ｌ0＝Ｌ＝５０μｍであり、これらを代入すると、（式１）より理想条件として、１００μｍ≦X≦２００μｍ、（式２）より現実条件として、５０μｍ≦X≦２５０μｍを得る。ここで、キャビティ部周辺には禁止領域Ｂが存在するため、下限は禁止領域の水平距離で置き換えた条件となる。本発明で実施した試作条件では、禁止領域を１５０μｍとしたため、禁止領域を考慮した場合の現実条件は１５０μｍ≦Ｘ≦２５０μｍとなる。つまり、キャビティ部壁面から１５０μｍ積層基板内へ入った位置から２５０μｍの位置に配置が可能であることを示している。上記実施例では、この基本設計を元として、前述のように周辺の電極パターン等との調整をおこなった。このように、この設計手法を用いれば、幾何学的関係から表現した設計条件であるため、上記した寸法が製品毎により変化したとしても、十分に対応でき、効果を発揮できる条件を導くことができる。

最後に製造方法について説明する。前述のように、従来の製造工程ではキャビティ部を形成後に電極パターン、導体パターン等の印刷、積層と工程を進めていたが、本発明の製造方法の一つは、これらの電極パターンや導体パターンを同時に印刷形成した後にキャビティ部を形成することを特徴としている。従来例の絶縁スペーサを追加する製法では、絶縁スペーサ印刷用の工程が別途必要となるが、本製法によると導体パターンは通常の電極パターンと同時に印刷することが可能であり、製造工程を増やすことなしにパターンを形成が可能となる。したがって、従来例の製法と比較すると、工程が簡略化され、生産性が向上する。更に、積層基板をより機能的、つまり、単位面積あたりの内蔵素子密度を上げる際、使用するグリーンシートの厚さを薄くし、多層化することによって実現することが多い。しかしながら、グリーンシートが薄くなればシート強度も低下するため、工程でのハンドリング等によるシート変形等による不具合が発生しやすい。そこに、キャビティ部のような大きな空孔を多数形成すると、更にシート強度が低下し、不具合の発生確率も上がる。シート変形が発生すると、製品の寸法精度の悪化や、上下層間の接続が不安定となり、製品状態での歩留を下げる要因となる。この点で本発明の製造方法によれば、積層工程直前まで、キャビティ部は形成されず、工程でのシート変形等による不具合を抑制できる。また、印刷後にキャビティ部を形成することにより、キャビティ部壁面の形状を安定化させ、精度の向上が可能である。

更に、本発明ではグリーンシートを積層した後に、一括でキャビティ部を形成する製造方法をとることが出来る。これは、電極パターン、導体パターン及びグランド（接地）電極を１度にあるいは２回以上に分けて印刷形成した後に、最終的にキャビティ部が形成される部分の積層基板の半完成体Ｃ１とキャビティ部が形成されない部分の積層基板の半完成体Ｃ２とを別々に積層圧着し、積層基板の半完成体Ｃ１には所望のキャビティ部を一括形成するものである。その後、積層基板Ｃ１とＣ２とを積層圧着することにより、完成体である積層基板を得ることができる。本製法においても、上記製法と同様の理由により、工程が簡略化され、生産性が向上する。また、従来および上記の製造方法では積層時にそれぞれのグリーンシートにキャビティ部となる空孔が既に形成されているが、この製造方法の場合、グリーンシートのまま積層するので、キャビティ部はなく誘電体が充填されている状態である。このため、積層時の圧着力がキャビティ部へ逃げ難くなり、キャビティ部へ傾斜する変形力が発生し難いため、傾斜面の発生を抑制することができる。また、同時に、圧着力がより強く働き、キャビティ部周辺の密着力も増加するため、層間剥離等の不具合を抑制できる。

尚、本発明の積層基板は、キャビティ部が数段の階段状に形成されており、その段差周囲に端子電極が配置されている場合も含まれる。また、キャビティ部に搭載される半導体素子は複数でも構わず、半導体素子が数段に重なるようなＭＣＭ（マルチチップモジュール）にも適用可能である。更に、キャビティ部内に搭載する電子部品は、トランジスタ、FEＴ等のような半導体素子に限らず、コンデンサ、抵抗、インダクタ、ＳＡＷフィルタ等の表面実装素子であれば構わない。

本発明の積層基板およびその製造技術は、携帯電話やPDA等の情報端末等の通信機、コンピュータ、計測機器等の電子装置で使用される精密電子部品等に利用できる。

本発明の積層基板の一形態を示す断面図である。本発明の積層基板の表面端子電極と内層の導体パターンの一例を示す平面視での配置例である。本発明の積層基板の表面端子電極と内層の導体パターンの他の例を示す平面視での配置例である。本発明の積層基板の表面端子電極と内層の導体パターンの他の例を示す平面視での配置例である。本発明による傾斜角度とボンディング不良率の相関関係を示す図である。本発明による内層の絶縁パターンと表層のワイヤボンディング用端子電極との配置関係を説明する図である。従来の積層基板の問題点を示す断面図である。従来の積層基板の一形態を示す断面図である。

符号の説明

１：積層基板
１ａ〜１ｅ：誘電体層
２：内部電極パターン
４：ビアホール
５：キャビティ部
６：半導体素子
７：ワイヤ
８：裏面電極パターン
９：絶縁パターン
３１：ワイヤボンディング用端子電極
３２：表面電極パターン
Ａ、Ｂ：内部電極配置の禁止領域

Claims

複数の誘電体層を積層してなり、電子部品を搭載するためのキャビティ部を有し、前記キャビティ部内の電子部品と積層基板とを接続するために、前記キャビティ部を囲むように隣接して形成された複数の端子電極と、前記誘電体層の層間のうち少なくとも１つ以上の層間に形成された電極パターンとを有する積層基板において、
前記誘電体層の層間のうち少なくとも１つ以上の層間であって、前記キャビティ部の周辺領域に平面視で前記端子電極と重複するように導体パターンを形成し、
前記導体パターンは、接地電極と同電位であることを特徴とする積層基板。
複数の誘電体層を積層してなり、電子部品を搭載するためのキャビティ部を有し、前記キャビティ部内の電子部品と積層基板とを接続するために、前記キャビティ部を囲むように隣接して形成された複数の端子電極と、前記誘電体層の層間のうち少なくとも１つ以上の層間に形成された電極パターンとを有する積層基板において、
前記誘電体層の層間のうち少なくとも１つ以上の層間であって、前記キャビティ部の周辺領域に平面視で前記端子電極と重複するように導体パターンを形成し、
前記導体パターンは、同一層で周辺にある前記電極パターンのうち接地電極と接続することを特徴とする積層基板。
複数の誘電体層を積層してなり、電子部品を搭載するためのキャビティ部を有し、前記キャビティ部内の電子部品と積層基板とを接続するために、前記キャビティ部を囲むように隣接して形成された複数の端子電極と、前記誘電体層の層間のうち少なくとも１つ以上の層間に形成された電極パターンとを有する積層基板において、
前記誘電体層の層間のうち少なくとも１つ以上の層間であって、前記キャビティ部の周辺領域に平面視で前記端子電極と重複するように導体パターンを形成し、
前記導体パターンは、同一層で周辺にある前記電極パターンのうち、異電位のものとは１００μｍ以上離して配置したことを特徴とする積層基板。
前記導体パターンは、前記キャビティ部内壁から５０μｍ以上離した位置から積層体の内部方向へ配置したことを特徴とする請求項１〜３の何れかに記載の積層基板。
平面視で前記端子電極と前記導体パターンとが重複している寸法が、前記端子電極幅の１／２以下であることを特徴とする請求項１〜４の何かに記載の積層基板。
前記導体パターンは、平面視で前記端子電極に対応して分割配置したことを特徴とする請求項１〜５の何れかに記載の積層基板。
前記端子電極の平坦度は、断面視における傾斜角度が３度以下であることを特徴とする請求項１〜６の何れかに記載の積層基板。