JP2007242859A - セラミック多層基板 - Google Patents

Abstract

【課題】構造が簡単で製造が容易であり、信頼性が高く小型で低コストのセラミック多層基板を得る。
【解決手段】セラミック絶縁層１１ａ，１１ｂ，１１ｃが一体に積層されてなる基板本体１２を備えたセラミック多層基板。基板本体１２にはキャビティ１３が形成されてＩＣチップ１４が収容され、絶縁性接着材１５により、ダイボンディング電極１６のキャビティ１３の底部を構成する領域に接着されている。ダイボンディング電極１６の、セラミック絶縁層１１ｃを間にしてＳＡＷフィルタ２３に対向する領域１６ａは、他の領域１６ｂに焼き付けられているペーストよりも収縮率の小さいペーストを焼き付け、あるいは、他の領域１６ｂよりも薄く形成して収縮力を小さくして、セラミック絶縁層１１ｃのうねりや反りなどの歪み調整領域としている。
【選択図】図１

Description

本発明は、セラミック多層基板、特に、積層された複数のセラミック絶縁層を有するセラミック多層基板に関する。

例えば、セラミック多層基板には、複数のセラミック絶縁層からなる基板本体を有し、その表面やセラミック絶縁層間には実装部品用ランドや配線パターン（内部導体層）が形成され、基板本体の表面には表面実装型の抵抗やコンデンサ、インダクタ、フィルタなどの素子（実装部品）を搭載するとともに、基板本体に形成されたキャビティ内に半導体集積回路チップなどを収容したものがある。実装部品や半導体集積回路チップは、内部導体層により電気的に接続され、目的とする所定の機能を有する電子回路を構成する。

ところで、焼結時においてセラミック絶縁層は収縮率が大きく、それに応じて内部導体層も同程度の収縮率を有するペーストが用いられていた。一方、実装部品用ランドは、基板本体に対して強い固着力が求められるため、無機粉末を含有させた（収縮率の小さい）材料が用いられていた。

しかしながら、前記のような構成を有するセラミック多層基板では、焼結時に、基板本体に形成された実装部品用ランドと基板本体を構成するセラミック絶縁層と内部導体層とのそれぞれの収縮率の違いにより、実装部品用ランドと内部導体層との間に引っ張り応力の差を生じ、セラミック絶縁層には反りやうねりなどの歪みが生じていた。

特に、セラミック多層基板にキャビティを形成し、その内部に半導体集積回路チップを収納する構成では、キャビティの底部を構成するセラミック絶縁層はその積層数が少なくなるので、より一層、実装部品用ランドと内部導体層との収縮率の差による影響を受けやすいという問題点があった。

また、実装部品用ランドは、通常、実装部品のサイズに応じてそのサイズが異なっており、従来のセラミック多層基板で問題となる歪みは、実装部品用ランドのサイズが大きいものほど顕著になる。具体的には、チップコンデンサなどの微少な実装部品用ランドに比較して、表面弾性波（ＳＡＷ）フィルタなどの大型の実装部品用ランド形成部分では、前述した歪みの問題点が大きくなる。

そこで、従来のセラミック多層基板が有している前記問題点を解消するため、例えば、特許文献１には、図６に示すように、焼結時における配線基板の反りを防止するため、セラミック絶縁層５１ａ，５１ｂ，５１ｃからなる基板本体５１のセラミック絶縁層５１ａ，５１ｂのそれぞれの互いに対向する面に、導体層５２ａ，５２ｂ及び導体層５２ｂ，５２ｃを形成し、導体層５２ａ，５２ｂ，５２ｃ相互の面積、厚み及びそれらを構成する金属粒子の平均粒径などを異ならせることにより、セラミック絶縁層５１ａ，５１ｂの収縮量が、一方の面と他方の面とで異なってしまうのを防止するようにした配線基板５０が記載されている。

しかしながら、特許文献１に記載のものにあっては、セラミック絶縁層の一側の内部導体層に対向してセラミック絶縁層の他側に同様の内部導体層を形成するため、場合によっては、配線に全く寄与しないダミーの導体層を形成しなければならず、製品の小型化が困難で製造工程も複雑であり、コストが高くなるという問題点を有していた。
特開２００１−１８５８５９号公報

そこで、本発明の目的は、構造が簡単で製造が容易であり、信頼性が高く小型で低コストのセラミック多層基板を提供することにある。

前記目的を達成するため、第１の発明は、
セラミックグリーンシートを積層して焼結することにより形成される複数のセラミック絶縁層から構成された基板本体に、半導体集積回路及び実装部品が実装されるセラミック多層基板であって、
前記基板本体は、その一つの主面側からいま一つの主面に向かって窪むキャビティと、前記実装部品が実装される実装部品用ランドが形成されてなる前記いま一つの主面側の実装面と、前記基板本体に形成されて前記半導体集積回路及び実装部品を電気的に配線する内部導体と、前記キャビティの底面を構成するセラミック絶縁層上に形成され、他の領域に焼き付けられるペーストより収縮率の小さいペーストを焼き付けることにより形成された歪み調整領域を有するダイボンディング電極と、を備えたことを特徴とする。

第１の発明に係るセラミック多層基板においては、表面実装素子やＳＡＷフィルタなどの表面実装部品が実装される基板本体の実装面に比較的近い位置にあり、かつ、セラミック絶縁層の広い範囲にわたって形成されているダイボンディング電極の一部に他の領域よりも収縮率の小さいペーストを焼き付けることにより歪み調整領域を形成している。収縮率の小さい歪み調整領域と収縮率の小さい実装部品用ランドとでセラミック絶縁層を挟み込むことになり、焼結時におけるセラミック絶縁層に作用する引っ張り応力の差を緩和し、セラミック絶縁層の歪みが抑制される。従って、セラミック絶縁層の歪みを抑制するための無駄な内部導体層を形成することは不要になり、収縮率の小さいペーストをダイボンディング電極の一部として焼き付けるという簡単な工程で済む。

第２の発明は、
セラミックグリーンシートを積層して焼結することにより形成される複数のセラミック絶縁層から構成された基板本体に、半導体集積回路及び実装部品が実装されるセラミック多層基板であって、
前記基板本体は、その一つの主面側からいま一つの主面に向かって窪むキャビティと、前記実装部品が実装される実装部品用ランドが形成されてなる前記いま一つの主面側の実装面と、前記基板本体に形成されて前記半導体集積回路及び実装部品を電気的に配線する内部導体と、前記キャビティの底面を構成するセラミック絶縁層上に形成され、他の領域よりも薄く形成された歪み調整領域を有するダイボンディング電極と、を備えたことを特徴とする。

第２の発明に係るセラミック多層基板においては、表面実装素子やＳＡＷフィルタなどの表面実装部品が実装される基板本体の実装面に比較的近い位置にあり、かつ、セラミック絶縁層の広い範囲にわたって形成されているダイボンディング電極の一部の領域を他の領域よりも薄く形成することにより歪み調整領域を形成している。薄く形成された歪み調整領域（収縮力は小さい）と収縮率の小さい実装部品用ランドとでセラミック絶縁層を挟み込むことになり、焼結時におけるセラミック絶縁層に作用する引っ張り応力の差を緩和し、セラミック絶縁層の歪みが抑制される。従って、セラミック絶縁層の歪みを抑制するための無駄な内部導体層を形成することは不要になる。また、ダイボンディング電極に形成される歪み調整領域は、他の領域よりも薄く形成してその収縮力を小さくしているので、ダイボンディング電極の収縮力を小さくするために電極材料を別途用意することなく、少ない種類の電極材料でセラミック絶縁層の歪みを抑制することができる。

第１及び第２の発明に係るセラミック多層基板は、前記実装部品用ランドが表面弾性波フィルタ実装用のランドを含むとともに、ダイボンディング電極の前記歪み調整領域が表面弾性波フィルタ実装用のランドとセラミック絶縁層を間にして実質的に対向する領域を含んでいてもよい。半導体集積回路チップと表面弾性波フィルタなどは基板本体の厚み方向に立体的に配置されるので、セラミック多層基板のサイズもより一層小型化される。

さらに、前記ダイボンディング電極は、複数の分割ダイボンディング電極に分割されるとともに、その少なくとも一つが前記歪み調整領域となっていてもよい。分割ダイボンディング電極のうち歪み調整領域は、他の領域とは別に、独立して、収縮率の小さいペーストを塗布したり、薄く形成して収縮力を小さくすればよく、歪み調整領域の形成が容易である。

本発明によれば、表面実装部品の実装部品用ランドに対向して、半導体集積回路のダイボンディング電極の一部の領域に他の領域よりも小さい収縮率の、あるいは、薄くて収縮力が小さい歪み調整領域を形成することにより、該歪み調整領域と実装部品用ランドとの間に位置するセラミック絶縁層に対する引っ張り応力の均衡を保持してセラミック絶縁層の歪みを抑制することができる。それゆえ、歪み制御のための内部導体層を別途形成することなく、セラミック絶縁層の反りやうねりなどの歪みを改善することができる。また、半導体集積回路と表面実装部品は基板本体の厚み方向に立体的に配置されるので、セラミック多層基板のサイズが小型化されるとともに、簡単で合理的な構成により、製造が容易で信頼性が高く低コストのセラミック多層基板を得ることができる。

以下、本発明に係るセラミック多層基板の実施例について添付図面を参照して説明する。

（第１実施例、図１及び図２参照）
本発明の第１実施例であるセラミック多層基板の断面構造を図１に示す。このセラミック多層基板１０Ａは、セラミックグリーンシートを焼結することにより形成されるセラミック絶縁層１１ａ，１１ｂ，１１ｃが一体に積層されてなる基板本体１２を備えている。基板本体１２には、主面１２ａ側からいま一つの主面１２ｂに向かって窪むキャビティ１３が形成され、該キャビティ１３内には半導体集積回路チップ（以下、ＩＣチップと記す）１４が収容されている。

ＩＣチップ１４は、絶縁性接着材１５により、セラミック絶縁層１１ｂとセラミック絶縁層１１ｃとの間に形成されたダイボンディング電極１６のキャビティ１３の底部を構成する領域に接着され、ボンディングワイヤ１７により、キャビティ１３内にて段部１８を形成しているセラミック絶縁層１１ｂのキャビティ１３の外周縁部分に形成されたボンディングワイヤ接続電極１９に電気的に接続されている。そして、これらボンディングワイヤ接続電極１９に必要な電気配線を提供するため、セラミック絶縁層１１ａとセラミック絶縁層１１ｂとの間には内部導体としての複数の配線パターン２０が形成されている。

基板本体１２には、主面１２ｂに、チップ状のキャパシタや抵抗などの表面実装部品２１を実装するための第１の実装用ランド２２が形成されるとともに、表面弾性波フィルタ（以下、ＳＡＷフィルタと記す）２３を実装するための第２の実装用ランド２４が形成されている。ＳＡＷフィルタ２３は表面実装型のキャパシタや抵抗などの表面実装部品２１よりも大きいサイズを有しているので、ＳＡＷフィルタ２３を実装するための第２の実装用ランド２４の面積は、第１の実装用ランド２２の面積よりも大きくなっている。

基板本体１２のいま一つの主面１２ｂには、さらに複数の配線パターン２５が形成されている。この配線パターン２５は、前記実装用ランド２２，２４に電気的に接続され、所定の電気的配線として機能している。また、配線パターン２５は、ビアホール導体２６を通して配線パターン２０やダイボンディング電極１６に電気的に接続されている。

ダイボンディング電極１６は、セラミック絶縁層１１ｃを間にしてＳＡＷフィルタ２３に対向する領域１６ａ（図２で斜線を付した領域参照）が他の領域１６ｂに焼き付けられる導電性ペーストより収縮率の小さい導電性ペーストを焼き付けられることにより１枚のパターンとして形成されている。

ここで、それぞれの素材の焼結時における収縮率について説明すると、セラミック絶縁層１１ａ，１１ｂ，１１ｃの収縮率が最も大きく、内部導体層である配線パターン２０、接続電極１９及びダイボンディング電極１６の領域１６ｂはその次に収縮率が大きい導電性ペーストが用いられている。この種のペーストは通常の導電性粒子を含有しただけの状態でセラミックグリーンシートとほぼ同じあるいは若干小さい収縮率を有している。また、基板本体１２上に形成されるランド２２，２４及び配線パターン２５は、基板本体１２に対して強い固着力を備えるようにアルミナなどの無機粉末を含有した導電性ペーストが用いられ、その収縮率は小さい。そして、ダイボンディング電極１６の領域１６ａには、ランド２２，２４と同様にアルミナなどの無機粉末を含有した収縮力の小さい導電性ペーストが用いられている。

以上の材料を用いることにより、本第１実施例では、ともに収縮率の小さいダイボンディング電極１６の領域１６ａと実装用ランド２４とでセラミック絶縁層１１ｃを挟み込むことで、焼結時におけるセラミック絶縁層１１ｃに作用する引っ張り応力の差が緩和され、セラミック絶縁層１１ｃのうねりや反りなどの歪みが抑制される。即ち、領域１６ａが歪み調整領域として機能することになる。

具体的には、ダイボンディング電極１６の歪み調整領域１６ａにアルミナ粉末を１ｗｔ％含有させた導電性ペーストを用いることにより、セラミック絶縁層１１ｃの最大歪み量を約５０μｍに抑制することができた。ちなみに、歪み調整領域１６ａを形成することなく、ダイボンディング電極１６の全てをアルミナ粉末が含有されていない導電性ペースト（収縮率大）を用いた場合、セラミック絶縁層１１ｃの最大歪み量は約１００μｍであった。

以上の構成からなるセラミック多層基板１０Ａにあっては、表面実装部品２１やＳＡＷフィルタ２３が実装される基板本体１２の主面１２ｂに比較的近い位置にあり、かつ、セラミック絶縁層１１ｃの広い範囲にわたって形成されているダイボンディング電極１６を利用して、その領域１６ａを歪み調整領域としているので、セラミック絶縁層１１ｃの歪みを制御するための内部導体層を別途形成することは不要になる。さらに、ＩＣチップ１４はＳＡＷフィルタ２３などの実装面と反対側の面に配置されて、ＩＣチップ１４とＳＡＷフィルタ２３などは基板本体１２の厚み方向に立体的に配置されるので、セラミック多層基板１０Ａのサイズも小型化される。

なお、前記領域１６ａは、他の領域１６ｂと同じ収縮率の材料を用いて、他の領域１６ｂよりも薄く形成してその収縮力を小さくすることにより、同様の歪み調整領域として機能する。この場合、他の領域１６ｂは導電性ペーストを重ね塗りすることになる。

（第２実施例、図３及び図４参照）
本発明の第２実施例であるセラミック多層基板１０Ｂの断面構造を図３に、また、そのダイボンディング電極１６のパターンを図４に示す。このセラミック多層基板１０Ｂは、前記第１実施例として示したセラミック多層基板１０Ａにおいて、ダイボンディング電極１６を図４に示すように、四つの分割領域１６ａ〜１６ｄに分割された分割パターンとして形成している。そして、ＳＡＷフィルタ２３の第２の実装用ランド２４に対向する分割領域１６ａ（図４で斜線を付した領域参照）は、他の三つの領域１６ｂ〜１６ｄよりも小さな収縮率を有する歪み調整領域として形成されている。

本第２実施例における作用効果は前記第１実施例と同様である。小さな収縮率を有する分割（歪み調整）領域１６ａを形成するには、他の分割領域１６ｂ〜１６ｄとは異なる材料（材料は前記第１実施例参照）からなる導電性ペーストで印刷すればよい。あるいは、分割領域１６ｂ〜１６ｄと同じ導電性ペーストであっても分割領域１６ａのみを薄く形成することで収縮力を小さくして歪み調整領域として機能させることができる。この場合、他の領域１６ｂ〜１６ｄは導電性ペーストを重ね塗りすることになる。

（第３実施例、図５参照）
本発明の第３実施例であるセラミック多層基板１０Ｃの断面構造を図５に示す。このセラミック多層基板１０Ｃは、前記第１及び第２実施例におけるＳＡＷフィルタ２３を基板本体１２の主面１２ｂの中央部に実装し、ダイボンディング電極１６にはその実装用ランド２４の位置に対応して第１実施例と同様に他の領域１６ｂよりも収縮率の小さい、あるいは、薄い（収縮力の小さい）歪み調整領域１６ａを形成したものである。なお、第２実施例と同様に分割された歪み調整領域１６ａとして形成してもよい。

なお、図５において、図１〜図４と共通する部品、部分には同じ符号を付し、重複した説明は省略する。

（他の実施例）
なお、本発明に係るセラミック多層基板は前記実施例に限定されるものではなく、その要旨の範囲内で種々の構成とすることができる。

例えば、図１〜図５を用いて説明した各実施例において、ＩＣチップ１４は、そのダイボンディング電極１６との対向面側に電極を有し、該電極にダイボンディング電極１６を通して所定の電位が与えられる場合には、絶縁性接着材１５に代えて導電性接着材が使用される。

本発明に係るセラミック多層基板の第１実施例を示す断面図である。 図１のセラミック多層基板のダイボンディング電極を示す平面図である。 本発明に係るセラミック多層基板の第２実施例を示す断面図である。 図３のセラミック多層基板のダイボンディング電極を示す平面図である。 本発明に係るセラミック多層基板の第３実施例を示す断面図である。 従来のセラミック多層基板を示す断面図である。

符号の説明

１０Ａ，１０Ｂ，１０Ｃ…セラミック多層基板
１１ａ，１１ｂ，１１ｃ…セラミック絶縁層
１２…基板本体
１２ａ，１２ｂ…主面
１３…キャビティ
１４…半導体集積回路チップ
１６…ダイボンディング電極
１６ａ…歪み調整領域
１６ｂ〜１６ｄ…他の領域
１７…ボンディングワイヤ
２０…配線パターン（内部導体層）
２１…表面実装部品
２２…第１の実装用ランド
２３…表面弾性波フィルタ
２４…第２の実装用ランド

Claims (4)

1. セラミックグリーンシートを積層して焼結することにより形成される複数のセラミック絶縁層から構成された基板本体に、半導体集積回路及び実装部品が実装されるセラミック多層基板であって、
   前記基板本体は、その一つの主面側からいま一つの主面に向かって窪むキャビティと、前記実装部品が実装される実装部品用ランドが形成されてなる前記いま一つの主面側の実装面と、前記基板本体に形成されて前記半導体集積回路及び実装部品を電気的に配線する内部導体と、前記キャビティの底面を構成するセラミック絶縁層上に形成され、他の領域に焼き付けられるペーストより収縮率の小さいペーストを焼き付けることにより形成された歪み調整領域を有するダイボンディング電極と、を備えたこと、
   を特徴とするセラミック多層基板。
2. セラミックグリーンシートを積層して焼結することにより形成される複数のセラミック絶縁層から構成された基板本体に、半導体集積回路及び実装部品が実装されるセラミック多層基板であって、
   前記基板本体は、その一つの主面側からいま一つの主面に向かって窪むキャビティと、前記実装部品が実装される実装部品用ランドが形成されてなる前記いま一つの主面側の実装面と、前記基板本体に形成されて前記半導体集積回路及び実装部品を電気的に配線する内部導体と、前記キャビティの底面を構成するセラミック絶縁層上に形成され、他の領域よりも薄く形成された歪み調整領域を有するダイボンディング電極と、を備えたこと、
   を特徴とするセラミック多層基板。
3. 前記実装部品用ランドが表面弾性波フィルタ実装用のランドを含むとともに、ダイボンディング電極の前記歪み調整領域が表面弾性波フィルタ実装用の前記ランドと前記セラミック絶縁層を間にして実質的に対向する領域を含んでいることを特徴とする請求項１又は請求項２に記載のセラミック多層基板。
4. 前記ダイボンディング電極は、複数の分割ダイボンディング電極に分割されるとともに、その少なくとも一つが前記歪み調整領域となっていることを特徴とする請求項１ないし請求項３のいずれかに記載のセラミック多層基板。

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