JP2007049099A - セラミック電子部品およびその製造方法 - Google Patents
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Abstract
【解決手段】セラミック基板1の第1主面F1には、第1表面実装部品14(14a,14b)が搭載され、かつ、第1表面実装部品14(14a,14b)を覆うケース18が設けられ、第2主面F2には外部電極5が設けられたセラミック電子部品Aにおいて、第1主面F1にケース18を固定するための段部30を設け、第2主面F2に凸部40を設け、かつ、凸部40上に外部電極5を設ける。
また、段部30の底面部分31および側壁部分32の少なくとも一方に、ケース固定用電極33を設ける。
また、第2主面F2に、第2表面実装部品15(15a,15b)を搭載する。
【選択図】図1
Description
その方法の1つにセラミック基板(セラミック電子部品)の下面に、セラミック基板の下面から突出した突起電極(スタッド電極)を形成して、セラミック基板(セラミック電子部品)の下面とマザーボードとの間にある程度の隙間を確保する方法が知られている。
図14は、突起電極を備えたセラミック基板の製造工程を示す図である。
(2)また、基板形成用グリーンシート61の焼結温度では焼結しない材料を用いて突起電極形成層用グリーンシート62を形成する。
(3)そして、この突起電極形成層用グリーンシート62に突起電極形成用の孔62aを形成し、孔62aに導電ペースト63を充填する。
(4)それから、基板形成用グリーンシート61および突起電極形成層用グリーンシート62とを突起電極形成層用グリーンシート62が最外層となるように、所定の枚数積み重ね、熱圧着してグリーンシート積層体64を形成する。
(5)次に、得られたグリーンシート積層体64を、基板形成用グリーンシート61は焼結するが、突起電極形成層用グリーンシート62は焼結しない温度で焼成する。
(6)その後、焼成後の積層体を溶剤中で超音波洗浄し、焼結していない突起電極形成層用グリーンシート62を除去することにより、突起電極65を備えたセラミック基板66を得ることができる。
第1主面および第2主面を有するセラミック基板を素体とし、前記第1主面には、第1表面実装部品が搭載されているとともに、前記第1表面実装部品を覆うケースが設けられており、前記第2主面には、マザーボードヘの接続用の外部電極を有するセラミック電子部品であって、
前記第1主面には、前記ケースを前記セラミック基板に固定するための段部が形成されており、
前記第2主面には、前記段部に対向する位置に凸部が形成され、かつ、前記凸部上に前記外部電極が形成されていること
を特徴としている。
第1主面および第2主面を有するセラミック基板を素体とし、前記第1主面には、第1表面実装部品が搭載されているとともに、前記第1表面実装部品を覆うケースが設けられており、前記第2主面には、マザーボードヘの接続用の外部電極を有するセラミック電子部品の製造方法であって、
(a)焼成後に前記セラミック基板となる未焼成セラミック体の第2主面の所定の位置に、焼成後に前記外部電極となる厚膜電極を印刷して、厚膜電極付き未焼成セラミック体を形成する工程と、
(b)前記厚膜電極付き未焼成セラミック体の、第1主面および第2主面の少なくとも一方側にプレス用型を配設し、プレスすることにより、前記厚膜電極付き未焼成セラミック体の前記第1主面に段部が形成されるとともに、前記厚膜電極付き未焼成セラミック体の前記第2主面には、前記段部に対向する位置に凸部が形成され、かつ、前記凸部上に前記厚膜電極が位置するように、前記厚膜電極付き未焼成セラミック体を変形させる工程と、
(c)前記厚膜電極付き未焼成セラミック体を焼成して、前記厚膜電極付き未焼成セラミック体の前記第1主面に、前記ケースを前記セラミック基板に固定するための段部を備え、前記第2主面には、前記段部に対向する位置に凸部を備え、かつ、前記凸部上に前記外部電極を備えたセラミック基板を得る工程と、
(d)前記素体である前記セラミック基板の前記第1主面に、第1表面実装部品を搭載する工程と、
(e)前記セラミック基板の前記第1主面側に、前記第1表面実装部品を覆うケースを配設し、前記ケースを前記段部に固定する工程と
を具備することを特徴としている。
前記(b)の工程で、前記厚膜電極付き未焼成セラミック体の、第1主面および第2主面の少なくとも一方側にプレス用型を配設し、プレスすることにより、前記厚膜電極付き未焼成セラミック体の前記第1主面に前記段部が形成され、かつ、前記段部の前記底面部分および前記側壁部分の少なくとも一方に前記厚膜電極が位置するとともに、前記第2主面に前記凸部が形成され、かつ、前記凸部上に前記厚膜電極が位置するように、前記厚膜電極付き未焼成セラミック体を変形させること
を特徴としている。
なお、未焼成セラミック体の表面に補助層が配設されているので、曲げ加工時に補助層付き未焼成セラミック体の補助層に表面割れが発生した場合にも、未焼成セラミック体には影響がなく、所望の特性を備えたセラミック基板を得ることが可能になる。
また、プレス用型は補助層用グリーンシートを打ち抜く方法などにより、容易に形成することが可能である。
(1)まず、セラミック材料を含む複数のセラミック基板用のセラミックグリーンシート(以下「基板用グリーンシート」という)を作製する。手順は以下の通りである。
CaO:10〜55重量%、SiO2:45〜70重量%、Al2O3:0〜30重量%、不純物0〜10重量%、およびB2O3:外掛けで5〜20重量%を含む混合物を1450℃で溶融してガラス化した後、水中で急冷し、これを粉砕して平均粒径が3.0〜3.5μmのCaO−SiO2−Al2O3−B2O3系ガラス粉末を作製する。
なお、この実施例1では、CaO−SiO2−Al2O3−B2O3系ガラスを用いたが、800〜1000℃で焼結する他のガラスを用いてもよい。
また、基板用グリーンシート10aを積層したときに最下層となる基板用グリーンシートの下面側(セラミック基板1の第1主面F1となる側)にケース固定用電極33となる厚膜電極33aを印刷する。
補助層用(拘束層用)グリーンシート20aは、たとえば、有機ビヒクル中にアルミナ粉末を分散させてスラリーを調製し、これをキャスティング法によってシート状に成形することにより得ることができる。このようにして得られた補助層用(拘束層用)グリーンシート20aの焼結温度は、1500〜1600℃であるため、基板用グリーンシート10aが焼結する温度(例えば、800〜1000℃)では焼結せず、この補助層用(拘束層用)グリーンシート20aを接合させた状態で基板用グリーンシート10aを焼成することにより、基板用グリーンシート10aの平面方向に関する収縮を抑制しつつ焼結させることが可能になる。
なお、この補助層用(拘束層用)グリーンシート20aは、プレス時に未焼成セラミック体10(図4)を傷めることなく加工することができるように、基板用グリーンシート10aよりも、硬くなるように物性を調整したものを用いる。
そして、その厚膜電極付き未焼成セラミック体11の第1主面F1側に、補助層用グリーンシート20aを複数枚積層して補助層20を形成するとともに、上面側(第2主面F2となる側)にも補助層用グリーンシート20aを複数枚積層して補助層20を形成する。このとき、上面側の補助層20の下面側となる補助層用グリーンシート20aの下面側に、外部電極5用の厚膜電極5aを印刷しておく。なお、外部電極5用の厚膜電極5aはプレス成形工程で、未焼成セラミック体10側に転写されることになる。
なお、この実施例1では、下側の補助層20の厚みを上側の補助層20の厚みよりも薄くしている。補助層の厚みは、補助層用グリーンシートの枚数や厚みで調整でき、少なくとも1枚あればよい。
また、プレス加工は水を媒体としてプレスを行う、いわゆる静水圧プレスの方法により行うことも可能である。
なお、好ましいめっき種類としては、Ni/Au、Ni/Pd/Au、Ni/Snなどが例示される。なお、めっき方法に特別の制約はなく、電解めっき、無電解めっきを問わない。
また、両面実装が可能で高密度実装性に優れたセラミック基板(モジュール基板)を得ることが可能になる。
図7は本願発明のセラミック電子部品の製造方法の変形例を示す図である。
なお、図7において、図1〜6と同一符号を付した部分は、同一または相当する部分を示している。
図8は本願発明のセラミック電子部品の変形例を示す図である。
なお、図8において、図1〜6と同一符号を付した部分は、同一または相当する部分を示している。
図9(a),(b)は本願発明のセラミック電子部品の他の変形例を示す図である。なお、図9(a),(b)において、図1〜6と同一符号を付した部分は、同一または相当する部分を示している。
図10(a),(b)、図11(a),(b)、図12(a),(b)は、本願発明のセラミック電子部品のケース固定用の段部およびケースの脚部の構造の変形例を示す図である。
本願発明において、ケース固定用の段部の形状、構造は、上記実施例1の形状、構造に限られるものではなく、図10(a),(b)、図11(a),(b)、図12(a),(b)に示されているような種々の構造とすることができる。
したがって、本願発明は、例えば、シールドケースを備えたモジュール基板などの、種々のセラミック電子部品に広く適用することが可能である。
4 固定面(平板)
5 外部電極
5a 外部電極用の厚膜電極
7 弾性体
8 平板状の圧着用金型
10 未焼成セラミック体
10a 基板用グリーンシート
11 積層体(厚膜電極付き未焼成セラミック体)
12 補助層付き未焼成セラミック体
13 圧着体
14 第1表面実装部品
14a 半導体素子
14b チップ部品
15 第2表面実装部品
15a 半導体素子
15b チップ部品
18 ケース
19 脚部
19a 脚部の真っ直ぐに延びた部分
19b 係止突起
20 補助層
20a 補助層用(拘束層用)グリーンシート
21 マザーボード
22 接続用ランド
25 プレス用型
25a プレス用型の凸部
25b プレス用型の凹部
30,30a,30b 段部
31 段部の底面部分
32 段部の側壁部分
33 ケース固定用電極
33a 厚膜電極
34 接合材(はんだ)
40 凸部
A セラミック電子部品(モジュール基板)
F1 第1主面
F2 第2主面
Claims (8)
- 第1主面および第2主面を有するセラミック基板を素体とし、前記第1主面には、第1表面実装部品が搭載されているとともに、前記第1表面実装部品を覆うケースが設けられており、前記第2主面には、マザーボードヘの接続用の外部電極を有するセラミック電子部品であって、
前記第1主面には、前記ケースを前記セラミック基板に固定するための段部が形成されており、
前記第2主面には、前記段部に対向する位置に凸部が形成され、かつ、前記凸部上に前記外部電極が形成されていること
を特徴とする、セラミック電子部品。 - 前記第1主面の前記段部が、底面部分と側壁部分とを備え、前記底面部分および前記側壁部分の少なくとも一方に、ケース固定用電極が設けられており、前記ケースの脚部が、前記ケース固定用電極に接合材を介して接合されていることを特徴とする、請求項1記載のセラミック電子部品。
- 前記第2主面の前記凸部以外の領域に、第2表面実装部品が搭載されていることを特徴とする、請求項1または2記載のセラミック電子部品。
- 前記セラミック基板は、複数のセラミック層を積層してなるセラミック多層基板であることを特徴とする、請求項1〜3のいずれかに記載のセラミック電子部品。
- 第1主面および第2主面を有するセラミック基板を素体とし、前記第1主面には、第1表面実装部品が搭載されているとともに、前記第1表面実装部品を覆うケースが設けられており、前記第2主面には、マザーボードヘの接続用の外部電極を有するセラミック電子部品の製造方法であって、
(a)焼成後に前記セラミック基板となる未焼成セラミック体の第2主面の所定の位置に、焼成後に前記外部電極となる厚膜電極を印刷して、厚膜電極付き未焼成セラミック体を形成する工程と、
(b)前記厚膜電極付き未焼成セラミック体の、第1主面および第2主面の少なくとも一方側にプレス用型を配設し、プレスすることにより、前記厚膜電極付き未焼成セラミック体の前記第1主面に段部が形成されるとともに、前記厚膜電極付き未焼成セラミック体の前記第2主面には、前記段部に対向する位置に凸部が形成され、かつ、前記凸部上に前記厚膜電極が位置するように、前記厚膜電極付き未焼成セラミック体を変形させる工程と、
(c)前記厚膜電極付き未焼成セラミック体を焼成して、前記厚膜電極付き未焼成セラミック体の前記第1主面に、前記ケースを前記セラミック基板に固定するための段部を備え、前記第2主面には、前記段部に対向する位置に凸部を備え、かつ、前記凸部上に前記外部電極を備えたセラミック基板を得る工程と、
(d)前記素体である前記セラミック基板の前記第1主面に、第1表面実装部品を搭載する工程と、
(e)前記セラミック基板の前記第1主面側に、前記第1表面実装部品を覆うケースを配設し、前記ケースを前記段部に固定する工程と
を具備することを特徴とするセラミック電子部品の製造方法。 - 前記(a)の工程で、焼成後に前記セラミック基板となる未焼成セラミック体の第2主面の所定の位置に、焼成後に前記外部電極となる厚膜電極を印刷するとともに、未焼成セラミック体の第1主面の所定の位置に前記ケースを固定するためのケース固定用電極となる厚膜電極を印刷して、厚膜電極付き未焼成セラミック体を形成し、
前記(b)の工程で、前記厚膜電極付き未焼成セラミック体の、第1主面および第2主面の少なくとも一方側にプレス用型を配設し、プレスすることにより、前記厚膜電極付き未焼成セラミック体の前記第1主面に前記段部が形成され、かつ、前記段部の前記底面部分および前記側壁部分の少なくとも一方に前記厚膜電極が位置するとともに、前記第2主面に前記凸部が形成され、かつ、前記凸部上に前記厚膜電極が位置するように、前記厚膜電極付き未焼成セラミック体を変形させること
を特徴とする請求項5記載のセラミック電子部品の製造方法。 - 前記厚膜電極付き未焼成セラミック体の表面に、前記未焼成セラミック体が焼結する温度では実質的に焼結しない材料を用いて形成した補助層が配設された状態で、前記厚膜電極付き未焼成セラミック体を変形させる工程を実施することを特徴とする請求項5または6記載のセラミック電子部品の製造方法。
- 前記プレス用型が、前記未焼成セラミック体が焼結する温度では実質的に焼結しない材料を用いて形成したものであることを特徴とする請求項5〜7のいずれかに記載のセラミック電子部品の製造方法。
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008129877A1 (ja) * | 2007-04-17 | 2008-10-30 | Panasonic Corporation | Led実装基板 |
JP2010056463A (ja) * | 2008-08-29 | 2010-03-11 | Tdk Corp | 電子部品モジュール及び電子部品モジュールの製造方法 |
WO2012135406A2 (en) | 2011-04-01 | 2012-10-04 | Schlumberger Canada Limited | High density microelectronics packaging |
JP2013526037A (ja) * | 2010-04-23 | 2013-06-20 | クリー インコーポレイテッド | リードフレームとセラミック材料とを有する固体発光ダイオードパッケージ及びその形成方法 |
EP3016138A1 (en) * | 2014-10-29 | 2016-05-04 | Infineon Technologies North America Corp. | Packaged assembly for high density power applications |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02133942A (ja) * | 1988-11-14 | 1990-05-23 | Nec Kyushu Ltd | セラミックチップキャリア型半導体装置 |
JPH03227559A (ja) * | 1990-02-01 | 1991-10-08 | Toto Ltd | セラミック製チップキャリヤの製造方法 |
JP2004022841A (ja) * | 2002-06-17 | 2004-01-22 | Kyocera Corp | 配線基板 |
JP2004356526A (ja) * | 2003-05-30 | 2004-12-16 | Mitsumi Electric Co Ltd | 電子モジュール |
JP2005064157A (ja) * | 2003-08-08 | 2005-03-10 | Alps Electric Co Ltd | 電子回路モジュール |
-
2005
- 2005-08-12 JP JP2005234876A patent/JP4581903B2/ja active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02133942A (ja) * | 1988-11-14 | 1990-05-23 | Nec Kyushu Ltd | セラミックチップキャリア型半導体装置 |
JPH03227559A (ja) * | 1990-02-01 | 1991-10-08 | Toto Ltd | セラミック製チップキャリヤの製造方法 |
JP2004022841A (ja) * | 2002-06-17 | 2004-01-22 | Kyocera Corp | 配線基板 |
JP2004356526A (ja) * | 2003-05-30 | 2004-12-16 | Mitsumi Electric Co Ltd | 電子モジュール |
JP2005064157A (ja) * | 2003-08-08 | 2005-03-10 | Alps Electric Co Ltd | 電子回路モジュール |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008129877A1 (ja) * | 2007-04-17 | 2008-10-30 | Panasonic Corporation | Led実装基板 |
JP2010056463A (ja) * | 2008-08-29 | 2010-03-11 | Tdk Corp | 電子部品モジュール及び電子部品モジュールの製造方法 |
JP2013526037A (ja) * | 2010-04-23 | 2013-06-20 | クリー インコーポレイテッド | リードフレームとセラミック材料とを有する固体発光ダイオードパッケージ及びその形成方法 |
US9240526B2 (en) | 2010-04-23 | 2016-01-19 | Cree, Inc. | Solid state light emitting diode packages with leadframes and ceramic material |
WO2012135406A2 (en) | 2011-04-01 | 2012-10-04 | Schlumberger Canada Limited | High density microelectronics packaging |
EP2695188A2 (en) * | 2011-04-01 | 2014-02-12 | Services Petroliers Schlumberger | High density microelectronics packaging |
EP2695188A4 (en) * | 2011-04-01 | 2014-10-15 | Services Petroliers Schlumberger | PACKAGING HIGH DENSITY MICROELECTRONIC EQUIPMENT |
US9431375B2 (en) | 2011-04-01 | 2016-08-30 | Schlumberger Technology Corporation | High density microelectronics packaging |
EP3016138A1 (en) * | 2014-10-29 | 2016-05-04 | Infineon Technologies North America Corp. | Packaged assembly for high density power applications |
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