JP4932912B2

JP4932912B2 - パッシブ埋設構造の上部導電層に対するブリッジ相互接続を有する小型電子装置、およびこれを製作する方法

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Publication number: JP4932912B2
Application number: JP2009541488A
Authority: JP
Inventors: サラマ，イスラム; セー，フアンキアット; ミン，ヨンギ
Original assignee: インテルコーポレイション
Priority date: 2006-12-13
Filing date: 2007-12-06
Publication date: 2012-05-16
Anticipated expiration: 2027-12-06
Also published as: US20080142253A1; TWI348880B; TW200847860A; KR101100946B1; US7738257B2; KR20090079263A; WO2008076659A1; CN101563963A; JP2010512667A; CN101563963B

Description

全般に、本発明の実施例は、小型電子装置の製作の分野に関する。特に、本発明の実施例は、埋設されたアクティブまたはパッシブな部材を有する小型電子基板に関する。

家庭用電化製品における可動性に対する要求の高まりにより、製造者には、さらなる寸法の小型化のため、電子技術（例えば半導体装置）のより一層の進展が求められている。それと同時に、機能性、速度、ノイズ除去性能等に対する高まる要求により、製造者には、家庭用電化製品に使用されるパッシブ部材（例えばキャパシタおよびレジスタ）の数を増やすことが求められる。従来、パッシブ部材の集積化は、これらの部材を、パッケージおよび／またはプリント回路基盤（PCB）の基板表面に取り付けることにより行われてきた。しかしながら、基板表面におけるパッシブ部材の配置の制約により(半導体装置からの固有の距離のため)、パッシブ部材の作動能力、および基板の拡張性は、限定されている。

一つの方法として、製造者は、基板中にパッシブ部材を埋設することにより、この問題に対処することを検討している。この技術は、埋設パッシブ技術と称される。この技術により、表面の利用場所の自由度が広がり、基板の小型化が可能となる。また、埋設部材は、IC信号が伝播するより直接的な経路を提供するため、速度および信号統合性も改善される。

埋設パッシブ技術に関する特に大きな関心分野の一つは、有機パッケージ（例えば、ビスマレイミドトリアジン樹脂等）基板への薄膜キャパシタ（TFC）の導入である。多くの材料の中で、キャパシタ誘電体として、高kセラミック材料が検討されている。しかしながら、高kセラミック材料は、高誘電率特性を得るには、高温での処理（例えば600〜800℃での熱処理）が必要となる。これらの温度では、有機パッケージ基板が溶融してしまう。

この問題に対処するための一つの技術は、有機基板上に、既に熱処理済みの予備形成されたTFC積層体を取り付けることである。図1には、TFC積層体2の一例を示す。この積層体は、導電薄膜6および4の間に挟まれた、高kセラミック材料8を有する。図2では、TFC積層体2の導電薄膜6の一部は、パターン化され、下部電極構造10が形成されている。次に、図3では、部分的にパターン化されたTFC2は、高分子で構成された層11、14と、銅で構成された層12とを有する基板18に取り付けられる。銅で構成された層12は、ビア部13により、下側導電性構造（図示されていない）と接続される。次に、図4に示すように、導電薄膜4は、薄膜処理され、パターン化され、上部電極部21が形成される。次に、図5に示すように、高kセラミック材料、高分子で構成された層11、およびある場合には下部電極構造10の一部、を貫通するようにして、ビア開口22が形成され、銅で構成された層12の下側部分が露出される。なお、図5に示すように、ビア開口内、およびTFCの表面を覆うように、導電性材料が設置され、その後、この材料は、薄膜化されパターン化され、上部電極26が形成され、下部電極、I／O相互接続30、および／または相互接続構造等用の相互接続28がバイアス化される。

しかしながら、この集積方式を採用しても、その問題を解決することはできない。特に、下部電極110、上部電極部21、および／またはビア開口22のパターン化に必要な処理プロセスは、いずれも、高kセラミック誘電体8に損傷を与え、さらにはTFCの機能が影響を受ける可能性がある。また、薄膜フォイルのパターン処理、および予備パターン化TFCの積層工程には、TFCを含むパッケージの製造において、危険性の高い段階が存在する。

本発明では、ブリッジ相互接続を有する小型電子装置が提供される。

従来の方法を用いて有機基板に埋設されたパッシブ部材を形成する際の方法を示した断面図である。従来の方法を用いて有機基板に埋設されたパッシブ部材を形成する際の方法を示した断面図である。従来の方法を用いて有機基板に埋設されたパッシブ部材を形成する際の方法を示した断面図である。従来の方法を用いて有機基板に埋設されたパッシブ部材を形成する際の方法を示した断面図である。従来の方法を用いて有機基板に埋設されたパッシブ部材を形成する際の方法を示した断面図である。第1の参考例による、基板に非パターン化TFCを埋設する際の各種段階を示した図である。第1の参考例による、基板に非パターン化TFCを埋設する際の各種段階を示した図である。第1の参考例による、基板に非パターン化TFCを埋設する際の各種段階を示した図である。第1の参考例による、基板に埋設された非パターン化TFCをパターン処理する際の各種段階を示した図である。第1の参考例による、基板に埋設された非パターン化TFCをパターン処理する際の各種段階を示した図である。第1の参考例による、基板に埋設されたTFCを含むパッケージを示した図である。第2の実施例による、基板に埋設された非パターン化TFCをパターン処理する際の段階を示した図である。第2の実施例による、基板に埋設された非パターン化TFCをパターン処理する際の段階を示した図である。第2の実施例による、基板に埋設された非パターン化TFCをパターン処理する際の段階を示した図である。第2の実施例による、基板に埋設されたTFCを含むパッケージを示した図である。図11または15に示したいずれかのパッケージと同様のパッケージを含むシステムの概略図である。

図面の簡単化および明確化のため、図中の素子は、必ずしもスケール通りに示されてはいない。例えば、いくつかの素子の寸法は、明確化のため、他の部材に対して誇張して示されている。適切な考慮の下、図において、対応するまたは類似の素子を示す際に、参照符号が繰り返されている。

以下の詳細な記載では、小型電子装置、該装置を製造する方法、およびその装置を組み込んだシステムについて説明する。本発明を実施する際の特定の実施例の一例を示すための添付図面が参照される。本発明の思想および範囲から逸脱しないで、他の実施例が存在し、他の構造変更を採用しても良いことを理解する必要がある。

本願で使用される、上、上部、上側、下側、および隣接するという用語は、ある素子の他の素子に対する位置を表す。そのため、第2の素子の上、上部、上側、下側の、または隣接する第1の素子は、第2の素子と直接接触しても良く、あるいは、この表現は、1または2以上の介在素子を含んでも良い。また、第2の素子の隣、またはこれと隣接する第1の素子は、第2の素子と直接接触しても良く、あるいは、この表現は、1または2以上の介在素子を含んでも良い。また、その瞬間の描写および／または図において、図および／または素子は、別の態様で表しても良い。そのような場合、例えば、描写が素子A／Bを示す図X／Yに関する場合、これは、図Xが素子Aを有し、図Yが素子Bを有することを意味する。また、図Xが参照符号A／Bを示し、図Xにおいて、描写が素子A／Bを表す場合、これは、図Xにおいて、参照符号A／Bでラベル化された素子は、別の図において、参照符号Aでラベル化された素子、またはさらに別の図において、参照符号Bでラベル化された素子のいずれかに対応することを意味する。

以下、図1乃至16を参照して、このおよび他の実施例の態様を説明する。しかしながら、図面は、理解のための一例を示すためのものであり、限定的なものと解してはならないことに留意する必要がある。

図11を参照すると、この図には、第1の参考例による小型電子装置100が示されている。図11に示すように、装置は、基板118に埋設された、例えばTFC102のようなパッシブ構造を有する。パッシブ構造は、例えばTFC102のキャパシタ誘電体層108のような、誘電体層を含んでも良い。誘電体層を形成するため、いかなる種類の材料を使用しても良い。例えば、誘電体層がキャパシタ誘電体層108である場合、これは、チタン酸バリウム（BaTiO₃）、チタン酸ストロンチウム（SrTiO₃）、チタン酸バリウムストロンチウム（BaSrTiO₃）等のような、高誘電率材料（高ｋ）を有しても良い。本願の説明のため、チタン酸バリウムおよびチタン酸バリウムストロンチウムは、一般に、当業者に使用されているように、それぞれ、BTおよびBSTと称される。誘電体層は、底部導電層を覆い、この底部導電層は、示された実施例では、TFC102の底部電極層110の形態である。底部電極層110は、銅、ニッケル、白金等のような材料を含んでも良い。ある実施例では、底部電極層110は、厚さが約5〜約40μmの間である。ある実施例では、底部電極層110は、銅で構成され、厚さは、約10〜約20μmの間である。図11に示すように、上部電極層104の形態の上部導電層は、キャパシタ誘電体層108を覆う。上部電極層104は、銅、ニッケル等の金属材料を含んでも良い。上部電極層104は、厚さが約20〜100μmの間の金属フォイル層を含んでも良い。ある実施例では、上部電極層104は、厚さが約30μmのニッケルフォイルを有する。図11では、TFC102は、基板118に埋設された状態で示されている。ある実施例では、例えば図11に示すように、基板118は、高分子で構成された層111、114、および下側導電構成層112を含むパッケージ基板を有する。そのような場合、基板118は、さらに、下側層116を有し、この層は、当業者には容易に理解されるように、コア、追加の高分子で構成された層、および導電構成層を有する。下側導電構成層112は、相互接続層112’およびビア112”を有する。高分子で構成された層111および114は、例えば、味の素構成膜（ABF）のような誘電体材料を用いて形成される。下側導電構成層112は、例えば、銅を用いて形成されても良い。基板118のようなパッケージ基板の構成層の使用および形成は、当業者には良く知られている。例えば、基板118は、有機基板を有しても良く、この基板は、ビスマレイミドトリアジン樹脂を含むコアを有する。ただし、実施例による基板は、必ずしもパッケージ基板に限定される必要はなく、例えばPCB基板のような、パッシブ構造の埋設に等しく機能する、いかなる他の種類の基板を含んでも良い。

再度図11を参照すると、装置100は、さらに、導電性ビア120を有し、このビアは、構成層111を貫通して延在し、底部電極層110から電気的に絶縁される。さらに装置100は、上部電極層104の上部に、高分子で構成された層111を有する。示された実施例では、導電性ビア120の電気的絶縁は、ビア120を覆う相互接続120’と底部電極層110の隣接部分の間の、高分子で構成された層111の一部によって行われる。さらに、装置100は、ブリッジ相互接続124を有し、この相互接続は、ビア120を上部電極104に電気的に結合または接続する。導電性ビア120と上部電極104の接続は、高分子で構成された層111を貫通して延在し、導電性ビア120とブリッジ相互接続とを接続する導電性ビア126の存在によって、およびブリッジ相互接続124から、高分子で構成された層111を貫通して上部電極層104まで延在する、導電性ビア128の存在によって、行われる。図11の一例としての装置から、この装置構造では、基板を介して、埋設されたパッシブ構造の上部導電層までの電気的接続が可能となり、埋設処理の前に、パッシブ構造の底部導電層を予めパターン処理する必要はないことが理解される。示された実施例では、そのような電気的接続は、ブリッジ相互接続124およびビア126、128のような、ブリッジ相互接続および追加のビアの存在によってもたらされ、ブリッジ相互接続は、上部電極の側に設置され（必ずしも隣接させる必要はない）、この上部電極は、パッシブ構造の誘電体層から遠ざかる側に配置される。図11に示す実施例では、そのような電気的接続の底部導電層との間の絶縁は、上部導電層を覆うように設置された、追加の高分子で構成された層によって行われる。さらに、装置100は、バイアス化導電性ビア130を有しても良く、このビアは、底部電極層110に結合されるが、良く知られた方法で、上部電極層104から絶縁される。さらに、装置100は、I／O相互接続（図示されていない）を有し、これは、上部または底部電極層のいずれかに結合されることなく、TFCを介した電気的接続を提供する。埋設パッシブ構造用のバイアス化導電性ビアおよびI／O相互接続を提供することは、良く知られている。

ここで、図15を参照すると、図には、第2の実施例による小型電子装置200が示されている。前述の図11と同様、この装置は、例えば、基板218に埋設されたTFC202のような、パッシブ構造を有する。パッシブ構造は、例えば、TFC202のキャパシタ誘電体層208のような、誘電体層を有しても良い。誘電体層は、底部導電層を覆い、示された実施例では、この底部導電層は、TFC202の底部電極層210の形態である。図15に示すように、上部電極層204の形態の上部導電層は、キャパシタ誘電体層208を覆う。TFC202は、基板218に埋設された状態で示されている。ある実施例では、例えば図15に示すように、基板218は、高分子で構成された層211、214、および下側導電性構成層212を有するパッケージ基板を有しても良い。そのような場合、基板218は、さらに、下側層216を有し、この層は、コアと、追加の高分子で構成された層と、導電性構成層とを有しても良く、これは、当業者には容易に認識される。下側導電性構成層212は、相互接続212’およびビア212”を有する。TFC202および基板218用の材料と仕様は、前述の図11の実施例のTFC102および基板118に関して示した材料と仕様に対応しても良いことに留意する必要がある。図11の装置100と同様、装置200は、さらに、バイアス化導電性ビア230を有しても良く、このビアは、底部電極層210に結合され、従来の方法で、上部電極層204から絶縁される。さらに装置200は、I／O相互接続（図示されていない）を有しても良く、この相互接続は、TFCを介した電気的接続を提供するが、上部または底部電極層のいずれかとは結合されない。前述のように、埋設パッシブ構造用のバイアス化導電性ビアおよびI／O相互接続を提供することは、従来から知られている。

再度図15を参照すると、さらに装置200は、導電性ビア220を有し、このビアは、構成層211を貫通して延在し、底部電極層210から電気的に絶縁される。さらに装置200は、導電性ビア220の側壁を取り囲む、絶縁スリーブ222の形態の絶縁材料を有する。示された実施例では、導電性ビア220の電気的絶縁は、ビア220と底部電極層210の隣接する部分の間の、絶縁スリーブ222の一部の存在によってもたらされる。さらに、装置200は、ブリッジ相互接続224を有し、これは、導電性ビア220を上部電極204に電気的に結合または接続する。導電性ビア220と上部電極204の接続は、導電性ビア220に接続されたブリッジ相互接続224の存在によって行われ、これは、スリーブ222の被覆絶縁リング部226を横断して延在し、上部電極層204を覆う。図11の実施例と同様に、図15の一例としての装置から、この装置構造では、基板を介して、埋設されたパッシブ構造の上部導電層までの電気的接続が可能となり、埋設処理の前に、パッシブ構造の底部導電層を予めパターン化する必要はないことが理解される。示された実施例では、そのような電気的接続は、上部導電層を覆い、基板の導電性ビアに接続されたブリッジ相互接続の存在によってもたらされ、ブリッジ相互接続は、上部電極のパッシブ構造の誘電体層から遠ざかる側に設置される。図15に示された実施例では、そのような電気的接続の底部導電層に対する絶縁は、導電性ビアの側壁を取り囲む絶縁スリーブによって行われる。

次に、図6乃至15を参照すると、これらの図には、図11の装置100または図15の装置200のような装置を製作する方法を実施する各段階が示されている。特に、図6乃至8に示す段階は、図11または図15のいずれかの実施例の製作に適しており、図9乃至10に示す段階は、図11の実施例の製作に関連し、図12乃至14に示す段階は、図15の装置の製作に関連する。簡略化のため、前述の図11および15に関する、基板の下側層116／216の描写は、図6乃至10、12および14では、省略されていることに留意する必要がある。

まず図6乃至8を参照すると、実施例による小型電子装置を製作する方法は、図6に示すように、パターン化されていないパッシブ小型電子構造を提供するステップと、図7に示すように、基板にパッシブ構造を埋設するステップと、図8に示すように、パッシブ構造をパターン処理するステップとを有する。図6乃至8において、前述の図11または15のいずれかの素子に対応する素子には、図11または15のこれらのものに対応する参照符号が付されていることに留意する必要がある。従って、図6乃至8の描写において、各種部材の参照は、代わりに、これらの部材が、前述の図11の装置100または図15の装置200を構成する際に、等しく使用できることを示唆するものである。また、図6乃至10、または12乃至14のいずれかにおいて、図11または15のいずれかの既存の素子と対応する素子は、図11または15に示したものと同様の仕様の、同じ材料で構成されても良いことに留意する必要がある。

図6を参照すると、実施例の方法は、パッシブ小型電子構造101／201を提供するステップを有し、この構造は、未パターン化低部電極層110／210と、底部電極層110／210を覆う未パターン化キャパシタ誘電体層108／208と、キャパシタ誘電体層108／208を覆う未パターン化上部電極層104／204とを有する。構造101／201は、例えば、当業者には良く知られた、ドリル穴マーク150／250のような、基準マークを有するように示されている。

図7を参照すると、実施例の方法は、パッシブ構造101／201を基板118／218に埋設するステップを有する。例えば、埋設ステップは、パッシブ構造101／201上の基準マーク150／250を、基板レベルマーク150’／250’に位置合わせするステップを含んでも良い。基板レベルマークク150’／250’は、パッシブ構造101／201よりも下側の層、すなわち導電層112／212で、パネルレベルで、およびパネルレベルと相関するユニットレベルでパターン化されても良い。ユニットレベルでの位置合わせによって、位置合わせの精度が向上する。しかしながら、マークの使用は、単に、本実施例の任意事項であることに留意する必要がある。さらに、実施例は、未パターン化パッシブ構造101／201を、基板118／218の高分子で構成された層111／211に取り付けるステップを有しても良い。図7に示すように、高分子で構成された層111／211は、例えば、当業者には良く知られたBステージの未硬化誘電体層である。図7に示すように、埋設ステップは、良く知られた方法で、高分子で構成された層111／211を硬化するステップを含んでも良い。

図8を参照すると、実施例の方法は、埋設ステップの後に、パッシブ構造101／201をパターン処理するステップを有しても良い。示された実施例では、パターン化ステップは、最初に、上部電極層104／204を薄膜化するステップと、その後の、これをパターン処理して、開口105／205を形成するステップとを有し、キャパシタ誘電体層108／208の一部が露出される。ある実施例では、薄膜化ステップは、例えば、湿式エッチング処理プロセス、乾式エッチング処理プロセス、研磨処理ステップ、またはこれらの組み合わせ等を用いるステップを有しても良い。上部電極層がニッケルを含む場合、薄膜化ステップは、これを、塩化鉄（FeCl₃）のような湿式エッチング剤でエッチングすることにより、行われても良い。ある実施例では、上部電極層104／204は、約10〜20μmの間まで薄膜化される。薄膜化処理により、除去する必要がある導電性材料の量が減少し、上部電極層構造のパターン化が容易となる。薄膜化ステップの後、電極層104／204は、レジストを用いてパターン化されても良く、その後、図のような開口105／205が形成される。エッチング処理は、湿式または乾式エッチング処理プロセスを用いて行われても良い。ある実施例では、上部電極層104／204は、塩化鉄溶液を用いて、エッチングされても良い。

図8の構造を形成した後、実施例の方法は、高分子で構成された層111／211を貫通して延伸し、底部電極層110／210から電気的に絶縁された導電性ビア120／220（図11および15参照）を提供するステップと、底部電極層110／210から導電性ビア120／220を絶縁する絶縁材料122／222を提供するステップと、導電性ビア120／220を上部電極層104／204に電気的に接続するブリッジ相互接続124／224を提供するステップとを有する。

次に、図9および10を参照すると、これらの図には、前述のように、例えば図8の構造から始まり、図11の装置100を形成する段階が示されている。

図9に示すように、第1の参考例による導電性ビアを提供するステップは、キャパシタ誘電体層108および底部電極層110をパターン化して、開口107を形成するステップを有し、この開口により、高分子で構成された層111の一部が露出する。誘電体層108をパターン化するステップは、従来のリソグラフィー法とエッチングパターン処理プロセス、リフトオフ処理プロセス、または例えばレーザアブレーション法のような物理的な除去技術を用いて行われても良い。第1の参考例の方法による導電性ビアを提供するステップは、さらに、ビア開口109を提供するステップを有し、このビアは、高分子で構成された層111の露出部分から、この層を貫通して、基板118の下側導電性構造112まで延伸する。ビア開口109は、例えば、エッチング処理のような化学的方法、または例えばレーザドリル処理のような物理的な方法を用いた、良く知られた方法で提供されても良い。図11に関して前述したように、底部電極層110に向かってバイアス化されたビア130のその後の提供のため、良く知られた方法で、構成層111／211を貫通して、下側導電性構成層112まで、追加のビア開口113が設けられても良い。

図10に示すように、第1の参考例による導電性ビアを提供するステップは、さらに、ビア開口109に、導電性材料を充填して、導電性ビア120を提供するステップを有する。導電性材料は、良く知られた一つの技術、例えばめっき、無電解めっき、PVD等により、ビア開口109内、およびビア開口113内に設置されても良い。ビア開口内への導電性材料成膜の後、設置された導電性材料は、薄膜化され、パターン化され、導電性ビア120および130が形成される。薄膜化処理は、例えば湿式化学エッチングプロセス、乾式エッチングプロセス、および／または化学機械式研磨プロセス等を用いて、行われても良い。パターン化ステップは、従来のリソグラフィー法とエッチングパターン化処理プロセス、リフトオフプロセス等を用いて行われても良い。図10の実施例の場合、パターン処理は、導電性材料をパターン化して、底部電極層110から導電性ビア120を分離するステップを有する。パターン化処理は、さらに、導電性ビア130に接続された導電性材料をパターン化して、これらのビアを上部電極層104から分離するステップを有しても良い。図10に示す構造は、半追加プロセス用いて、例えば、基板レベルのマーク150’に基づいたリソグラフィー位置合わせ法を用いて、形成されても良い。

次に、図11を参照すると、実施例の方法は、さらに、上部電極層104上に、高分子で構成された層122を提供するステップを有する。高分子で構成された層122からの材料は、底部電極層110から、導電性ビア120を絶縁するように設置される。構成層122は、例えば、良く知られた方法で、上部電極層104上に積層されても良い。その後、例えば導電性ビア120を提供することに関連して示した前述のような、例えば、対応するビア開口を穴開け処理し、これを導電性材料で充填する方法のような、良く知られた方法で、構成層122に、ビア126、128および130が提供される。

図11を参照すると、ブリッジ相互接続124を提供するステップは、さらに、構成層122上に金属化層を提供し、この金属化層をパターン化して、ブリッジ相互接続を得るステップを有する。前述のように、金属化層の提供は、例えば、無電解めっきとその後の電解めっきのような、良く知られたいずれかの方法で行われる。パターン化処理は、従来のリソグラフィー法とエッチングパターン化プロセス、またはリフトオフプロセス等を用いて行われる。パターン化ステップは、金属化層をパターン化するステップを有し、導電性ビア126、128を、残りのビアから分離しても良い。図11に示す構造は、半追加処理プロセスを用いて、例えば基板レベルのマーク150’に基づくリソグラフィー位置合わせ法を用いて、形成されても良い。

前述のように、図12乃至14に示す段階は、例えば図8の構造から開始された、図15の実施例の製造に関係する。以下、これらの段階について、順次説明する。

図12を参照すると、第2の実施例の方法による導電性ビアを提供するステップは、絶縁ビア開口217を提供するステップを有し、この開口は、開口205の一つにおいて、キャパシタ誘電体層208の露出部分の一つから、層208を通り、基板218の下側導電性構造212まで延伸する。絶縁ビア開口217は、例えば、レーザドリル法またはエッチング法を用いた、良く知られた方法で提供される。

図13に示すように、第2の実施例による導電性ビアを提供するステップは、さらに、絶縁ビア開口217を、絶縁材料222で充填するステップを有する。絶縁材料222は、良く知られたいずれかの技術を用いて、例えば塗布法またはインクジェット法を用いて、絶縁ビア開口217内に設置されても良い。ある実施例では、絶縁材料222は、例えば、エポキシまたは高分子／セラミック複合材を有しても良い。絶縁材料222の提供後に、任意で、電極金属のエッチングバックおよび研磨が行われても良い。金属のエッチングバックは、金属電極を減らし、想定される研磨の際に、絶縁材料を露出させるために必要となる。研磨処理は、絶縁材料の露出上部表面が、平坦で比較的スムーズになるように行われても良く、金属電極表面に対する密着度が高まる。

図14を参照すると、導電性ビアを提供するステップは、絶縁材料222を貫通して、下側導電性構造212まで延伸する導電性ビア開口209を提供するステップを有し、絶縁ビア開口209内に、絶縁スリーブ223が残留する。ビア開口209は、例えば、レーザドリル処理またはエッチング処理を用いた、良く知られた方法で提供される。ビア開口の提供は、さらに、従来の除去処理に似た粗面化処理ステップを有し、これにより、絶縁材料に対するビアの導電性材料の密着性が向上する。図15に関して説明したように、底部電極層210の方にバイアス化されたビア230のその後の提供のため、良く知られた方法で、構成層211を貫通し、下側導電性構成層212まで延伸する、追加のビア開口213が提供されても良い。

次に、図15を参照すると、第2の実施例による導電性ビアを提供するステップは、さらに、導電性材料でビア開口209を充填するステップを有し、導電性ビア220が提供される。導電性材料は、例えばめっき、無電解めっき、PVD等の、従来良く知られたいずれかの技術により、ビア開口209内およびビア開口213内に設置されても良い。ビア開口内の導電性材料の設置後、設置された導電性材料は、薄膜化され、パターン化され、導電性ビア220および230を形成しても良い。薄膜化ステップは、例えば、湿式化学エッチング処理プロセス、乾式エッチング処理プロセス、および／または化学機械式研磨プロセス等を用いて行われる。パターン化処理は、従来のリソグラフィー法とエッチングパターン化処理プロセス、またはリフトオフプロセス等を用いて行われても良い。パターン化処理は、導電性ビア230に接続される導電性材料をパターン化するステップを有しても良く、これにより、これらのビアが、上部電極層204から分離される。図15に示す構造は、例えば、基板レベルのマーク250’に基づいたリソグラフィー位置合わせ法のような、半追加処理プロセスを用いて形成される。

再度図15を参照すると、ブリッジ相互接続224を提供するステップは、導電性ビア220および上部電極204上に、金属化層を提供するステップと、金属化層をパターン化して、ブリッジ相互接続224を得るステップとを有する。前述のように、金属化層の提供は、良く知られたいずれかの方法、例えば無電解めっきとその後の電解めっきにより行われる。パターン化処理は、従来のリソグラフィー法とエッチングパターン化処理プロセス、またはリフトオフプロセス等を用いて、行われても良い。図15に示す構造は、例えば、基板レベルのマーク250’に基づいたリソグラフィー位置合わせ法のような、半追加処理プロセスを用いて形成される。

実施例では、緻密な設計ルールを定めることにより、予めパターン化された薄膜部材を有機基板に集積する際の、高い危険性のある処理プロセスに対処することができ、この方法では、将来のTFC技術の拡張が容易となるという利点が得られる。ブリッジ相互接続の形態で、革新的な構造を提供することにより、本実施例では、未パターン化TFCを、完全に構成基板に埋設することが可能となり、従来の位置合わせ誤差に起因した設計への悪影響を、実質的に軽減することができ、薄膜フォイルのパターン化または予備パターン化TFCの積層に必要な処理プロセスを排除することができる。従って、本実施例では、ビアピッチが緻密な高容量製造用の、および次世代製品の製造用の、低リスクで拡張性のある埋設処理プロセスを使用することが可能となる。現在、TFC上のビアを、基板の既設の下側導電性構造と電気的に接続するため、予備パターン化TFCの埋設処理には、基板に対するTFCの正確な位置合わせが必要となる。本実施例では、広範囲の位置合わせのために生じる誤差、積層誤差、TFCパターン化による誤差等を含む、従来のTFCの埋設法に関する誤差が軽減される。そのような誤差のため、通常、基板に対する高い歩留まり要求を満たすことが難しくなり、設計ルールを緩和する必要が生じる。しかしながら、設計ルールを緩和すると、将来の設計ルールに対するTFC埋設技術の性能／拡張性が制限されてしまう。本実施例では、基板の基準マークのみに基づいて、位置合わせを行うことが可能となり、位置合わせ誤差のいくつかの因子が排除される。また、本実施例では、TFCを介した、TFCの上部電極層への接続のブリッジバックが可能となり、供給者による供給の前／埋設の前に、TFCをパターン化する必要がなくなるという有意性が得られる。本実施例では、既存のプロセス工程段階を使用することができ、現在のTFC技術の能力および機器を使用することができる。

図16を参照すると、図には、本発明の実施例に使用され得る、多くの想定されるシステム900の一つが示されている。ある実施例では、電子組立体1000は、図11の装置100または図15の装置200のような、小型電子装置を有する。組立体1000は、さらに、マイクロプロセッサを有しても良い。別の実施例では、電子組立体1000は、特定用途向けIC（ASIC）を有しても良い。チップセットの集積回路（例えば、グラフィック、サウンド、および制御チップセット）は、本発明の実施例により、パッケージ化されても良い。

図7に示す実施例の場合、システム900は、さらに、メインメモリ1002、グラフィックプロセッサ1004、大容量記憶装置1006、および／またはバス1010により相互に接続された、入力／出力モジュール1008を有しても良い。メモリ1002の一例には、これに限られるものではないが、スタティックランダムアクセスメモリ（SRAM）およびダイナミックランダムアクセスメモリ（DRAM）が含まれる。大容量記憶装置1006の一例には、これに限られるものではないが、ハードディスクドライブ、コンパクトディスクドライブ（CD）、およびデジタル多用途ディスクドライブ（DVD）等が含まれる。入力／出力モジュール1008の一例には、これに限られるものではないが、キーボード、カーソル制御配置、ディスプレイ、およびネットワークインターフェース等が含まれる。バス1010の一例には、これに限られるものではないが、周辺制御インターフェース（PCI）バス、および産業標準アーキテクチャ（ISA）バス等が含まれる。各種実施例において、システム90は、無線携帯電話、パーソナルデジタルアシスタント、ポケットPC、タブレットPC、ノート型PC、デスクトップコンピュータ、セットトップボックス、メディアセンターPC、DVDプレーヤ、およびサーバであっても良い。

前述の各種実施例は、一例を示すためのものであり、本発明を限定するものではない。従って、本発明の実施例に詳細な記載があっても、特許請求の範囲によって定められる本発明は、前述の記載の特定の詳細部によって限定されるものではないことが理解される。本発明の範囲または思想から逸脱しないで、多くの変更が可能である。

Claims

高分子で構成された層を含む基板と、
前記基板に埋設されたパッシブ構造であって、
前記高分子で構成された層を覆う底部導電層、
前記底部導電層を覆う誘電体層、および
前記誘電体層を覆う上部導電層
を有するパッシブ構造と、
前記高分子で構成された層を貫通して延在し、前記底部導電層から電気的に絶縁された導電性ビアと、
前記底部導電層から、前記導電性ビアを絶縁する絶縁材料と、
前記上部導電層の前記誘電体層から遠ざかる側に設置されたブリッジ相互接続であって、前記導電性ビアを前記上部導電層に電気的に接続するブリッジ相互接続と、
を有する小型電子装置であって、
前記上部導電層は、上部電極層であり、
前記誘電体層は、キャパシタ誘電体層であり、
前記底部導電層は、底部電極層であり、
前記上部電極層、前記キャパシタ誘電体層、および前記底部電極層の組み合わせは、前記基板に、埋設されたキャパシタ構造を形成し、
さらに、前記導電性ビアの側壁を取り囲み、前記上部導電層および前記底部導電層から、前記導電性ビアを絶縁する絶縁スリーブを有し、前記絶縁材料は、前記絶縁スリーブの一部となり、
前記ブリッジ相互接続は、平坦なブリッジ相互接続であり、前記上部導電層上および前記導電性ビア上に直接配置され、前記上部導電層に隣接して配置され、前記ビアおよび前記上部電極層を覆うことを特徴とする小型電子装置。
前記導電性ビアは、上部電極導電性ビアであり、
当該装置は、さらに、
前記キャパシタ誘電体層を貫通して延在し、前記底部電極層に接続された底部電極導電性ビアを有し、該底部電極導電性ビアは、前記上部電極層から絶縁されていることを特徴とする請求項１に記載の装置。
前記キャパシタ誘電体層は、セラミック誘電体材料を有することを特徴とする請求項１に記載の装置。
前記セラミック誘電体材料は、チタン酸ストロンチウム、チタン酸バリウムストロンチウム、および／またはチタン酸バリウムからなる群から選定されることを特徴とする請求項３に記載の装置。
前記基板は、有機基板であることを特徴とする請求項４に記載の装置。
前記基板は、ビスマレイミドトリアジン樹脂を含むコアを有することを特徴とする請求項５に記載の装置。
電子組立体と、前記電子組立体に結合されたメインメモリとを有するシステムであって、
前記電子組立体は、小型電子装置を有し、
該小型電子装置は、
高分子で構成された層を含む基板、
前記基板に埋設されたパッシブ構造であって、
前記高分子で構成された層を覆う底部導電層と、
前記底部導電層を覆う誘電体層と、
前記誘電体層を覆う上部導電層と、
を有するパッシブ構造、
前記高分子で構成された層を貫通して延在し、前記底部導電層から電気的に絶縁された導電性ビア、
前記底部導電層から前記導電性ビアを絶縁する絶縁材料、および
前記上部導電層の前記誘電体層から遠ざかる側に設置された、ブリッジ相互接続であって、前記導電性ビアを前記上部導電層に接続するブリッジ相互接続、
を有し、
前記上部導電層は、上部電極層であり、
前記誘電体層は、キャパシタ誘電体層であり、
前記底部導電層は、底部電極層であり、
前記上部電極層、前記キャパシタ誘電体層、および前記底部電極層の組み合わせは、前記基板に、埋設されたキャパシタ構造を形成し、
さらに、前記導電性ビアの側壁を取り囲み、前記上部導電層および前記底部導電層から、前記導電性ビアを絶縁する絶縁スリーブを有し、前記絶縁材料は、前記絶縁スリーブの一部となり、
前記ブリッジ相互接続は、平坦なブリッジ相互接続であり、前記上部導電層上および前記導電性ビア上に直接配置され、前記上部導電層に隣接して配置され、前記ビアおよび前記上部電極層を覆うことを特徴とするシステム。
小型電子装置であって、
高分子で構成された層を含む基板と、
前記基板に埋設されたパッシブ構造であって、
前記高分子で構成された層を覆う底部導電層、
前記底部導電層を覆う誘電体層、
前記誘電体層を覆う上部導電層
を有するパッシブ構造と、
前記パッシブ構造の第１の部分を貫通して延在する第１の導電性ビアと、
前記パッシブ構造の第２の部分を貫通して延在する第２の導電性ビアであって、前記上部導電層から絶縁され、前記底部導電層に電気的に接続された第２の導電性ビアと、
前記第１の導電性ビアの側壁を取り囲み、前記上部導電層および前記底部導電層から、前記第１の導電性ビアを絶縁する絶縁スリーブと、
前記上部導電層の前記誘電体層から遠ざかる側に設置された、ブリッジ相互接続であって、前記第１の導電性ビアを前記上部導電層に電気的に接続するブリッジ相互接続と、
を有し、
前記上部導電層は、上部電極層であり、
前記誘電体層は、キャパシタ誘電体層であり、
前記底部導電層は、底部電極層であり、
前記上部電極層、前記キャパシタ誘電体層、および前記底部電極層の組み合わせは、前記基板に、埋設されたキャパシタ構造を形成し、
前記ブリッジ相互接続は、平坦なブリッジ相互接続であり、前記上部導電層上および前記第１の導電性ビア上に直接配置され、前記上部導電層に隣接して配置され、前記第１の導電性ビアおよび前記上部電極層を覆うことを特徴とする小型電子装置。