WO2006001505A1 - プリント配線板及びその製造方法 - Google Patents

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WO2006001505A1
WO2006001505A1 PCT/JP2005/012146 JP2005012146W WO2006001505A1 WO 2006001505 A1 WO2006001505 A1 WO 2006001505A1 JP 2005012146 W JP2005012146 W JP 2005012146W WO 2006001505 A1 WO2006001505 A1 WO 2006001505A1
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lower electrode
wiring board
capacitor
printed wiring
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Takashi Kariya
Akira Mochida
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Ibiden Co., Ltd.
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Definitions

  • the present invention relates to a printed wiring board and a method for manufacturing the same, and more specifically, a printed wiring for mounting a semiconductor element including a capacitor portion having a structure in which a high dielectric layer made of ceramic is sandwiched between an upper electrode and a lower electrode.
  • Japanese Laid-Open Patent Publication No. 2000-087 971 proposes that a thin film capacitor portion is built in a printed wiring board (see FIG. 21).
  • a laminate 10 is formed by laminating a peeling layer 1 0 1, an electrode layer 1 0 2, a dielectric layer 1 0 3, an electrode layer 1 0 4, and an insulating layer 1 0 5 in this order on a silicon wafer 1 0 0. 6 (see Fig.
  • the electrode layer 1 0 4 of the capacitor part 1 1 3 is connected to the ground electrode 1 1 1 through the filled via 1 0 7 extending directly below, so that the capacitor part is included in the build-up flow.
  • 1 1 3 cannot be formed, and as shown in Fig. 2 1 (a) to Fig. 2 1 (b), a laminated body 1 0 6 was produced separately from the build-up flow, and then this was repeated.
  • the electrodes 1 1 1 and 1 1 2 on the substrate 1 1 0 and the filled vias 1 0 7 and 1 0 8 need to face each other, resulting in a complicated manufacturing process.
  • the present invention provides the following means. Was taken.
  • the printed wiring board of the present invention is
  • the capacitor part does not come into contact with the upper electrode or the lower electrode.
  • An upper electrode connecting portion passing through the capacitor portion in the vertical direction and electrically connected to the upper electrode of the capacitor portion through a conductor layer provided above the capacitor portion;
  • a lower electrode connecting portion that vertically penetrates the capacitor portion so as to contact the lower electrode without contacting the upper electrode of the capacitor portion;
  • the upper electrode connecting portion connected to the upper electrode of the capacitor portion passes through the capacitor portion upward and downward without contacting the capacitor portion, and passes through a conductor layer provided above the capacitor portion. It is connected to the upper electrode.
  • the lower electrode connecting portion connected to the lower electrode of the capacitor portion is not in contact with the upper electrode of the capacitor portion, but is in contact with the lower electrode. For this reason, even after covering the entire surface with a high dielectric capacitor sheet that has a structure in which a high dielectric layer is sandwiched between two metal foils in the course of build-up, and later becomes a capacitor part An upper electrode connection part and a lower electrode connection part can be formed.
  • the upper electrode connection portion and the lower electrode connection portion may be formed. it can.
  • the capacitor portion can be formed in the build-up flow.
  • top and bottom may be swapped, and the top and bottom may be replaced with left and right.
  • the capacitor unit is made of a high dielectric capacity sheet that is separately manufactured in a structure in which the high dielectric layer is sandwiched between the upper electrode and the lower electrode and covers the entire plate surface. It is preferable that it is formed.
  • printed wiring boards are often built up under a temperature condition of 200 ° C or lower, so high dielectric materials are heated to a high temperature (for example, 6 0 0 to 9 5 0 ° in the flow of build up). Since it is difficult to make ceramics by firing in C), it is preferable to separately fire a high dielectric material at a high temperature to obtain a ceramic high dielectric layer.
  • the upper electrode connection portion is electrically connected to a power supply terminal or a ground terminal of the semiconductor element
  • the lower electrode connection portion is a ground terminal of the semiconductor element or It is preferably electrically connected to the power supply terminal.
  • the on / off frequency of the semiconductor element is as high as several GHz to several tens of GHz (for example, 3 GHz to 20 GHz). Play the fruit.
  • the upper electrode connecting portion is electrically connected to a power supply conductor or a ground conductor at a lower end of a portion penetrating the capacitor portion in a vertical direction
  • the lower electrode connecting portion is formed of the semiconductor element. It is preferable that the lower end of the portion that is electrically connected to the ground terminal or the power supply terminal and penetrates the capacitor portion in the vertical direction is electrically connected to the ground conductor or the power supply terminal.
  • PZT lead zirconate titanate
  • the upper electrode and the lower electrode are formed as a solid pattern. By doing so, the area of the upper electrode and the lower electrode of the capacitor portion can be increased, and the capacitance of the capacitor portion is increased.
  • Each solid pattern is preferably provided on substantially the entire surface of the wiring board, but may be provided not on the entire surface but partially.
  • the capacitor portion is set to a distance between the upper electrode and the lower electrode that is 10 im or less and does not substantially short-circuit. By doing so, the distance between the electrodes of the capacitor portion is sufficiently small, so that the capacitance of the capacitor portion can be increased.
  • the method for producing the pudding-wiring board of the present invention includes:
  • the upper electrode sheet through hole and the lower electrode sheet through hole are formed on the high dielectric capacity sheet, and each sheet through hole is filled with high dielectric
  • a second electrical insulation layer is formed to cover the upper surface of the body capacity sheet, and the first and second holes for connecting the upper electrode and the holes for connecting the lower electrode are formed from the second electrical insulation layer, and the upper electrode is connected with a conductive material. Fill the first and second holes and connect them to make the upper electrode connection, and fill the lower electrode connection holes with conductive material to make the lower electrode connection.
  • a printed wiring board with a built-in capacitor portion in which a high dielectric layer is sandwiched between an upper electrode and a lower electrode is obtained. In this way, the upper electrode connection part and the lower electrode connection part can be formed even after the entire surface is covered with the high dielectric capacity sheet in the build-up flow.
  • a portion of a hole diameter passing through the upper electrode passes through the lower electrode. It is preferable to form so as to be larger than the hole diameter.
  • the lower electrode connection hole is formed in the step (d) through the step (C). It can be easily realized that the upper electrode is not exposed on the inner wall of the hole and the lower electrode is exposed.
  • Such a sheet through hole for the lower electrode is formed by removing the upper electrode by a predetermined area by etching or the like, and then etching the high dielectric layer and the lower electrode existing in the predetermined area portion from the predetermined area by etching or the like. It can be formed by removing only a small area.
  • the second hole for connecting the upper electrode is connected to the first electrode from above the sheet through hole for the upper electrode in the second electrical insulating layer. Open up to the power supply conductor or the dull conductor in the electrical insulation layer, and connect the lower electrode connection hole in the first electrical insulation layer from directly above the lower electrode sheet through hole in the second electrical insulation layer. It is preferable to open the ground terminal or the power supply conductor. Also said
  • the upper electrode connection portion is electrically connected to a power supply terminal or a ground terminal of a semiconductor element mounted on the printed wiring board, and the lower electrode connection portion is connected to the semiconductor element. It is preferable to electrically connect to the ground terminal or the power supply terminal. In this way, a sufficient decoupling effect can be obtained even in a situation where the on-off frequency of the semiconductor element is as high as several GHz to several tens of GHz and an instantaneous potential drop is likely to occur.
  • the high dielectric layer includes barium titanate (B a T i O, strontium titanate (S r T i O 3 ), tantalum oxide (T aO 3 , T a 2 0 5 ), lead zirconate titanate (P ZT), lead lanthanum zirconate titanate (PLZT), lead niobium zirconate titanate (PNZ T), lead calcium zirconate titanate (PCZT) and titanate
  • P ZT lead zirconate titanate
  • P ZT lead lanthanum zirconate titanate
  • PNZ T lead niobium zirconate titanate
  • PCZT lead calcium zirconate titanate
  • titanate It is preferably produced by firing a raw material containing one or more metal oxides selected from the group consisting of lead strontium zirconate (PSZT), which has a high dielectric constant. As a result, the capacitance of the capacitor section increases and a sufficient decoupling effect is obtained. It
  • the capacitor portion is set to a distance that does not substantially short-circuit, with a distance between the upper electrode and the lower electrode being 10 / m or less. . By doing so, the distance between the electrodes of the capacitor part is sufficiently small, so that the electric capacity of the capacitor part can be increased.
  • FIG. 1 is a cross-sectional view showing a schematic configuration of a Pun ⁇ wiring board 10
  • Fig. 2 is a cross-sectional view (Part 1) showing the manufacturing procedure of the Punt wiring board 10 (Part 1)
  • Fig. 3 is a cross-sectional view (Step 2) showing the manufacturing procedure of the Punt wiring board 10
  • Fig. 4 Cross-sectional view (Part 3) showing the manufacturing procedure of the Punto wiring board 10 (Part 3)
  • Fig. 5 is a cross-sectional view showing the manufacturing procedure of the Punto wiring board 10 (Part 4).
  • Cross-sectional view (No. 5) showing the manufacturing procedure of the wiring board 10 (Part 5) and FIG. 7 are cross-sectional views (No. 6) showing the manufacturing procedure of the wiring board 10
  • FIG. 9 is a cross-sectional view showing the manufacturing procedure of the printed wiring board 10 (Part 7), FIG.
  • FIG. 9 is a cross-sectional view showing the manufacturing procedure of the printed wiring board 10 (Part 8), and FIG. Cross-sectional view (No. 9) and Fig. 11 are cross-sectional views showing the manufacturing procedure of the printed wiring board 10 (No. 10)
  • Fig. 12 is a cross-sectional view showing the manufacturing procedure of the printed wiring board 10 (No. 11)
  • Figure 1 3 shows the printed wiring 10 is a cross-sectional view showing the procedure for manufacturing (No. 1 2)
  • Figure 14 is a cross-sectional view showing the procedure for manufacturing printed wiring board 10 (No. 13)
  • Figure 15 is a process for manufacturing printed wiring board 10
  • Fig. 16 is a cross-sectional view showing the manufacturing procedure of the printed wiring board 10 (No. 15) Fig.
  • FIG. 17 is a cross-sectional view showing the manufacturing procedure of the printed wiring board 10 (No. 1) 1 6)
  • Fig. 18 is a cross-sectional view showing the manufacturing procedure of printed wiring board 10 (No. 17)
  • Fig. 19 is a side view showing the manufacturing procedure of the printed wiring board 10 (Part 18).
  • Fig. 20 shows the relationship between the capacitance of the capacitor and the voltage drop of the IC chip for each driving frequency of the IC chip.
  • FIG. 21 is an explanatory diagram of a conventional example.
  • FIG. 1 is a cross-sectional view showing a schematic configuration of a printed wiring board 10 according to an embodiment of the present invention.
  • the printed wiring board 10 of the present embodiment is a so-called build-up multilayer printed wiring board, in which a capacitor portion 4 having a structure in which a ceramic high dielectric layer 43 is sandwiched between a lower electrode 41 and an upper electrode 42.
  • a semiconductor element (IC chip) that operates at a frequency of several GHz to several tens of GHz on the ground pad 6 2 and the power supply pad 6 4 formed on the mounting surface 60.
  • the ground terminal 7 2 and the power supply terminal 74 are electrically connected via solder bumps 7 6 and 7 8.
  • the capacitor part 40 is formed on the first electric insulating layer 31 formed on the upper part of the build-up part 20, and the second electric insulating layer 32 is formed on the upper part of the capacitor part 40.
  • the build-up part 20 is a part formed by stacking a conductor layer (for example, a thickness exceeding 10 im and less than 20 / zm) while forming an insulating layer on the core substrate and then connecting the layers.
  • the build-up portion 20 includes the ground conductor 2 1 extending in the up and down direction in the insulating layer 2 3 and having the ground land 2 1 a on the upper surface, and the vertical direction in the insulating layer 2 3. And a power conductor 2 2 having a power land 2 2 a on the upper surface.
  • the lower electrode 4 1 of the capacitor part 40 is made of copper foil (for example, the thickness is 20 ⁇ 50 m), which is partly removed by etching or the like, but covers almost the entire upper surface of the first electrical insulating layer 31.
  • the lower electrode 41 is electrically connected to the lower electrode connection portion 51.
  • the lower electrode connecting part 51 is not in contact with the upper electrode 42 of the capacitor part 40, but is in contact with the lower electrode 41.
  • the capacitor part 40 is vertically moved from the upper surface of the second electrical insulating layer 32. It reaches the ground land 2 1 a of the ground conductor 21 formed on the upper surface of the build-up portion 20.
  • this lower electrode connection portion 51 is a wiring pattern 51a, and this wiring pattern 51a is formed on the upper surface of the second electrical insulating layer 32 and is provided on the ground surface provided on the mounting surface 60. Electrically connected to pad 62. In this way, the lower electrode 41 is connected to the ground conductor 21 and the ground pad 62 through the lower electrode connection portion 51.
  • the ground pads 62 2 are electrically connected to each other via the conductor layer above the upper electrode 42, at least one lower electrode connection portion 51 connected to the ground pad 62 is provided. This is because all the ground pads 62 are electrically connected to the ground conductors 21 through the lower electrode connection portions 51 just by being present. By doing this, the number of holes in the upper electrode 4 2 (holes through which the lower electrode connection part 51 passes through the upper electrode 42 without contacting the upper electrode 42) is reduced. The area can be increased.
  • the upper electrode 42 in the capacitor part 40 is a solid pattern made of copper foil, and is partly removed by etching or the like, but is formed to have an area substantially equal to the lower electrode 41. Yes.
  • the upper electrode 42 is electrically connected to the upper electrode connection 52.
  • the upper electrode connecting portion 52 is composed of upper electrode connecting portion first to third portions 52a to 52c.
  • the upper electrode connecting part first part 5 2 a is connected to the capacitor part 40 from the upper surface of the second electric insulating layer 3 2 so as not to contact the lower electrode 4 1 and the upper electrode 42 of the capacitor part 40.
  • the power supply conductor 22 is formed so as to penetrate the vertical direction and reach the power supply land 22 a of the power supply conductor 22 formed on the upper surface of the buildup portion 20.
  • the upper electrode connecting part second part 52b is formed so as to reach the upper electrode 42 of the capacitor part 40 from the upper surface of the second electrical insulating layer 32.
  • the upper electrode connection part third part 52c is electrically connected to the upper electrode connection part first part 52a and the upper electrode connection part second part 52b on the upper surface of the second electrical insulating layer 32. It is formed so that it may connect.
  • the upper electrode connecting part third part 52c is formed as a wiring pattern.
  • the upper electrode connection part 52 is connected to the power supply pad 64 provided on the mounting surface 60, and the upper electrode connection part third part 52c is electrically connected to the upper electrode connection part first part 52.
  • the lower end of a is electrically connected to the power supply conductor 22 formed on the build-up portion 20.
  • the upper electrode 42 is connected to the power supply conductor 22 and the power supply pad 64 via the upper electrode connecting portion 52.
  • the upper electrode connection portion first portions 5 2 a it is not always necessary to form the same number of the upper electrode connection portion first portions 5 2 a as the power supply pads 6 4.
  • the power supply pads 64 are electrically connected to each other by the conductor layer above the upper electrode 42, the upper electrode connection part 1st part 5 connected to the power supply pad 64 2 Since at least one a is present, all power pads 6 4 are electrically connected to the power conductor 2 2 via their upper electrode connection part 1 5 2 a. It is. By doing so, holes in the lower electrode 41 and the upper electrode 42 (the upper electrode connecting portion first part 52a passes through both the electrodes 41, 42 without contacting the electrodes 41, 2). Therefore, the area of both electrodes 4 1 and 4 2 can be increased.
  • High dielectric layer 4 3 of capacitor part 40 is made of high dielectric material at high temperature (example For example, it is made of ceramics fired at 600 to 95 ° C), specifically B a T i O 3, S r T i O 3, T a 0 3 , T aa O 5 PZT, PLZT, A high-dielectric material containing one or more metal oxides selected from the group consisting of PNZT, PCZT, and PSZT is formed into a thin film of 0.1 to 10 and then fired into ceramics. Is. The high dielectric layer 43 is in contact with the lower electrode connection portion 51, but not in contact with the upper electrode connection portion 52.
  • the ground pad 62 is formed so as to be exposed on the mounting surface 60, and is electrically connected to the via hole 61 extending vertically in the insulating layer 33 formed on the upper surface of the second electrical insulating layer 32. Has been.
  • the ground pad 62 is electrically connected to the ground terminal 72 formed on the back surface of the semiconductor element 70 via the solder bump 76.
  • the via hole 61 is formed so as to connect the lower electrode connecting portion 51 and the ground pad 62 between the layers.
  • the power supply pad 64 is formed so as to be exposed on the mounting surface 60 and is electrically connected to the via hole 63 extending vertically in the insulating layer 33 formed on the upper surface of the second electric insulating layer 32. It is connected to the.
  • the power supply pad 64 is electrically connected to the power supply terminal 74 formed on the back surface of the semiconductor element 70 via the solder bump 78.
  • the via hole 63 is formed so as to connect the upper electrode connecting portion 52 and the power supply pad 64 between the layers.
  • a solder resist layer may be formed on the mounting surface 60, and the ground pad 62 and the power supply pad 64 may be configured to be exposed to the outside from the solder resist layer.
  • the semiconductor element 70 having a large number of solder bumps 76 and 78 arranged on the back surface is placed on the mounting surface 60 of the printed wiring board 10.
  • Semiconductor device 70 ground terminal 7 2, power supply terminal 7 4, signal terminal (not shown) are ground surface 6 0 ground pad 6 2, power supply pad 6 4, signal pad ( Figure) (Not shown).
  • each terminal is joined to each pad via a solder bump by reflow.
  • the printed wiring board 10 is joined to another printed wiring board such as a mother board.
  • solder bumps are formed in advance on the pads formed on the back surface of the printed wiring board 10, and are joined by riff mouths in contact with the corresponding pads on the other printed wiring boards.
  • the power supply terminal 7 4 of the semiconductor element 70 is connected to the power supply conductor 2 2 of the build-up part 20 to the upper electrode connection part 5 2, via hole 6 3, power supply pad 6 4 and solder bump 7. Power is supplied through 8.
  • the upper electrode 42 of the capacitor unit 40 is supplied with electric charges from the upper electrode connection unit 52.
  • the ground terminal 7 2 of the semiconductor element 70 is connected to the solder bump 7 6, the ground pad 6 2, the via hole 61, the lower electrode connection part 51, and the ground conductor 21 of the buildup part 20. Grounded.
  • the lower electrode 41 of the capacitor unit 40 is also grounded via the lower electrode connecting unit 51. Therefore, a positive charge is stored in the upper electrode 42 of the capacitor unit 40, and a negative charge is stored in the lower electrode 41.
  • the dielectric constant ⁇ of the high dielectric layer 4 3 is large because it is a ceramic such as barium titanate, and the electrode area S is a flat pattern on both the electrodes 4 1 and 4 2, and is almost the entire surface of the wiring board. Since the inter-electrode distance d is as small as 1, the capacitance C is sufficiently large.
  • the wiring distance between the capacitor part 40 and the semiconductor element 70 is a chip capacitor (usually, This is shorter than the wiring routing distance between the semiconductor element 70 and the mounting surface 6 70.
  • FIGS. 2 to 19 are explanatory diagrams showing the manufacturing procedure of the capacitor section.
  • a core substrate having a build-up part 20 formed on one side is used, but the manufacturing procedure of the pill-up part 20 is well known (for example, June 20, 2000). (See Nikkan Kogyo Shimbun's “Build-up Multilayer Printed Wiring Board Technology” (by Kiyoshi Takagi)).
  • the explanation of the manufacturing procedure is omitted here, and the manufacturing procedure of the capacitor section is mainly described.
  • a high-dielectric capacitor 400 having a high-dielectric layer 430 sandwiched between two copper foils 41 0 and 4 20 was prepared.
  • This high dielectric capacity sheet 400 was fabricated as follows. That is, thickness 30 to: L 0 0 im copper foil 4 10 to B a T i 0 3 , S r T i 0 3 , T a 0 3 , T a 2 0 5 , P ZT, PLZT,
  • a high-dielectric material containing one or two or more metal oxides selected from the group consisting of PNZT, PC ZT, and PSZT is used with a printing machine such as a mouthpiece or a blade.
  • a thin film having a thickness of 0.1 to 10 mm (here 1 zm) was printed to form an unfired layer.
  • the unfired layer was fired in a temperature range of 60 ° C. to 95 ° C. in a non-oxidizing atmosphere such as N 2 gas to obtain a high dielectric layer 430.
  • a copper layer is formed on the high dielectric layer 430 using a vacuum deposition device such as a spatter, and further, copper is added to the copper layer by electrolytic plating or the like to about 10 im. 42 0 was formed.
  • a copper layer is formed on the high dielectric layer 430 by using a vacuum deposition apparatus such as a spatter, and further copper is added to the copper layer by electrolytic plating or the like by about 10 m.
  • a copper foil 420 (to form the upper electrode 42 later) was formed.
  • a high dielectric capacity sheet 400 was obtained.
  • Dielectric characteristics are I NP EDANCE / GA IN PHAS E ANALYZ ER (product name: 4 1 94 A), frequency 1 kHz, temperature 25 ° C, OSC level 1 V. As a result of the measurement, the relative dielectric constant was 1,85.
  • Vacuum deposition is not limited to copper but platinum, gold, etc.
  • a metal layer of nickel, tin or the like may be formed in addition to copper.
  • the high dielectric layer is barium titanate.
  • the high dielectric layer is made of strontium titanate (S r T i 0 3 ), tantalum oxide (T a0 3 , T a 2 0 5), titanium zirconate titanate (P ZT), lead lanthanum zirconate titanate (PLZT), lead niobium zirconate titanate (PNZT), lead calcium zirconate titanate (PCZT), and zirconium titanate It can be either strontium lead (PS ZT).
  • barium titanate powder manufactured by Fuji Titanium Industrial Co., Ltd., HP BT series
  • solvent plasticizer based on the total weight of the barium titanate powder.
  • a printing machine such as a roll coater, doctor blade, or hikoko evening
  • a paste containing seeds or two or more kinds of metal oxides is printed on a thin film with a thickness of 0.1 to 10 m using a doctor blade or other printing machine, dried, and unfired. It may be a layer. After printing, this unfired layer is fired at a temperature range of 600 to 95 ° C. to obtain a high dielectric layer 430.
  • a copper layer is formed on the high dielectric layer 430 by using a vacuum deposition apparatus such as a spatter, and further copper is added on the copper layer by electrolytic plating or the like to obtain a copper foil 42 0 (later upper electrode 42 Form).
  • vacuum deposition may form a metal layer such as platinum or gold in addition to copper
  • electrolytic plating may form a metal layer such as nickel or tin in addition to copper.
  • the sputter method using barium titanate as a target is also possible.
  • the copper foil 4 10 on one side of the high-dielectric capacitor obtained in this way is thinned by etching to a thickness of 20 to 50 im, and the copper foil after etching 4 1
  • the surface (bottom surface) of 0 was roughened (see Fig. 3).
  • thermosetting resin sheet 3 10 is attached so as to cover the entire top surface of the build-up part 20.
  • the copper foil 4 1 0 which has been subjected to surface roughening of the high dielectric capacity 1400 (5 1 mm X 5 1 mm) is applied to the thermosetting resin sheet 3 1 0.
  • the thermosetting resin sheet 3 10 was completely thermoset (see FIG. 4).
  • the build-up portion 20 is formed on the upper surface of the build-up portion 20 and the ground conductor 2 1 and the power source conductor 2 2 extending vertically in the insulating layer 23. 1 having a ground land 2 1 a electrically connected to 1 and a power land 2 2 a formed on the upper surface of the pillup 20 and electrically connected to the power conductor 2 2 It was.
  • the copper foil 4 20 was thinned by etching to a thickness of 20 to 30 m (see FIG. 5), and a dry resist film, a photosensitive resist, was laminated on the copper foil 4 20 and then patterned.
  • a patterned resist 3 1 2 was formed by exposure and development through a mask (see Fig. 6). This patterning is performed so that the portion of the build-up section 20 that is directly above the ground conductor 21 and the portion that is directly above the power supply conductor 2 2 are removed. As a result, the ground land 2 1 a
  • the resist opening 3 1 2— 1 is formed directly above the power supply land 2 2 a
  • the resist opening 3 1 2— 2 is formed directly above the power supply land 2 2 a. Been formed.
  • the copper foil 4 2 0 in the resist openings 3 1 2-1 and 3 1 2-2 was removed by etching (see FIG. 7).
  • a mixed solution of sulfuric acid and hydrogen peroxide was used as an etchant so that only the copper foil 420 exposed to the outside was removed and the high dielectric layer 4.30 immediately below was not removed.
  • a dry film is used as the photosensitive resist, but a liquid resist may be used.
  • the resist 3 1 2 was removed (see Fig. 8), and the dry resist resist film was laminated again, followed by exposure and development through a pattern mask to form a patterned resist 3 1 4 (Fig. 9).
  • This patterning is performed so that the inner peripheral area A in the high dielectric layer 4 3 0 exposed to the outside is not covered with the dry film and the outer peripheral area A e X is covered with the dry film.
  • the resist opening 3 1 4 _ 1 was formed immediately above the ground land 2 la, and the resist opening 3 1 4-2 was formed immediately above the power land 2 2 a.
  • the high dielectric layer 4 30 in the resist openings 3 14-1 and 3 14-2 was removed by etching (see FIG. 10).
  • sheet through-holes 4 0 1 and 4 0 2 were formed in the high dielectric capacity sheet 400 immediately above the ground conductor 21 and the power supply conductor 2 2, respectively. become.
  • the first through hole 4 0 1 directly above the ground conductor 2 1 has a small diameter passing through the copper foil 4 2 0 and the copper foil 4 1 0 and the high dielectric layer 4 3 0.
  • the part is formed with a large diameter
  • the sheet through hole 4 0 2 just above the power supply conductor 2 2 is the part that penetrates the copper foil 4 1 0 and the high-dielectric layer 4 3 0 ′.
  • the portion penetrating 0 is formed to have a large diameter (the diameter of the lower electrode connecting portion 51 ⁇ the diameter of the upper electrode connecting portion first portion 52a).
  • thermosetting resin sheet 320 eg, ABF-45 SH from Ajinomoto Co., Inc.
  • ABF-45 SH from Ajinomoto Co., Inc.
  • thermosetting resin sheet 320 is laminated to cover the entire top surface of the substrate being fabricated, and then completely thermoset.
  • a hole was made in a predetermined position on the surface of the thermosetting resin sheet 320 using a carbon dioxide laser, a UV laser, a YAG laser, an excimer laser, or the like (see FIG. 14).
  • the lower electrode connection hole 50 01, the upper electrode connection first hole 50 02, and the upper electrode connection second hole 50 03 were drilled.
  • the lower electrode connection hole 5 0 1 is directly above the ground conductor 2 1, and the copper foil 4 2 0 is not exposed to the inner wall of this hole 5 0 1.
  • the copper foil 4 1 0 is this hole 5 0 Drilled until the land for ground 2 1a was reached so as to be exposed on the inner wall of 1.
  • the hole diameter of the portion passing through the copper foil 4 20 was previously made larger in the first through hole 4 0 1, the hole diameter of the portion passing through the copper foil 4 1 0 was formed lower.
  • the copper foil 4 1 0 could be easily exposed without exposing the copper foil 4 2 0 to the inner wall of the electrode connection hole 5 0 1.
  • thermosetting resin sheet by desmear treatment was performed to remove smears and the like in the holes 5 0 1 to 5 0 3.
  • thermosetting resin sheet by desmear treatment was performed to remove smears and the like in the holes 5 0 1 to 5 0 3.
  • the surface of 3 20 was roughened.
  • the number of the lower electrode connection portion 51 and the upper electrode connection portion first portion 52a can be adjusted by the number of resist openings 3 1 2-1 and 3 1 2-2 in FIG. For example, if the number of resist openings 3 1 2-1 and 3 1 2-2 is less than the total number of terminals of the IC chip 70, the lower electrode 4 1 and the upper electrode
  • the area of each electrode is increased accordingly, and the capacity of the capacitor unit 40 is increased. Also, the area of the lower electrode 41, the area of the upper electrode 42, the space between the lower electrode connecting part 51 and the copper foil 420, the upper electrode connecting part first part 52a and the copper foil 4 10, 42 The space with 0 can be adjusted by the size of the resist openings 3 1 2-1, 3 1 2-2, 3 1 4-1, 3 1 4-2.
  • the size of the resist openings 3 1 2— 1, 3 1 2 — 2, 3 1 4-1, 3 1 4— 2 can be equated with the size of the holes opened in the lower electrode 4 1 and the upper electrode 4 2 This can be considered as a factor that adjusts the size of each electrode and the capacitance of the capacitor section 40.
  • thermosetting resin sheet 3 2 After applying an electroless catalyst to the exposed part (including the inner walls of each hole 50 1 to 50 3) of the thermosetting resin sheet 3 2 0, An electroless copper plating film 50 5 having a thickness of 0.6 to 3.0 m was formed by immersing it in an aqueous solution (see FIG. 15). Next, after laminating a dry film, which is a photosensitive resist, on the entire surface of the electroless copper plating film 50 5, a patterned resist 56 6 is formed by exposing and developing through a pattern mask ( (See Figure 16).
  • an electrolytic copper plating film 5 0 7 is formed on the portion of the electroless copper plating film 50 5 exposed to the outside (including the inner wall of each hole 5 0 1 to 5 0 3) (FIG. 17). Then, remove the patterned resist 56 6 (see Figure 18) and electroless The portion of the copper plating film 50 5 exposed on the surface was removed by etching (see FIG. 19). As a result, each of the holes 50 1 to 50 3 was filled with copper, and a copper wiring pattern was formed in the exposed portion of the thermosetting resin sheet 3 20.
  • thermosetting resin sheets 3 1 0 and 3 2 0 correspond to the first electrical insulation layer 3 1 and the second electrical insulation layer 3 2, respectively.
  • the high-dielectric capacitor 4 0 0 copper foil 4 1 0, copper foil 4 2 0 and high-dielectric layer 4 3 0 are the lower electrode 4 1, upper electrode 4 2 and Corresponding to the high dielectric layer 4 3, the copper filled in the lower electrode connection hole 5 0 1 and the copper wiring pattern on the second electrical insulating layer 3 2 connected to the lower electrode connection hole 5 1 Equivalent to the wiring pattern 5 la, the copper filled in the upper electrode connection first hole 50 2, the copper filled in the upper electrode connection second hole 5 0 3 and the second electrode connecting them.
  • the copper wiring patterns on the air insulating layer 3 2 correspond to the upper electrode connecting part first parts 5 2 a to 5 2 c, respectively.
  • the printed wiring board 10 detailed above has a structure in which the high dielectric layer 4 3 0 is sandwiched between two copper foils 4 1 0 and 4 2 0 in the flow of pilling up.
  • the lower electrode connection part 51 and the upper electrode connection part 52 are formed even after the entire surface of the wiring board is covered with the high dielectric capacity capacitor 400 which will later become the capacitor part 40. be able to.
  • printed circuit boards are often built up under a temperature condition of 200 ° C or less, so high dielectric materials are heated to a high temperature (for example, 600 to 9 5 0), it is difficult to sinter into ceramics. Therefore, as in the above-described embodiment, separately from the pre-fired high dielectric layer 4 3 0, two copper foils 4 1 0, The capacitor part 40 is formed by using the high dielectric capacity structure 400 0 sandwiched between 4 20 And are preferred.
  • the upper electrode connection part 52 is electrically connected to the power supply terminal 74 of the semiconductor element 70
  • the lower electrode connection part 51 is electrically connected to the ground terminal 72 of the semiconductor element 70. Because of the connection, the semiconductor element 70 has a high decoupling effect even in a situation where the on / off frequency is as high as several GHz to several tens of GHz and an instantaneous potential drop is likely to occur.
  • the high dielectric layer 43 of the capacitor part 40 is manufactured by firing a titanic acid barium or the like having a large dielectric constant, and the upper electrode 42 and the lower electrode 41 of the capacitor part 40 are Since the area is large enough to cover almost the entire surface of the plate as a solid component, and the distance between the electrodes 41 and 42 is as small as 0.1 to 10 m, the electric capacity of the capacitor unit 40 is It becomes large and it becomes easy to obtain a sufficient decoupling effect.
  • the capacitor portion 40 is disposed almost immediately below the semiconductor element 70, so that the wiring routing distance can be shortened. And the generation of noise can be suppressed.
  • the present invention is not limited to the above-described embodiments, and can be implemented in various modes as long as they belong to the technical scope of the present invention.
  • the capacitor portion 40 is formed using the high dielectric capacity sheet 400, but instead of using the high dielectric capacity sheet 400, build-up is performed. After laminating a metal foil, a ceramic high dielectric layer, and a metal foil in this order on the first electrical insulating layer 31 formed on the upper surface of the part 20 so as to cover the entire surface, the above-described implementation is performed.
  • the upper electrode connection part 52 and the lower electrode connection part 51 may be formed in the same manner as the embodiment. In this case as well, the capacitor section in the build-up flow 4 0 Can be formed.
  • the lower electrode 41 of the capacitor part 40 is connected to the ground terminal 72 of the semiconductor element 70 and the ground conductor 21 of the build-up part 20, and the upper electrode 42 is The power supply terminal 7 4 and the power supply conductor 2 2 are connected.
  • the lower electrode 4 1 is connected to the power supply terminal 7 4 and the power supply conductor 2 2
  • the upper electrode 4 2 is connected to the ground terminal 7 2 and May be connected to ground conductor 21.
  • the printed wiring board 10 including the capacitor unit 40 has been described.
  • a chip capacitor is mounted on the mounting surface 60 approximately in the built-in capacitor unit 40. Also good. In this way, it is possible to compensate for the chip capacitor mounted on the mounting surface 60 when the electric capacity is insufficient with the capacitor 40 alone.
  • the positive terminal of the chip capacitor is connected to the power supply electrode of the capacitor section 40 and the negative terminal of the chip capacitor is connected to the ground electrode of the capacitor section, the impedance of the path from the chip capacitor to the IC chip is reduced. Therefore, it is preferable because power loss is reduced.
  • Table 1 The examples shown in Table 1 were produced in accordance with the above-described embodiment. Specifically, in the process shown in FIG. 6, the ratio between the number of ground pads 62 and the number of resist openings 3 1 2-1 (lower electrode connection portions 5 1) is 1: 0.1, The ratio between the number of source pads 6 4 and the number of resist pad openings 3 1 2-2 (upper electrode connection part first part 5 2 a) was also set to 1: 0.1. Furthermore, adjust the size of the openings 3 1 2—1, 3 1 2—2, 3 1 4—1, 3 1 4 1 2 shown in FIG. 6 and FIG. 4 Surface facing 2 The product 3. 2 2 X 1 0_ 5 m 2 ⁇ l. Was adjusted to 8 3 X 1 0- 3 m 2 .
  • the capacitance of the capacitor portion became 0. 44 X 1 0- 6 F ⁇ 2 5 X 1 0- 6 F.
  • a plurality of ground terminals 72 of the IC chip 70 are electrically connected to one lower electrode connecting portion 51, and an IC is connected to one upper electrode connecting portion first portion 52a.
  • the plurality of power supply terminals 74 of the chip 70 are electrically connected.
  • the size of the high dielectric capacitor sheet 400 is 49.5 mm ⁇ 43 mm, and the ratio of the number of the ground pads 62 to the number of the lower electrode connection parts 5 1 is 1: 1, and the power supply The ratio of the number of pads 64 to the number of upper electrode connection part first parts 52a was also set to 1: 1. Note that the number of ground pads 62 and the number of power supply pads 64 were each 1100. In addition, the size of each of the openings 3 1 2-1 and 3 1 2-2 was set in the range of 3 00 to 40 0. As a result, capacitance of the capacitor portion became 0. 1 8 X 1 0- 6 F .
  • Example 1 the ratio of the number of ground pads 6 2 to the number of lower electrode connection portions 5 1 is 1: 0.7, the number of power supply pads 64 and the upper electrode connection portion first portion 5 2 a It was formed so that the ratio to the number was 1: 0.7. As a result, the capacitance of the capacitor portion became 8. 8 X 1 0- 6 F.
  • Example 1 the ratio of the number of ground pads 6 2 to the number of lower electrode connections 5 1 is 1: 0.5, the number of power supply pads 64 and the number of upper electrode connections 1st part 5 2 a It was formed so that the ratio to the number was 1: 0.5. As a result, the capacitance of the capacitor portion became 1 5 X 1 0- 6 F.
  • Example 1 3 In Example 10, the ratio of the number of ground pads 6 2 to the number of lower electrode connection parts 5 1 is 1: 0.1, the number of power supply pads 6 4 and the upper electrode connection part first part 5 2 a It was formed so that the ratio to the number was 1: 0.1. As a result, the capacitance of the capacitor portion became 2 6 X 1 0- 6 F.
  • Example 1 the ratio of the number of ground pads 6 2 to the number of lower electrode connection parts 5 1 is 1: 0.05, the number of power supply pads 6 4 and the upper electrode connection parts Part 1 5 2 It was formed so that the ratio to the number of a would be 1: 0.05. The result, the capacity of the capacitor portion became 2 7. 5 X 1 0- 6 F .
  • Example 1 the ratio of the number of ground pads 6 2 to the number of lower electrode connection parts 5 1 is 1: 0.03, the number of power supply pads 6 4 and the upper electrode connection parts Part 1 5 2 It was formed so that the ratio with the number of a was 1: 0.03. The result, the capacity of the capacitor portion became 2 8 X 1 0- 5 F.
  • Example 1 the ratio of the number of ground pads 6 2 to the number of lower electrode connection parts 5 1 is 1: 0.0.1, the number of power supply pads 6 4 and the upper electrode connection parts Part 1 5 2 It was formed so that the ratio to the number of a was 1: 0.0. The result, the capacity of the capacitor portion became 2 9 X 1 0- 6 F.
  • Example 6 It was produced according to Example 6. Specifically, in the production of a high dielectric capacity capacitor 400, the number of spin coat drying / firing was repeated once. As a result, the thickness of the high dielectric layer 4 30 was 0.0 3 m.
  • Example 6 It was produced according to Example 6. Specifically, in the production of the high-dielectric capacitor sheet 400, the number of repetitions of spin coating Z drying Z firing was set to 15 times. As a result, the thickness of the high dielectric layer 430 became 0.45 m.
  • Example 2 It was produced according to Example 6. Specifically, in the production of the high dielectric capacitor sheet 400, the number of spin coating / drying Z firings was set to 200 times. As a result, the thickness of the high dielectric layer 430 was 6 m. (Example 2 1)
  • Example 6 It was produced according to Example 6. Specifically, in the production of the high dielectric capacity sheet 400, the number of repetitions of spin coating Z drying Z firing was set to 3 30 times. As a result, the thickness of the high dielectric layer 430 became 9.9 ⁇ m.
  • Example 6 It was produced according to Example 6. Specifically, in the production of the high dielectric capacity sheet 400, the number of spin coating / drying firings was set to 500. As a result, the thickness of the high dielectric layer 43 0 was 15 / im.
  • a chip capacitor was mounted on the surface of the printed wiring board of Example 1, and the connection between the chip capacitor and the ground terminal of the IC chip and the power supply terminal was made through the capacitor section 40 built in the printed wiring board.
  • the high dielectric capacitor sheet of the comparative example was manufactured based on the procedure for preparing another form of the high dielectric capacitor sheet described in the embodiment. However, the electrode was formed on the unfired layer after drying without firing. As a result, the capacitance directly under the die was less than 0.001;
  • the following IC chips are mounted on the printed wiring boards of Examples 1 to 16, 6, and 3 and the comparative example, and the simultaneous switching is repeated 100 times.
  • the pulse 'pattern • Generator Z error detector (Advantest, Product name: D 3 1 8 6/3 2 8 6) was used to check for malfunctions. When there was no malfunction, the product was judged as “good”, and when there was a malfunction, it was judged as “X”.
  • the printed wiring board of each example was provided with a circuit capable of measuring the voltage of the IC chip on the printed wiring board, and the voltage drop of the IC chip during simultaneous switching was measured.
  • the relationship between the capacitance of the capacitor and the voltage drop of the IC chip was simulated for each IC chip drive frequency. The result is shown in FIG. Horizontal axis is co-capacity, vertical axis is This is the voltage drop (%) at each drive voltage. From the simulation results, it was suggested that malfunction may occur when the voltage drop exceeds 10%.
  • the printed wiring boards of Examples 4 and 1 7 to 22 2 were repeated 1 0 0 0 0 cycles with — 5 5 ° C. X 5 minutes and 1 25 ° C. X 5 minutes as one cycle.
  • the connection resistance of the specific circuit connected from the terminal on the opposite side of the IC chip mounting surface to the terminal on the opposite side of the IC chip mounting surface (a terminal different from the terminal on the opposite side) through the IC again was measured at the 500th cycle and the 100th cycle before the heat cycle test, and the resistance change rate of the following formula was determined. If the rate of change in resistance is within ⁇ 10%, the test is “O”, and if it exceeds ⁇ 10%, the test is “X”. Table 1 summarizes the results.
  • connection reliability is likely to be lowered if the thickness of the high dielectric layer in the capacitor portion is too thin or too thick.
  • the ceramic high dielectric layer will crack due to thermal contraction of the printed wiring board. I suspect that the wiring on the printed circuit board was broken.
  • the high dielectric layer of the capacitor is too thick (ie, exceeding 9.9 m)
  • the high dielectric layer made of ceramic and the upper and lower electrodes will have different coefficients of thermal expansion. The difference in shrinkage and expansion between the high-dielectric layer and the upper and lower electrodes in the horizontal direction increases, causing separation between the capacitor section and the printed wiring board, resulting in the wiring of the printed wiring board I guess that it was disconnected.
  • Example 10 A cycle test similar to the evaluation test 2 was performed on the printed wiring boards of 0 to 16 for 500 cycles and 100 cycles. After the heat cycle, an IC chip (clock frequency: 3.73 GHz, FSB: 106 MHz) was mounted and the presence or absence of malfunction was confirmed as in Evaluation Test 1. The results are shown in Table 1.
  • the present invention is based on Japanese patent application No. 2 0 0 4-1 8 8 8 5 5 filed on June 25, 2004, all of which are incorporated herein.
  • the Industrial applicability is based on Japanese patent application No. 2 0 0 4-1 8 8 8 5 5 filed on June 25, 2004, all of which are incorporated herein.
  • the printed wiring board of the present invention is used for mounting a semiconductor element such as an IC chip, and is used in, for example, an electrical industry or a communications industry.

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Abstract

プリント配線板１０では、上部電極接続部５２は、上部電極接続部第１部５２ａがコンデンサ部４０と接触することなくコンデンサ部４０を上下方向に貫通し、コンデンサ部４０の上方に設けられた上部電極接続部第３部５２ｃを経て上部電極接続部第２部５２ｂから上部電極４２に繋がっている。また、下部電極接続部５１は、コンデンサ部４０の上部電極４２とは接触しないが下部電極４１とは接触するようにコンデンサ部４０を上下方向に貫通している。このため、ビルドアップしていく流れの中で、２枚の金属箔で高誘電体層を挟んだ構造を有し後にコンデンサ部４０となる高誘電体キャパシタシートでもって全面を覆ったあとでも、上部電極接続部５２や下部電極接続部５１を形成することができる。

Description

明細書 プリント配線板及びその製造方法 技術分野
本発明は、 プリン卜配線板及びその製造方法に関し、 詳しくは、 セラ ミックス製の高誘電体層を上部電極及び下部電極で挟んだ構造のコンデ ンサ部を内蔵し半導体素子を実装するプリン卜配線板及びその製法に関 する。 背景技術
従来より、 絶縁層を介して複数積層された配線パターン同士を絶縁層 内のバイァホールによって電気的に接続することにより構成されるビル ドアップ部を備えたプリント配線板の構造が、 種々提案されている。 例 えば、 この種のプリント配線板では、 実装される半導体素子が高速にォ ンオフするとスィツチングノイズが発生して電源ラインの電位が瞬時に 低下することがあるが、 このような電位の瞬時低下を抑えるために電源 ラインとグランドラインとの間にコンデンサ部を接続してデカップリン グすることが提案されている。
例えば、 特開 2 0 0 4— 8 7 9 7 1号公報には、 プリント配線板に薄 膜のコンデンサ部を内蔵させることが提案されている （図 2 1参照） 。 この公報では、 シリコンウェハ 1 0 0上に剥離層 1 0 1、 電極層 1 0 2、 誘電体層 1 0 3、 電極層 1 0 4、 絶縁層 1 0 5をこの順に積層した積層 体 1 0 6を用意し （図 2 1 ( a ) 参照） 、 絶縁層 1 0 5に 2つのフィル ドビア 1 0 7， 1 0 8を形成し、 続いてグランド電極 1 1 1と電源電極 1 1 2を有する基板 1 1 0を別途用意し先ほどのフィルドビア 1 0 7 , 1 0 8がこの基板 1 1 0の各電極 1 1 1 , 1 1 2と対面するように積層 体 1 0 6をひつくり返して接着する （図 2 1 (b) 参照） 。 その後、 コ ンデンサ部 1 1 3 (電極層 1 0 2、 誘電体層 1 0 3、 電極層 1 04の 3 層からなる部分） を所定形状にパターニングし （図 2 1 (c) 参照） 、 そのコンデンサ部 1 1 3を被覆するポリイミ ド層 1 1 4を形成し、 その ポリイミド層 1 14の上面から電極層 1 0 2まで穴を開けたあとその穴 を導電性ペーストで充填してフィルドビア 1 1 5とする一方、 同じくポ リイミ ド層 1 1 4の上面からフィルドビア 1 0 8まで穴を開けたあとそ の穴を導電性ペース卜で充填してフィルドビア 1 1 6とする （図 2 1 (d) 参照） 。 そして、 フィルドビア 1 1 5 , 1 1 6は外層パターン 1 1 7によって接続される。 これにより、 コンデンサ部 1 1 3の電極層 1 0 2には電源電極 1 1 2から電荷が供給されるようになる。 発明の開示
しかしながら、 上述した公報では、 コンデンサ部 1 1 3の電極層 1 0 4は真下に延びるフィルドビア 1 0 7を介してグランド電極 1 1 1に接 続されるため、 ビルドアップの流れの中でコンデンサ部 1 1 3を形成す ることはできず、 図 2 1 (a) から図 2 1 (b) のように、 ビルドアッ プの流れとは別に積層体 1 0 6を作製した後これをひつくり返して基板 1 1 0の電極 1 1 1 , 1 1 2とフィルドビア 1 0 7， 1 0 8とを対面さ せる必要があり、 製造工程が複雑化するという問題があった。
本発明は、 このような課題に鑑みなされたものであり、 ビルドアップ の流れの中でコンデンサ部を形成することができるプリン卜配線板を提 供することを目的の一つとする。 また、 このようなプリント配線板を製 造するのに適した方法を提供することを目的の一つとする。
本発明は、 上述の目的の少なくとも一部を達成するために以下の手段 を採った。
本発明のプリント配線板は、
セラミックス製の高誘電体層を上部電極及び下部電極で挟んだ構造の コンデンサ部を内蔵し半導体素子を実装するプリント配線板において、 前記コンデンサ部の上部電極にも下部電極にも接触することなく該コ ンデンサ部を上下方向に貫通し該コンデンサ部よりも上方に設けられた 導体層を経て前記コンデンサ部の上部電極と電気的に接続された上部電 極接続部と、
前記コンデンサ部の上部電極と接触せず下部電極と接触するように該 コンデンサ部を上下方向に貫通する下部電極接続部と、
を備えたものである。
このプリント配線板では、 コンデンサ部の上部電極に接続される上部 電極接続部は、 コンデンサ部と接触することなくコンデンサ部を上下方 向に貫通しコンデンサ部よりも上方に設けられた導体層を経て上部電極 に繋がっている。 また、 コンデンサ部の下部電極に接続される下部電極 接続部は、 コンデンサ部の上部電極とは接触しないが下部電極とは接触 している。 このため、 ビルドアップしていく流れの中で、 2枚の金属箔 で高誘電体層を挟んだ構造を有し後にコンデンサ部となる高誘電体キヤ パシ夕シートでもって全面を覆ったあとでも、 上部電極接続部や下部電 極接続部を形成することができる。 あるいは、 ビルドアップの流れの中 で、 金属箔とセラミックス製の高誘電体層と金属箔とをこの順に全面を 覆うように積層したあと、 上部電極接続部や下部電極接続部を形成する こともできる。 このように、 本発明のプリント配線板によれば、 ビルド • アップの流れの中でコンデンサ部を形成することができる。
なお、 本明細書において 「上」 や 「下」 と表現することがあるが、 こ れは相対的な位置関係を便宜的に表現したものに過ぎないので、 例えば 上と下を入れ替えたり上下を左右に置き換えたりしてもよい。
本発明のプリント配線板において、 前記コンデンサ部は、 前記高誘電 体層を前記上部電極及び前記下部電極で挟んだ構造に別途作製され板面 全体を覆う大きさの高誘電体キャパシ夕シートを利用して形成されてい ることが好ましい。 一般的にプリン卜配線板は 2 0 0 °C以下の温度条件 でビルドアツプされることが多いため、 ビルドアツプしていく流れの中 で高誘電体材料を高温 （例えば 6 0 0〜 9 5 0 °C) で焼成してセラミツ クスにすることは困難なことから、 別途、 高誘電体材料を高温で焼成し てセラミックス製の高誘電体層とすることが好ましいのである。
本発明のプリント配線板において、 前記上部電極接続部は、 前記半導 体素子の電源用端子又はグランド用端子と電気的に接続され、 前記下部 電極接続部は、 前記半導体素子のグランド用端子又は電源用端子と電気 的に接続されることが好ましい。 こうすれば、 半導体素子のオンオフの 周波数が数 GH z〜数十 GH z (例えば 3 GH z〜 2 0 GH z) と高く 電位の瞬時低下が起きやすい状況下であっても十分なデカップリング効 果を奏する。 この態様において、 前記上部電極接続部は、 前記コンデン サ部を上下方向に貫通する部分の下端が電源用導体又はグランド用導体 に電気的に接続され、 前記下部電極接続部は、 前記半導体素子のグラン ド用端子又は電源用端子と電気的に接続されると共に前記コンデンサ部 を上下方向に貫通する部分の下端がグランド用導体又は電源用端子に電 気的に接続されることが好ましい。
本発明のプリント配線板において、 前記高誘電体層は、 チタン酸バリ ゥム （B a T i〇3) 、 チタン酸ストロンチウム （S r T i〇3) 、 酸化 タンタル （T a〇3、 T a 205) 、 チタン酸ジルコン酸鉛 （P Z T) 、 チタン酸ジルコン酸ランタン鉛 （P L Z T) 、 チタン酸ジルコン酸ニォ ブ鉛 （PNZ T) 、 チタン酸ジルコン酸カルシウム鉛 （P C Z T) 及び チタン酸ジルコン酸ストロンチウム鉛 （P S Z T ) からなる群より選ば れた 1種又は 2種以上の金属酸化物を含んでなる原料を焼成して作製し たものであることが好ましい。 これらは誘電率が高いため、 コンデンサ 部の電気容量が大きくなり、 十分なデカップリング効果を得やすくなる。 本発明のプリント配線板において、 前記上部電極及び前記下部電極は、 ベタパターンとして形成されていることが好ましい。 こうすれば、 コン デンサ部の上部電極及び下部電極の面積を大きくすることができるため、 このコンデンサ部の電気容量が大きくなる。 なお、 各べタパターンは配 線板の板面の略全面に設けられていることが好ましいが、 略全面ではな く部分的に設けられていてもよい。
本発明のプリント配線板において、 前記コンデンサ部は、 前記上部電 極及び前記下部電極の間の距離が 1 0 i m以下であって実質的に短絡し ない距離に設定されていることが好ましい。 こうすれば、 コンデンサ部 の電極間距離が十分小さいため、 このコンデンサ部の電気容量を大きく することができる。
本発明のプリン卜配線板の製造方法は、
( a ) セラミックス製の高誘電体層を 2枚の金属箔で挟んだ構造に別途 作製された高誘電体キャパシタシートを第 1電気絶縁層上に貼り付ける 工程と、
( b ) 前記高誘電体キャパシ夕シートを上下方向に貫通する上部電極用 シート貫通穴及び下部電極用シート貫通穴を形成する工程と、
( C ) 前記両シー卜貫通穴を充填し且つ前記高誘電体キャパシ夕シ一卜 の上面を覆う第 2電気絶縁層を形成する工程と、
( d ) 前記第 2電気絶縁層から前記上部電極まで開けられた上部電極接 続用第 1穴、 前記第 2電気絶縁層のうち前記上部電極用シート貫通穴の 直上から前記第 1電気絶縁層まで開けられ前記上部電極、 前記高誘電体 層及び前記下部電極のいずれもが内壁に露出していない上部電極接続用 第 2穴、 及び、 前記第 2電気絶縁層のうち前記下部電極用シート貫通穴 の直上から前記第 1電気絶縁層まで開けられ前記上部電極が内壁に露出 せず前記下部電極が内壁に露出する下部電極接続用穴を形成する工程と、 ( e ) 導体材料で前記上部電極接続用第 1穴及び前記上部電極接続用第 2穴を充填したうえで両者を前記第 2絶縁層の上方で接続して上部電極 接続部とすると共に導体材料で前記下部電極接続用穴を充填して下部電 極接続部とする工程と、
を含むものである。
このプリント配線板の製造方法では、 高誘電体キャパシタシートを第
1電気絶縁層上に貼り付けたあと、 この高誘電体キャパシ夕シートの上 から上部電極用シー卜貫通穴及び下部電極用シー卜貫通穴を形成し、 各 シート貫通穴を充填し且つ高誘電体キャパシ夕シートの上面を覆う第 2 電気絶縁層を形成し、 この第 2電気絶縁層から上部電極接続用第 1及び 第 2穴、 下部電極接続用穴を形成し、 導体材料で上部電極接続用第 1及 び第 2穴を充填し両者を接続して上部電極接続部とすると共に導体材料 で下部電極接続用穴を充填して下部電極接続部とする。 そして、 最終的 に、 高誘電体層を上部電極及び下部電極で挟んだ構造のコンデンサ部を 内蔵したプリント配線板が得られる。 このように、 ビルドアップしてい く流れの中で、 高誘電体キャパシ夕シートでもって全面を覆ったあとで も、 上部電極接続部や下部電極接続部を形成することができる。
本発明のプリント配線板の製造方法において、 前記 （b ) の工程では、 前記下部電極用シート貫通穴を形成する際、 前記上部電極を通過する部 分の穴径が前記下部電極を通過する部分の穴径より大きくなるように形 成することが好ましい。 こうすれば、 前記 （ C ) の工程を経て前記 ( d ) の工程で下部電極接続用穴を形成するとき、 この下部電極接続用 穴の内壁に上部電極が露出せず下部電極が露出するのを容易に具現化で きる。 なお、 このような下部電極用シート貫通穴は、 例えば、 上部電極 をエッチング等により所定面積分だけ除去したあと、 この所定面積部分 に存在する高誘電体層と下部電極をエッチング等により所定面積より小 さな面積分だけで除去することにより、 形成することができる。
本発明のプリント配線板の製造方法において、 前記 （d) の工程では、 前記上部電極接続用第 2穴を、 前記第 2電気絶縁層のうち前記上部電極 用シート貫通穴の直上から前記第 1電気絶縁層内の電源用導体又はダラ ンド用導体まで開け、 前記下部電極接続用穴を、 前記第 2電気絶縁層の うち前記下部電極用シート貫通穴の直上から前記第 1電気絶縁層内のグ ランド用端子又は電源用導体まで開けることが好ましい。 また、 前記
(e) の工程のあと、 前記上部電極接続部を前記プリン卜配線板に実装 される半導体素子の電源用端子又はグランド用端子に電気的に接続し、 前記下部電極接続部を前記半導体素子のグランド用端子又は電源用端子 に電気的に接続することが好ましい。 こうすれば、 半導体素子のオンォ フの周波数が数 GH z〜数十 GH zと高く電位の瞬時低下が起きやすい 状況下であっても十分なデカップリング効果を奏する。
本発明のプリント配線板の製造方法において、 前記高誘電体層は、 チ タン酸バリウム （B a T i O 、 チタン酸ストロンチウム （S r T i O 3) 、 酸化タンタル （T a〇3、 T a 205) 、 チタン酸ジルコン酸鉛 (P ZT) 、 チタン酸ジルコン酸ランタン鉛 （P L Z T) 、 チタン酸ジ ルコン酸ニオブ鉛 （PNZ T) 、 チタン酸ジルコン酸カルシウム鉛 （P C Z T) 及びチタン酸ジルコン酸ストロンチウム鉛 （P S Z T) からな る群より選ばれた 1種又は 2種以上の金属酸化物を含んでなる原料を焼 成して作製したものであることが好ましい。 これらは誘電率が高いため、 コンデンサ部の電気容量が大きくなり、 十分なデカツプリング効果を得 やすくなる。
本発明のプリント配線板の製造方法において、 前記コンデンサ部は、 前記上部電極及び前記下部電極の間の距離が 1 0 / m以下であって実質 的に短絡しない距離に設定されていることが好ましい。 こうすれば、 コ ンデンサ部の電極間距離が十分小さいため、 このコンデンサ部の電気容 量を大きくすることができる。 図面の簡単な説明
図 1は、 プ Uン卜配線板 1 0の概略構成を表す断面図、
図 2は、 プ Uント配線板 1 0の作製手順を表す断面図 （その 1 ) 、 図 3は、 プ Uント配線板 1 0の作製手順を表す断面図 （その 2 ) 、 図 4は、 プ Uント配線板 1 0の作製手順を表す断面図 （その 3 ) 、 図 5は、 プ Uント配線板 1 0の作製手順を表す断面図 （その 4 ) 、 図 6は、 プ Uン卜配線板 1 0の作製手順を表す断面図 （その 5 ) 、 図 7は、 プ Uント配線板 1 0の作製手順を表す断面図 （その 6 ) 、 図 8は、 プ Uント配線板 1 0の作製手順を表す断面図 （その 7 ) 、 図 9は、 プ Uント配線板 1 0の作製手順を表す断面図 （その 8 ) 、 図 1 0は、 プリント配線板 1 0の作製手順を表す断面図 (その 9 ) 、 図 1 1は、 プリント配線板 1 0の作製手順を表す断面図 (その 1 0 ) 図 1 2は、 プリント配線板 1 0の作製手順を表す断面図 (その 1 1 ) 図 1 3は、 プリント配線板 1 0の作製手順を表す断面図 (その 1 2 ) 図 1 4は、 プリント配線板 1 0の作製手順を表す断面図 (その 1 3 ) 図 1 5は、 プリント配線板 1 0の作製手順を表す断面図 (その 1 4 ) 図 1 6は、 プリン卜配線板 1 0の作製手順を表す断面図 (その 1 5 ) 図 1 7は、 プリント配線板 1 0の作製手順を表す断面図 (その 1 6 ) 図 1 8は、 プリント配線板 1 0の作製手順を表す断面図 (その 1 7 ) 図 1 9は、 プリント配線板 1 0の作製手順を表す靳面図 （その 1 8 ) 、 図 2 0は、 I Cチップの駆動周波数ごとにコンデンサ部の容量と I C チップの電圧降下との関係をシミュレーションした結果を表すグラフ、 図 2 1は、 従来例の説明図である。 発明を実施するための最良の形態
次に、 本発明の実施の形態を図面に基づいて説明する。 図 1は本発明 の一実施形態であるプリント配線板 1 0の概略構成を表す断面図である。 本実施形態のプリント配線板 1 0は、 いわゆるビルドアップ多層プリ ント配線板であり、 セラミックス製の高誘電体層 4 3を下部電極 4 1及 び上部電極 4 2で挟んだ構造のコンデンサ部 4 0を内蔵するものであり、 実装面 6 0に形成されたグランド用パッド 6 2及び電源用パッド 6 4に、 数 G H z〜数十 G H zの周波数で動作する半導体素子 （ I Cチップ） 7 0のグランド用端子 7 2及び電源用端子 7 4がはんだバンプ 7 6 , 7 8 を介して電気的に接続されるものである。
コンデンサ部 4 0は、 ビルドアップ部 2 0の上部に形成された第 1電 気絶縁層 3 1上に形成され、 このコンデンサ部 4 0の上部には第 2電気 絶縁層 3 2が形成されている。 ここで、 ビルドアップ部 2 0は、 コア基 板上に絶縁層を形成したあと層間接続しつつ導体層 （例えば厚みが 1 0 i mを超え 2 0 /z m未満） を積み上げることにより多層化した部分であ るが、 既に当業界において周知であるため、 ここではその説明を省略す る。 但し、 本実施形態では、 ビルドアップ部 2 0は、 絶縁層 2 3内で上 下方向に延び上面にグランド用ランド 2 1 aを持つグランド用導体 2 1 と、 絶縁層 2 3内で上下方向に延び上面に電源用ランド 2 2 aを持つ電 源用導体 2 2とを備えているものとする。
コンデンサ部 4 0のうち下部電極 4 1は、 銅箔製 （例えば厚みが 2 0 〜 5 0 m) のべ夕パターンであり、 部分的にエッチング等で除去され ているものの、 第 1電気絶縁層 3 1の上面の略全面を覆っている。 この 下部電極 4 1は、 下部電極接続部 5 1と電気的に接続されている。 下部 電極接続部 5 1は、 コンデンサ部 4 0の上部電極 4 2と接触せず下部電 極 4 1と接触するように、 第 2電気絶縁層 3 2の上面からコンデンサ部 4 0を上下方向に貫通しビルドアップ部 2 0の上面に形成されたグラン ド用導体 2 1のグランド用ランド 2 1 aに達している。 この下部電極接 続部 5 1の上端側は配線パターン 5 1 aであり、 この配線パターン 5 1 aは第 2電気絶縁層 3 2の上面に形成され、 実装面 6 0に設けられたグ ランド用パッド 6 2と電気的に接続されている。 このように、 下部電極 4 1は、 下部電極接続部 5 1を介してグランド用導体 2 1及びグランド 用パッド 6 2に接続されている。
ここで、 下部電極接続部 5 1は、 必ずしもグランド用パッド 6 2と同 数形成する必要はない。 というのは、 グランド用パッド 6 2同士を上部 電極 4 2より上方の導体層で互いに電気的に接続しておけば、 グランド 用パッド 6 2に接続される下部電極接続部 5 1が少なくとも 1つ存在す るだけで、 すべてのグランド用パッ ド 6 2がその下部電極接続部 5 1を 介してグランド用導体 2 1に電気的に接続されることになるからである。 こうすることにより、 上部電極 4 2における孔 （下部電極接続部 5 1が 上部電極 4 2に接触することなく上部電極 4 2を貫通するための孔） の 数が減るため、 上部電極 4 2の面積を大きくすることができる。
コンデンサ部 4 0のうち上部電極 4 2は、 銅箔製のベタパターンであ り、 部分的にエッチング等で除去されているものの、 下部電極 4 1と略 同等の面積となるように形成されている。 この上部電極 4 2は、 上部電 極接続部 5 2と電気的に接続されている。 この上部電極接続部 5 2は上 部電極接続部第 1〜第 3部 5 2 a〜 5 2 cにより構成されている。 そし て、 上部電極接続部第 1部 5 2 aは、 コンデンサ部 4 0の下部電極 4 1 にも上部電極 4 2にも接触しないように第 2電気絶縁層 3 2の上面から コンデンサ部 4 0を上下方向に貫通してビルドアツプ部 2 0の上面に形 成された電源用導体 2 2の電源用ランド 2 2 aに達するように形成され ている。 また、 上部電極接続部第 2部 5 2 bは、 第 2電気絶縁層 3 2の 上面からコンデンサ部 4 0の上部電極 4 2に達するように形成されてい る。 更に、 上部電極接続部第 3部 5 2 cは、 第 2電気絶縁層 3 2の上面 にて上部電極接続部第 1部 5 2 aと上部電極接続部第 2部 5 2 bとを電 気的に接続するように形成されている。 ここでは、 上部電極接続部第 3 部 5 2 cは、 配線パターンとして形成されている。 また、 上部電極接続 部 5 2は、 上部電極接続部第 3部 5 2 cが実装面 6 0に設けられた電源 用パッド 6 4と電気的に接続され、 上部電極接続部第 1部 5 2 aの下端 がビルドアップ部 2 0に形成された電源用導体 2 2と電気的に接続され ている。 このように、 上部電極 4 2は上部電極接続部 5 2を介して電源 用導体 2 2と電源用パッド 6 4に接続されている。
ここで、 上部電極接続部第 1部 5 2 aは、 必ずしも電源用パッド 6 4 と同数形成する必要はない。 というのは、 電源用パッド 6 4同士を上部 電極 4 2より上方の導体層で互いに電気的に接続しておけば、 電源用パ ッド 6 4に接続される上部電極接続部第 1部 5 2 aが少なくとも 1っ存 在するだけで、 すべての電源用パッド 6 4がその上部電極接続部第 1部 5 2 aを介して電源用導体 2 2に電気的に接続されることになるからで ある。 こうすることにより、 下部電極 4 1及び上部電極 4 2における孔 (上部電極接続部第 1部 5 2 aが両電極 4 1 , 2に接触することなく 両電極 4 1 , 4 2を貫通するための孔） の数が減るため、 両電極 4 1 , 4 2の面積を大きくすることができる。
コンデンサ部 4 0のうち高誘電体層 4 3は、 高誘電体材料を高温 （例 えば 6 0 0〜 9 5 0 °C ) で焼成したセラミックス製であり、 具体的には B a T i O 3 , S r T i O 3 , T a 0 3、 T a a O 5 P Z T、 P L Z T , P N Z T、 P C Z T、 P S Z Tからなる群より選ばれた 1種又は 2種以 上の金属酸化物を含んでなる高誘電体材料を 0 . 1〜 1 0 の薄膜状 にしたあと焼成してセラミックスにしたものである。 この高誘電体層 4 3は、 下部電極接続部 5 1とは接触しているが、 上部電極接続部 5 2と は接触していない。
グランド用パッド 6 2は、 実装面 6 0に露出するように形成され、 第 2電気絶縁層 3 2の上面に形成された絶縁層 3 3内で上下方向に延びる バイァホール 6 1と電気的に接続されている。 このグランド用パッド 6 2は、 半導体素子 7 0の裏面に形成されたグランド用端子 7 2とはんだ バンプ 7 6を介して電気的に接続される。 また、 バイァホール 6 1は、 下部電極接続部 5 1 とグランド用パッド 6 2とを層間接続するように形 成されている。
電源用パッド 6 4は、 実装面 6 0に露出するように形成され、 第 2電 気絶縁層 3 2の上面に形成された絶縁層 3 3内で上下方向に延びるバイ ァホール 6 3と電気的に接続されている。 この電源用パッド 6 4は、 半 導体素子 7 0の裏面に形成された電源用端子 7 4とはんだバンプ 7 8を 介して電気的に接続される。 また、 バイァホール 6 3は、 上部電極接続 部 5 2と電源用パッド 6 4とを層間接続するように形成されている。 なお、 実装面 6 0にソルダーレジスト層を形成し、 グランド用パッド 6 2や電源用パッド 6 4はこのソルダ一レジスト層から外部に露出する ように構成してもよい。
次に、 このように構成されたプリン卜配線板 1 0の使用例について説 明する。 まず、 裏面に多数のはんだバンプ 7 6， 7 8が配列された半導 体素子 7 0をプリント配線板 1 0の実装面 6 0に載置する。 このとき、 半導体素子 7 0のグランド用端子 7 2、 電源用端子 7 4、 シグナル用端 子 （図示せず） がそれぞれ実装面 6 0のグランド用パッド 6 2、 電源用 パッド 6 4、 シグナル用パッド （図示せず） と対応するように載置する。 続いて、 リフローにより各端子をはんだバンプを介して各パッドに接合 する。 その後、 プリント配線板 1 0をマザ一ボード等の他のプリント配 線板に接合する。 このとき、 予めプリント配線板 1 0の裏面に形成され たパッドにはんだバンプを形成しておき、 他のプリント配線板上の対応 するパッドと接触させた状態でリフ口一により接合する。
ここで、 半導体素子 7 0の電源用端子 7 4には、 ビルドアップ部 2 0 の電源用導体 2 2から上部電極接続部 5 2、 バイァホ一ル 6 3、 電源用 パッド 6 4及びはんだバンプ 7 8を介して電源が供給される。 また、 コ ンデンサ部 4 0の上部電極 4 2には、 上部電極接続部 5 2から電荷が供 給される。 一方、 半導体素子 7 0のグランド用端子 7 2は、 はんだバン プ 7 6、 グランド用パッド 6 2、 バイァホール 6 1、 下部電極接続部 5 1及びビルドアップ部 2 0のグランド用導体 2 1を介して接地される。 また、 コンデンサ部 4 0の下部電極 4 1も、 下部電極接続部 5 1を介し て接地される。 したがって、 コンデンサ部 4 0の上部電極 4 2には正の 電荷が蓄えられ、 下部電極 4 1に負の電荷が蓄えられる。 そして、 コン デンサ部 4 0の電気容量 Cは、 C = s S Z d ( ε ：高誘電体層 4 3の誘 電率、 S ：電極面積、 d ：電極間距離） で表されるが、 本実施形態では 高誘電体層 4 3の誘電率 εがチタン酸バリゥム等のセラミックスである ため大きく、 電極面積 Sは両電極 4 1 , 4 2がべ夕パターンであり配線 板の板面の略全面を占めるほど大きく、 電極間距離 dが 1 と小さい ことから、 電気容量 Cは十分大きな値となる。 更に、 コンデンサ部 4 0 は半導体素子 7 0のほぼ直下に内蔵されているため、 コンデンサ部 4 0 と半導体素子 7 0との配線の引き回し距離はチップコンデンサ （通常、 実装面 6 7 0のうち半導体素子 7 0の近くに配置される） と半導体素子 7 0との配線の引き回し距離に比べて短くなる。
次に、 本実施形態のプリント配線板 1 0の製造例について、 図 2〜図 1 9に基づいて説明する。 図 2〜図 1 9はコンデンサ部の作製手順を表 す説明図である。 ここでは、 図 4に示すように片面にビルドアップ部 2 0が形成されたコア基板を用いるが、 ピルドアップ部 2 0の作製手順は 周知であるため （例えば 2 0 0 0年 6月 2 0 日日刊工業新聞社発行の 「ビルドアップ多層プリント配線板技術」 （高木清著） 参照） 、 ここで はその作製手順の説明を省略し、 コンデンサ部の作製手順を中心に説明 する。
まず、 図 2に示すように、 高誘電体層 43 0が 2枚の銅箔 41 0, 4 2 0で挟まれた高誘電体キャパシ夕シ一卜 40 0を用意した。 この高誘 電体キャパシ夕シ一ト 40 0は次のようにして作製した。 即ち、 厚さ 3 0〜： L 0 0 imの銅箔 4 1 0に、 B a T i 〇3、 S r T i 〇3、 T a〇3、 T a2〇5、 P ZT、 P L Z T、 PNZT、 P C ZT、 P S Z Tからなる 群より選ばれた 1種又は 2種以上の金属酸化物を含んでなる高誘電体材 料を口一ルコ一夕一、 ドク夕一ブレード等の印刷機を用いて、 厚さ 0. 1〜1 0 ΠΙ (ここでは 1 zm) の薄膜状に印刷し未焼成層とした。 印 刷後、 この未焼成層を真空中または N2ガス等の非酸化雰囲気で 6 0 0 〜 9 5 0 °Cの温度範囲で焼成し、 高誘電体層 43 0とした。 その後、 ス パッタ等の真空蒸着装置を用いて高誘電体層 43 0の上に銅層を形成し、 更にこの銅層上に電解めつき等で銅を 1 0 im程度足すことにより、 銅 箔 42 0を形成した。
次に、 高誘電体キャパシ夕シート 40 0の作製手順の別の例について 以下に説明する。
( 1 ) 乾燥窒素中において、 濃度 1. 0モル zリットルとなるように秤 量したジェトキシバリウムとビテトライソプロボキシドチタンを、 脱水 したメタノールと 2—メトキシエタノールとの混合溶媒 （体積比 3 ： 2) に溶解し、 室温の窒素雰囲気下で 3 日間攪拌してバリウムとチタン のアルコキシド前駆体組成物溶液を調製した。 次いで、 この前駆体組成 物溶液を 0°Cに保ちながら攪拌し、 あらかじめ脱炭酸した水を 0. 5マ イク口リツトル 分の速度で窒素気流中で噴霧して加水分解した。
(2) このようにして作製されたゾルーゲル溶液を、 0. 2ミクロンの フィルターを通し、 析出物等をろ過した。
(3) 上記 （2) で作製したろ過液を厚さ 3 0〜 1 0 0 xmの銅箔 4 1 0 (後に下部電極 4 1となる） 上に 1 5 0 0 r pmで 1分間スピンコー 卜した。 溶液をスピンコートした基板を 1 5 0 °Cに保持されたホットプ レート上に 3分間置き乾燥した。 その後基板を 8 50 に保持された電 気炉中に挿入し、 1 5分間焼成を行った。 ここで、 1回のスピンコート Z乾燥 /焼成で得られる膜厚が 0. 0 3 /zmとなるようゾル一ゲル液の 粘度を調整した。 なお、 下部電極 1 4 1としては銅の他に、 ニッケル、 白金、 金、 銀等を用いることもできる。
(4) スピンコート 乾燥 Z焼成を 40回繰り返し 1. 2 mの高誘電 体層 43 0を得た。
(5) その後、 スパッ夕等の真空蒸着装置を用いて高誘電体層 43 0の 上に銅層を形成し更にこの銅層上に電解めつき等で銅を 1 0 m程度足 すことにより、 銅箔 42 0 (後に上部電極 42をなす） を形成した。 こ のようにして、 高誘電体キャパシ夕シ一ト 40 0を得た。 誘電特性は、 I NP EDANCE/GA I N PHAS E ANALYZ ER (ヒュ —レツトパッカード社製、 品名 ： 4 1 94 A) を用い、 周波数 1 kH z、 温度 2 5°C、 O S Cレベル 1 Vという条件で測定したとことろ、 その比 誘電率は、 1， 8 5 0であった。 なお、 真空蒸着は銅以外に白金、 金等 の金属層を形成してもよいし、 電解めつきも銅以外にニッケル、 スズ等 の金属層を形成してもよい。 また、 高誘電体層をチタン酸バリウムとし たが、 他のゾルーゲル溶液を用いることで、 高誘電体層をチタン酸スト ロンチウム （S r T i 03) 、 酸化タンタル （T a03、 T a 205) 、 チ タン酸ジルコン酸鉛 （P ZT) 、 チタン酸ジルコン酸ランタン鉛 （P L Z T) 、 チタン酸ジルコン酸ニオブ鉛 （PNZT) 、 チタン酸ジルコン 酸カルシウム鉛 （P C Z T) 及びチタン酸ジルコン酸ストロンチウム鉛 (P S ZT) のいずれかにすることも可能である。
なお、 高誘電体キャパシ夕シ一ト 40 0のその他の作製方法として、 以下の方法もある。 即ち、 チタン酸バリウム粉末 （富士チタン工業株式 会社製、 HP BTシリーズ） を、 チタン酸バリウム粉末の全重量に対し て、 ポリビニルアルコール 5重量部、 純水 50重量部および溶剤系可塑 剤としてフ夕ル酸ジォクチルまたはフタル酸ジブチル 1重量部の割合で 混合されたバインダ溶液に分散させ、 これをロールコ一夕、 ドクタ一ブ レ一ド、 ひコ一夕等の印刷機を用いて、 厚さ 3 0〜 1 0 0 mの銅箔 4 1 0 (後に下部電極 4 1となる） に、 厚さ 5〜 7 xm程度の薄膜状に印 刷し、 6 0°0で 1時間、 8 0°Cで 3時間、 1 0 0 で 1時間、 1 2 0 °C で 1時間、 1 5 0°Cで 3時間乾燥し未焼成層とする。 B a T i〇3以外 に S r T i〇 3、 T a〇3、 T a2〇5、 P Z T、 Ρ L Ζ Τ, ΡΝΖΤ、 Ρ C Z T、 Ρ S Ζ Τからなる群より選ばれた 1種又は 2種以上の金属酸化 物を含んでなるペーストを口一ルコ一夕、 ドクターブレード等の印刷機 を用いて、 厚さ 0. 1〜 1 0 mの薄膜状に印刷、 乾燥し未焼成層とし てもよい。 印刷後、 この未焼成層を 6 0 0〜 9 5 0 °Cの温度範囲で焼成 し、 高誘電体層 43 0とする。 その後、 スパッ夕等の真空蒸着装置を用 いて高誘電体層 43 0の上に銅層を形成し更にこの銅層上に電解めつき 等で銅を 1 0 m程度足すことにより、 銅箔 42 0 (後に上部電極 42 をなす） を形成する。 なお、 真空蒸着は銅以外に白金、 金等の金属層を 形成してもよいし、 電解めつきも銅以外にニッケル、 スズ等の金属層を 形成してもよい。 その他、 チタン酸バリウムをターゲットにしたスッパ 夕法でも可能である。
このようにして得られた高誘電体キャパシ夕シ一ト 4 0 0の片側の銅 箔 4 1 0をエッチングにより薄膜化して厚さ 2 0〜 5 0 i mとし、 エツ チング後の銅箔 4 1 0の表面 （下面） を粗化した （図 3参照） 。
続いて、 ビルドアップ部 2 0が形成されたコア基板 （図示略） を用意 し、 ビルドアップ部 2 0の上面全体を覆うように Bステージ （未硬化） の熱硬化性樹脂シート 3 1 0を積層したあと、 先ほどの高誘電体キャパ シ夕シ一卜 4 0 0 ( 5 1 mm X 5 1 mm) のうち表面粗化を施した銅箔 4 1 0を熱硬化性樹脂シート 3 1 0上に貼り付け、 その後熱硬化性樹脂 シート 3 1 0を完全に熱硬化させた （図 4参照） 。 なお、 ビルドアップ 部 2 0は、 絶縁層 2 3内にて上下方向に延設されたグランド用導体 2 1 及び電源用導体 2 2と、 ビルドアップ部 2 0の上面に形成されグランド 用導体 2 1に電気的に接続されたグランド用ランド 2 1 aと、 ピルドア ップ部 2 0の上面に形成され電源用導体 2 2に電気的に接続された電源 用ランド 2 2 aとを備えたものとした。
続いて、 銅箔 4 2 0をエッチングにより薄膜化して厚さ 2 0〜 3 0 mとし （図 5参照） 、 この銅箔 4 2 0上に感光レジストであるドライフ イルムをラミネ一卜したあとパターンマスクを通して露光、 現像するこ とによりパターン化したレジスト 3 1 2を形成した （図 6参照） 。 この パターン化は、 ビルドアップ部 2 0のグランド用導体 2 1の直上に当た る部分と電源用導体 2 2の直上に当たる部分が除去されるように行い、 その結果、 グランド用ランド 2 1 aの直上にレジスト開口部 3 1 2— 1 が形成され、 電源用ランド 2 2 aの直上にレジスト開口部 3 1 2— 2が 形成された。 その後、 レジスト開口部 3 1 2— 1， 3 1 2— 2内の銅箔 4 2 0をエッチングにより除去した （図 7参照） 。 このエッチングは、 外部に露出している銅箔 4 2 0のみが除去され直下の高誘電体層 4 .3 0 は除去されないように、 エツチヤントとして硫酸と過酸化水素の混合液 を使用した。 なお、 ここでも、 感光レジストとしてドライフィルムを用 いたが、 液状レジストを用いてもよい。
続いて、 レジスト 3 1 2を除去し （図 8参照） 、 再び感光レジストで あるドライフィルムをラミネートしたあとパターンマスクを通して露光、 現像することによりパターン化したレジス卜 3 1 4を形成した （図 9参 照） 。 このパターン化は、 外部に露出していた高誘電体層 4 3 0のうち、 内周領域 A i nをドライフィルムで覆わないようにし外周領域 A e Xを ドライフィルムで覆うように行い、 その結果、 グランド用ランド 2 l a の直上にレジスト開口部 3 1 4 _ 1を形成され、 電源用ランド 2 2 aの 直上にレジスト開口部 3 1 4— 2が形成された。 その後、 レジスト開口 部 3 1 4— 1 , 3 1 4— 2内の高誘電体層 4 3 0をエッチングにより除 去した （図 1 0参照） 。 このエッチングは、 高誘電体層 4 3 0のみが除 去され直下の銅箔 4 1 0は除去されないように、 エツチャントとして塩 酸を使用した。 続いて、 レジスト開口部 3 1 4— 1， 3 1 4 - 2内の銅 箔 4 1 0をエッチングにより除去した （図 1 1参照） 。 このエッチング は、 エツチャントとして塩化銅エツチャントを使用した。 なお、 ここで も、 感光レジストとしてドライフィルムを用いたが、 液状レジストを用 いてもよい。 また、 図 9におけるレジスト開口部 3 1 4 _ 1， 3 1 4 - 2内の高誘電体層 4 3 0と銅箔 4 1 0とを同時にエッチングしてもよレ その後、 レジスト 3 1 4を除去した （図 1 2参照） 。 これにより、 高 誘電体キャパシ夕シート 4 0 0には、 グランド用導体 2 1及び電源用導 体 2 2の直上にそれぞれシート貫通穴 4 0 1， 4 0 2が形成されたこと になる。 このうち、 グランド用導体 2 1の直上のシ一卜貫通穴 4 0 1は、 銅箔 4 1 0と高誘電体層 4 3 0を貫通する部分は径が小さく銅箔 4 2 0 を貫通する部分は径が大きく形成され、 電源用導体 2 2の直上のシート 貫通穴 4 0 2は、 銅箔 4 1 0と高誘電体層 4 3 0を貫通する部分'は径が 大きく銅箔 4 2 0を貫通する部分は径がー段と大きく形成されている (下部電極接続部 5 1の径<上部電極接続部第 1部 5 2 aの径） 。
続いて、 作製途中の基板の上面全体を覆うように Bステージ （未硬 化） の熱硬化性樹脂シート 3 2 0 (例えば味の素社製の A B F— 4 5 S H ) を積層したあと完全に熱硬化させた （図 1 3参照） 。 そして、 この 熱硬化性樹脂シート 3 2 0の表面の所定位置に炭酸ガスレーザや U Vレ 一ザ、 Y A Gレーザ、 エキシマレーザなどにより穴開けを行った （図 1 4参照） 。 ここでは、 下部電極接続用穴 5 0 1、 上部電極接続用第 1穴 5 0 2及び上部電極接続用第 2穴 5 0 3の穴開けを行った。 具体的には、 グランド用導体 2 1の直上に下部電極接続用穴 5 0 1を、 銅箔 4 2 0が この穴 5 0 1の内壁に露出せず銅箔 4 1 0がこの穴 5 0 1の内壁に露出 するように、 グランド用ランド 2 1 aに達するまで穿設した。 このとき、 予めシ一卜貫通穴 4 0 1にっき銅箔 4 2 0を通過する部分の穴径を、 銅 箔 4 1 0を通過する部分の穴径ょりも大きく形成しておいたため、 下部 電極接続用穴 5 0 1の内壁に銅箔 4 2 0を露出させずに銅箔 4 1 0を露 出させることを容易になし得た。 また、 電源用導体 2 2の直上に上部電 極接続用第 1穴 5 0 2を、 銅箔 4 1 0 , 4 2 0のいずれもこの穴 5 0 2 の内壁に露出しないように、 電源用ランド 2 2 aまで穿設した。 このと き、 予めシート貫通穴 4 0 2の穴径を大きく形成しておいたため、 上部 電極接続用第 1穴 5 0 2の内壁に銅箔 4 1 0 , 4 2 0のいずれも露出さ せないことを容易になし得た。 更に、 銅箔 4 2 0の直上に上部電極接続 用第 2穴 5 0 3を銅箔 4 2 0に達するまで穿設した。 このようにして穴 開けを行ったあと、 各穴 5 0 1〜 5 0 3内のスミア等を除去するために デスミア処理を施した。 なお、 デスミア処理により熱硬化性樹脂シート
3 2 0の表面が粗化された。
なお、 下部電極接続部 5 1， 上部電極接続部第 1部 5 2 aの数は、 図 6におけるレジスト開口部 3 1 2— 1， 3 1 2— 2の数により調整する ことができる。 例えば、 レジスト開口部 3 1 2— 1 , 3 1 2— 2の数を I Cチップ 7 0の端子総数より少なくすれば、 下部電極 4 1や上部電極
42に開ける孔が少なくなるため、 その分各電極の面積が大きくなり、 コンデンサ部 40の容量が大きくなる。 また、 下部電極 4 1の面積や上 部電極 42の面積、 下部電極接続部 5 1と銅箔 42 0とのスペース、 上 部電極接続部第 1部 5 2 aと銅箔 4 1 0 , 42 0とのスペースは、 レジ スト開口部 3 1 2— 1 , 3 1 2 - 2, 3 1 4 - 1 , 3 1 4— 2の大きさ により調整することができる。 このレジスト開口部 3 1 2— 1 , 3 1 2 — 2, 3 1 4 - 1 , 3 1 4— 2の大きさは、 下部電極 4 1や上部電極 4 2に開ける孔のサイズと同視できるため、 各電極の大きさひいてはコン デンサ部 40の容量を調整する因子とみることができる。
続いて、 熱硬化性樹脂シ一卜 3 2 0のうち外部に露出している部分 (各穴 50 1〜 50 3の内壁を含む） に無電解めつき触媒を付与した後、 無電解銅めつき水溶液中に浸漬することにより、 厚さ 0. 6〜3. 0 mの無電解銅めつき膜 50 5を形成した （図 1 5参照） 。 次に、 この無 電解銅めつき膜 5 0 5の全面に感光レジストであるドライフィルムをラ ミネ一トしたあとパターンマスクを通して露光、 現像することによりパ ターン化したレジスト 5 0 6を形成した （図 1 6参照） 。 そして、 無電 解銅めつき膜 50 5のうち外部に露出している部分 （各穴 5 0 1〜 5 0 3の内壁を含む） に電解銅めつき膜 5 0 7を形成し （図 1 7参照） 、 そ の後パターン化されたレジスト 5 0 6を除去し （図 1 8参照） 、 無電解 銅めつき膜 5 0 5のうち表面に露出している部分をエッチングにより除 去した （図 1 9参照） 。 これにより、 各穴 5 0 1〜 5 0 3が銅により充 填されると共に熱硬化性樹脂シート 3 2 0のうち露出していた部分に銅 配線パ夕ーンが形成された。
なお、 図 1 9において、 熱硬化性樹脂シート 3 1 0， 3 2 0 (例えば 味の素社製の A B F - 4 5 S H ) がそれぞれ第 1電気絶縁層 3 1及び第 2電気絶縁層 3 2に相当し、 高誘電体キャパシ夕シ一ト 4 0 0の銅箔 4 1 0、 銅箔 4 2 0及び高誘電体層 4 3 0がそれぞれコンデンサ部 4 0の 下部電極 4 1、 上部電極 4 2及び高誘電体層 4 3に相当し、 下部電極接 続用穴 5 0 1内に充填された銅及びそれに接続された第 2電気絶縁層 3 2上の銅配線パターンがそれぞれ下部電極接続部 5 1及び配線パターン 5 l aに相当し、 上部電極接続用第 1穴 5 0 2内に充填された銅、 上部 電極接続用第 2穴 5 0 3内に充填された銅及びこれらを接続する第 2電 気絶縁層 3 2上の銅配線パターンがそれぞれ上部電極接続部第 1部 5 2 a〜 5 2 cに相当する。
以上詳述したプリント配線板 1 0によれば、 ピルドアップしていく流 れの中で、 2枚の銅箔 4 1 0， 4 2 0で高誘電体層 4 3 0を挟んだ構造 を有し後にコンデンサ部 4 0となる高誘電体キャパシ夕シ一ト 4 0 0で もって配線板の板面の略全面を覆ったあとでも、 下部電極接続部 5 1や 上部電極接続部 5 2を形成することができる。
また、 一般的にプリント配線板は 2 0 0 °C以下の温度条件でビルドア ップされることが多いため、 ビルドアップしていく流れの中で高誘電体 材料を高温 （例えば 6 0 0〜 9 5 0 ） で焼成してセラミックスにする ことは困難なことから、 上述した実施形態のように、 別途、 予め焼成済 みの高誘電体層 4 3 0を 2枚の銅箔 4 1 0， 4 2 0で挟んだ構造の高誘 電体キャパシ夕シ一ト 4 0 0を利用してコンデンサ部 4 0を形成するこ とが好ましい。
更に、 上部電極接続部 5 2は、 半導体素子 7 0の電源用端子 7 4と電 気的に接続され、 下部電極接続部 5 1は、 半導体素子 7 0のグランド用 端子 7 2と電気的に接続されるため、 半導体素子 7 0のオンオフの周波 数が数 G H z〜数十 G H zと高く電位の瞬時低下が起きやすい状況下で あっても十分なデカップリング効果を奏する。
更にまた、 コンデンサ部 4 0の高誘電体層 4 3が誘電率の大きなチタ ン酸バリゥム等を焼成して作製したものであること、 コンデンサ部 4 0 の上部電極 4 2や下部電極 4 1はべタパ夕一ンとして板面の略全面を覆 うほど面積が大きいこと、 両電極 4 1 , 4 2の間隔が 0 . l〜 1 0 m と小さいことから、 コンデンサ部 4 0の電気容量が大きくなり、 十分な デカツプリング効果を得やすくなる。
そしてまた、 半導体素子 7 0の周囲にチップコンデンサを配設する場 合に比べて、 コンデンサ部 4 0は半導体素子 7 0のほぼ直下に配設され ているため、 配線の引き回し距離を短くすることができ、 ノイズの発生 を抑制することができる。
なお、 本発明は上述した実施形態に何ら限定されることはなく、 本発 明の技術的範囲に属する限り種々の態様で実施し得ることはいうまでも ない。
例えば、 上述した実施形態では、 高誘電体キャパシ夕シート 4 0 0を 利用してコンデンサ部 4 0を形成することとしたが、 高誘電体キャパシ 夕シート 4 0 0を利用する代わりに、 ビルドアップ部 2 0の上面に形成 した第 1電気絶縁層 3 1上に、 金属箔とセラミックス製の高誘電体層と 金属箔とをこの順でいずれも全面を覆うように積層したあと、 上述した 実施形態と同様にして上部電極接続部 5 2や下部電極接続部 5 1を形成 してもよい。 この場合も、 ビルドアップの流れの中でコンデンサ部 4 0 を形成することができる。
また、 上述した実施形態では、 コンデンサ部 4 0の下部電極 4 1を半 導体素子 7 0のグランド用端子 7 2ゃビルドアップ部 2 0のグランド用 導体 2 1に接続し、 上部電極 4 2を電源用端子 7 4や電源用導体 2 2に 接続したが、 逆に、 下部電極 4 1を電源用端子 7 4や電源用導体 2 2と 接続し、 上部電極 4 2をグランド用端子 7 2やグランド用導体 2 1と接 続してもよい。
更に、 上述した実施形態では、 コンデンサ部 4 0を内蔵するプリント 配線板 1 0について説明したが、 内蔵されたコンデンサ部 4 0のほカ こ、 実装面 6 0にチップコンデンサを実装するようにしてもよい。 こうすれ ば、 コンデンサ部 4 0だけでは電気容量が不十分な場合等に実装面 6 0 に実装したチップコンデンサにより補うことができる。 このとき、 チッ プコンデンサのプラス端子をコンデンサ部 40の電源用電極へ、 チップ コンデンサのマイナス端子をコンデンサ部のグランド用電極へ接続する と、 チップコンデンサから I Cチップに至る経路のインピーダンスが小 さくなるため、 電力ロスが少なくなるので好ましい。 実施例
(実施例 1〜9)
上述した実施形態に準じて、 表 1に示す実施例を作製した。 具体的に は、 図 6に示した工程において、 グランド用パッド 6 2の数とレジスト 開口部 3 1 2— 1 (下部電極接続部 5 1 ) の数との比が 1 ： 0. 1、 電 源用パッド 6 4の数とレジス卜開口部 3 1 2 - 2 (上部電極接続部第 1 部 5 2 a) の数との比も 1 : 0. 1となるように形成した。 さらに、 図 6、 図 9に示した開口部 3 1 2— 1 , 3 1 2— 2， 3 1 4— 1， 3 1 4 一 2の大きさを調整して、 下部電極 4 1と上部電極 4 2とが対向する面 積を 3. 2 2 X 1 0_5m2〜 l . 8 3 X 1 0—3m2に調整した。 その結果、 コンデンサ部の容量は、 0. 44 X 1 0— 6F〜 2 5 X 1 0— 6Fとなった。 この場合、 1つの下部電極接続部 5 1には、 I Cチップ 7 0の複数のグ ランド用端子 7 2が電気的に接続し、 1つの上部電極接続部第 1部 5 2 aには、 I Cチップ 7 0の複数の電源用端子 74が電気的に接続するこ とになる。
(実施例 1 0)
上述した実施形態において、 高誘電体キャパシタシート 40 0のサイ ズを 49. 5mmX 43mmとし、 グランド用パッド 6 2の数と下部電 極接続部 5 1の数との比が 1 : 1、 電源用パッド 64の数と上部電極接 続部第 1部 5 2 aの数との比も 1 ： 1となるように形成した。 なお、 グ ランド用パッド 6 2の数及び電源用パッド 64の数はそれぞれ 1 1 0 0 0個とした。 また、 各開口部 3 1 2— 1 , 3 1 2— 2の大きさを 3 0 0 〜40 0 の範囲となるようにした。 この結果、 コンデンサ部の容 量は、 0. 1 8 X 1 0— 6 Fとなった。
(実施例 1 1 )
実施例 1 0において、 グランド用パッド 6 2の数と下部電極接続部 5 1の数との比が 1 : 0. 7、 電源用パッド 64の数と上部電極接続部第 1部 5 2 aの数との比も 1 : 0. 7となるように形成した。 この結果、 コンデンサ部の容量は、 8. 8 X 1 0— 6Fとなった。
(実施例 1 2)
実施例 1 0において、 グランド用パッド 6 2の数と下部電極接続部 5 1の数との比が 1 : 0. 5、 電源用パッド 64の数と上部電極接続部第 1部 5 2 aの数との比も 1 ： 0. 5となるように形成した。 この結果、 コンデンサ部の容量は、 1 5 X 1 0— 6Fとなった。
(実施例 1 3) 実施例 1 0において、 グランド用パッド 6 2の数と下部電極接続部 5 1の数との比が 1 ： 0. 1、 電源用パッド 6 4の数と上部電極接続部第 1部 5 2 aの数との比も 1 ： 0. 1となるように形成した。 この結果、 コンデンサ部の容量は、 2 6 X 1 0— 6Fとなった。
(実施例 1 4)
実施例 1 0において、 グランド用パッド 6 2の数と下部電極接続部 5 1の数との比が 1 : 0. 0 5、 電源用パッド 6 4の数と上部電極接続部 第 1部 5 2 aの数との比も 1 ： 0. 0 5となるように形成した。 この結 果、 コンデンサ部の容量は、 2 7. 5 X 1 0— 6 Fとなった。
(実施例 1 5 )
実施例 1 0において、 グランド用パッド 6 2の数と下部電極接続部 5 1の数との比が 1 : 0. 0 3、 電源用パッド 6 4の数と上部電極接続部 第 1部 5 2 aの数との比も 1 ： 0. 0 3となるように形成した。 この結 果、 コンデンサ部の容量は、 2 8 X 1 0— 5Fとなった。
(実施例 1 6 )
実施例 1 0において、 グランド用パッド 6 2の数と下部電極接続部 5 1の数との比が 1 : 0. 0 1、 電源用パッド 6 4の数と上部電極接続部 第 1部 5 2 aの数との比も 1 ： 0. 0 1となるように形成した。 この結 果、 コンデンサ部の容量は、 2 9 X 1 0— 6Fとなった。
(実施例 1 7 )
実施例 6に準じて作製した。 具体的には、 高誘電体キャパシ夕シ一卜 4 0 0の作製において、 スピンコートノ乾燥/ ^焼成の繰り返し回数を 1 回とした。 その結果、 高誘電体層 4 3 0の厚みは、 0. 0 3 mとなつ た。
(実施例 1 8 )
実施例 6に準じて作製した。 具体的には、 高誘電体キャパシタシート 40 0の作製において、 スピンコート Z乾燥 Z焼成の繰り返し回数を 4 回とした。 その結果、 高誘電体層 43 0の厚みは、 0. 1 2 mとなつ た。 ，
(実施例 1 9)
実施例 6に準じて作製した。 具体的には、 高誘電体キャパシタシート 40 0の作製において、 スピンコート Z乾燥 Z焼成の繰り返し回数を 1 5回とした。 その結果、 高誘電体層 43 0の厚みは、 0. 45 mとな つた。
(実施例 2 0)
実施例 6に準じて作製した。 具体的には、 高誘電体キャパシタシート 40 0の作製において、 スピンコート/乾燥 Z焼成の繰り返し回数を 2 0 0回とした。 その結果、 高誘電体層 43 0の厚みは、 6 mとなった。 (実施例 2 1)
実施例 6に準じて作製した。 具体的には、 高誘電体キャパシ夕シート 40 0の作製において、 スピンコート Z乾燥 Z焼成の繰り返し回数を 3 3 0回とした。 その結果、 高誘電体層 43 0の厚みは、 9. 9 ^mとな つた。
(実施例 2 2)
実施例 6に準じて作製した。 具体的には、 高誘電体キャパシ夕シート 40 0の作製において、 スピンコート/"乾燥 焼成の繰り返し回数を 5 0 0回とした。 その結果、 高誘電体層 43 0の厚みは、 1 5 /imとなつ た。
(実施例 2 3)
実施例 1のプリン卜配線板の表面にチップコンデンサを実施し、 チッ プコンデンサと I Cチップのグランド用端子、 電源用端子間の接続は、 プリント配線板に内蔵したコンデンサ部 40を介して行った。 (比較例）
比較例の高誘電体キャパシ夕シートは、 実施形態中に記載した高誘電体キヤ パシタシートの別形態作製手順に基づいて作製した。 但し、 焼成することなく 乾燥後の未焼成層上に電極を形成した。 その結果、 ダイ直下の静電容量は、 0. 001； 未満となった。
(評価試験 1 )
実施例 1〜 1 6、 2 3と比較例のプリント配線板に以下の I Cチップ を実装し、 同時スイッチングを 1 0 0回繰り返して、 パルス 'パターン • ジェネレーター Zエラ一 ·ディテクタ （アドバンテスト社製、 商品名 ： D 3 1 8 6/3 2 8 6) を用いて誤動作の有無を確認した。 誤動作が なかった場合を良品 「〇」 、 誤動作があった場合を不良 「X」 とした。
①ク口ック周波数 1. 3 GH z、 F S B 40 0 MH z
②ク口ック周波数 2. 4 GH z、 F S B 5 3 3 MH z
③ク口ック周波数 3. 0 GH z、 F S B 8 00 MH z
④ク口ック周波数 3. 7 3 GH z、 F S B : 1 0 6 6 MH z 上記①の I Cチップを実装した各実施例及び比較例の評価結果の比較 から、 セラミック製の誘電体層からなるコンデンサ部を内蔵することで、 誤動作が発生し難くなることが分かる。 また、 上記②〜④の I Cチップ を実装した評価結果から、 コンデンサ容量が大きいほど誤動作が生じが たく、 0. 8 F以上あれば、 3. 0 GH z以上の高周波の I Cチップ を搭載しても誤動作が発生しないことが分かつた。
また、 各実施例のプリント配線板には、 I Cチップの電圧を測定でき る回路をプリント配線板に設け、 同時スイッチング時の I Cチップの電 圧降下を測定した。 そして、 I Cチップの駆動周波数ごとにコンデンサ 部の容量と I Cチップの電圧降下との関係をシミュレーションした。 こ の結果を図 2 0に示す。 横軸はコ siのコ 容量、 縦軸は 各駆動電圧における電圧降下量 （％) である。 このシミュレーション結 果から、 電圧降下量が 1 0%を超えると誤動作が発生する可能性がある ことが示唆された。
(評価試験 2)
実施例 4、 1 7〜 2 2のプリント配線板を、 — 5 5°CX 5分、 1 2 5 °C X 5分を 1サイクルとして、 1 0 0 0サイクル繰り返した。 I Cチッ プ実装面とは反対側の端子から、 I Cを介し、 再度 I Cチップ実装面と は反対側の端子 （先ほどの反対側の端子とは別の端子） と繋がっている 特定回路の接続抵抗をヒートサイクル試験前、 5 0 0サイクル目、 1 0 0 0サイクル目で測定し、 下記式の抵抗変化率を求めた。 そして、 抵抗 変化率が ± 1 0 %以内なら合格 「〇」 、 ± 1 0%を超えると不良 「X」 とし、 表 1にその結果をまとめた。
ヒ-トサイクル後の接続抵抗-ヒ-トサイクル前の接続抵抗
抵抗変化率 = X 100 (%) ヒ-トサイクル前の接続抵抗
この試験結果から、 コンデンサ部の高誘電体層の厚みが薄すぎても厚 すぎても接続信頼性が低下しやすいことが分かる。 その理由は定かでは ないが、 高誘電体層が薄すぎると （すなわち 0. 0 3 ^m以下になる と） 、 プリント配線板の熱収縮によりセラミック製の高誘電体層にクラ ックが入り、 プリント配線板の配線が断線したのではないかと推察して いる。 一方、 コンデンサ部の高誘電体層が厚すぎると （すなわち 9. 9 mを超えると） 、 セラミック製の高誘電体層と上部電極 ·下部電極と は熱膨張係数が異なることから、 プリント配線板の水平方向で高誘電体 層と上部電極 ·下部電極との収縮 ·膨張量の違いが大きくなり、 コンデ ンサ部とプリン卜配線板との間で剥離が発生してプリン卜配線板の配線 が断線したのではないかと推察している。
(評価試験 3) 実施例 1 0〜 1 6のプリント配線板に評価試験 2と同様のヒ一卜サイ クル試験を 5 0 0サイクル、 1 0 0 0サイクル行った。 ヒートサイクル 後、 I Cチップ （クロック周波数： 3. 7 3 GH z、 F S B : 1 0 6 6 MHz ) を実装し、 評価試験 1と同様に誤動作の有無を確認した。 その 結果を表 1に示す。
この試験結果から、 パッド数に対する電極接続部数の比つまり電極接 続部数 Zパッド数が小さすぎても大きすぎても誤動作が発生しやすいこ とが分かる。 その理由は定かではないが、 この比が小さすぎると （すな わち 0. 0 3未満になると） 、 電極接続部 （下部電極接続部 5 1や上部 電極接続部第 1部 5 2 a) の数が少なすぎることからそれらの電気的な 接続状態が劣化した場合にその影響を他の電極接続部でカバーしきれず 誤動作が発生しやすくなつたのではなないかと推察している。 一方、 こ の比が大きすぎると （すなわち 0. 7を超えると） 、 下部電極 41や上 部電極 42には各電極接続部が非接触状態で通過する箇所が増加しその 箇所に充填された樹脂と高誘電体層 43との熱膨張差によってセラミツ ク製の脆い高誘電体層 43の収縮 ·膨張が起きやすくなり、 その結果高 誘電体層 43にクラックが入ったのではないかと推察している。
Figure imgf000032_0001
本発明は、 2 0 0 4年 6月 2 5日に出願された日本国特許出願 2 0 0 4 - 1 8 8 8 5 5号を優先権主張の基礎としており、 その内容のすべて が編入される。 産業上の利用の可能性
本発明のプリント配線板は、 I Cチップなどの半導体素子を搭載する ために用いられるものであり、 例えば電気関連産業や通信関連産業など に利用される。

Claims

請求の範囲
1 . セラミックス製の高誘電体層を上部電極及び下部電極で挟んだ構造 のコンデンサ部を内蔵し半導体素子を実装するプリント配線板であって、 前記コンデンサ部の上部電極にも下部電極にも接触することなく該コ ンデンサ部を上下方向に貫通し該コンデンサ部よりも上方に設けられた 導体層を経て前記コンデンサ部の上部電極と電気的に接続された上部電 極接続部と、
前記コンデンサ部の上部電極と接触せず下部電極と接触するように該 コンデンサ部を上下方向に貫通する下部電極接続部と、
を備えたプリント配線板。
2 . 前記コンデンサ部は、 前記高誘電体層を前記上部電極及び前記下部 電極で挟んだ構造に別途作製され板面全体を覆う大きさの高誘電体キヤ パシ夕シートを利用して形成されている、 請求項 1に記載のプリント配 線板。
3 . 前記上部電極接続部は、 前記半導体素子の電源用端子又はグランド 用端子と接続され、 前記下部電極接続部は、 前記半導体素子のグランド 用端子又は電源用端子と接続される、 請求項 1に記載のプリント配線板。
4 . 前記上部電極接続部は、 前記コンデンサ部を上下方向に貫通する部 分の下端が電源用導体又はグランド用導体に接続され、 前記下部電極接 続部は、 前記半導体素子のグランド用端子又は電源用端子と接続される と共に前記コンデンサ部を上下方向に貫通する部分の下端がグランド用 導体又は電源用端子に接続される、 請求項 3に記載のプリント配線板。
5 . 前記高誘電体層は、 チタン酸バリウム （B a T i O 、 チタン酸 ストロンチウム （S r T i O 3) 、 酸化タンタル （T a〇3、 T a 2 O s ) 、 チタン酸ジルコン酸鉛 （P Z T ) 、 チタン酸ジルコン酸ランタン鉛 （P L Z T) 、 チタン酸ジルコン酸ニオブ鉛 （PNZ T) 、 チタン酸ジルコ ン酸カルシウム鉛 （P C ZT) 及びチタン酸ジルコン酸ストロンチウム 鉛 （P S ZT) からなる群より選ばれた 1種又は 2種以上の金属酸化物 を含んでなる原料を焼成して作製したものである、 請求項 1〜4のいず れかに記載のプリント配線板。
6. 前記上部電極及び前記下部電極は、 ベタパターンとして形成されて いる、 請求項 1〜 5のいずれか記載のプリント配線板。
7. 前記コンデンサ部は、 前記上部電極及び前記下部電極の間の距離が 1 0 /xm以下であって実質的に短絡しない距離に設定されている、 請求 項 1〜 6のいずれか記載のプリント配線板。
8. プリント配線板の製造方法であって、
(a) セラミックス製の高誘電体層を 2枚の金属箔で挟んだ構造に別途 作製された高誘電体キャパシ夕シートを第 1電気絶縁層上に貼り付ける 工程と、
(b) 前記高誘電体キャパシ夕シートを上下方向に貫通する上部電極用 シ一卜貫通穴及び下部電極用シート貫通穴を形成する工程と、
( C ) 前記両シート貫通穴を充填し且つ前記高誘電体キャパシ夕シ一ト の上面を覆う第 2電気絶縁層を形成する工程と、
(d) 前記第 2電気絶縁層から前記上部電極まで開けられた上部電極接 続用第 1穴、 前記第 2電気絶縁層のうち前記上部電極用シート貫通穴の 直上から前記第 1電気絶縁層まで開けられ前記上部電極、 前記高誘電体 層及び前記下部電極のいずれもが内壁に露出していない上部電極接続用 第 2穴、 及び、 前記第 2電気絶縁層のうち前記下部電極用シート貫通穴 の直上から前記第 1電気絶縁層まで開けられ前記上部電極が内壁に露出 せず前記下部電極が内壁に露出する下部電極接続用穴を形成する工程と、
(e) 導体材料で前記上部電極接続用第 1穴及び前記上部電極接続用第 2穴を充填したうえで両者を前記第 2絶縁層の上方で接続して上部電極 接続部とすると共に導体材料で前記下部電極接続用穴を充填して下部電 極接続部とする工程と、
を含むプリン卜配線板の製造方法。
9. 前記 （b) の工程では、 前記下部電極用シート貫通穴を形成する際、 前記上部電極を通過する部分の穴径が前記下部電極を通過する部分の穴 径より大きくなるように形成する、
請求項 8に記載のプリント配線板の製造方法。
1 0. 前記 （d) の工程では、 前記上部電極接続用第 2穴を、 前記第 2 , 電気絶縁層のうち前記上部電極用シート貫通穴の直上から前記第 1電気 絶縁層内の電源用導体又はグランド用導体まで開け、 前記下部電極接続 用穴を、 前記第 2電気絶縁層のうち前記下部電極用シ一ト貫通穴の直上 から前記第 1電気絶縁層内のグランド用端子又は電源用導体まで開ける、 請求項 8又は 9に記載のプリン卜配線板の製造方法。
1 1. 前記 （e) の工程のあと、 前記上部電極接続部を前記プリント配 線板に実装される半導体素子の電源用端子又はグランド用端子に接続し、 前記下部電極接続部を前記半導体素子のグランド用端子又は電源用端子 に接続する、 請求項 1 0に記載のプリン卜配線板の製造方法。
1 2. 前記高誘電体層は、 チタン酸バリウム （B a T i 〇3) 、 チタン 酸ストロンチウム （S r T i〇3) 、 酸化タンタル （T a03、 T a 2 O 5) 、 チタン酸ジルコン酸鉛 （P Z T) 、 チタン酸ジルコン酸ランタン 鉛 （P L Z T) 、 チタン酸ジルコン酸ニオブ鉛 （PNZT) 、 チタン酸 ジルコン酸カルシウム鉛 （P C Z T) 及びチタン酸ジルコン酸ス卜ロン チウム鉛 （P S ZT) からなる群より選ばれた 1種又は 2種以上の金属 酸化物を含んでなる原料を焼成して作製したものである、 請求項 8〜 1 1のいずれかに記載のプリン卜配線板の製造方法。
1 3 . 前記コンデンサ部は、 前記上部電極及び前記下部電極の間の距離 が 1 0 以下であって実質的に短絡しない距離に設定されている、 請 求項 8〜 1 2のいずれか記載のプリント配線板の製造方法。
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