JPS5839380B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPS5839380B2
JPS5839380B2 JP2036577A JP2036577A JPS5839380B2 JP S5839380 B2 JPS5839380 B2 JP S5839380B2 JP 2036577 A JP2036577 A JP 2036577A JP 2036577 A JP2036577 A JP 2036577A JP S5839380 B2 JPS5839380 B2 JP S5839380B2
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JP
Japan
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layer
hole
metal wiring
holes
wiring layer
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JP2036577A
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JPS53105991A (en
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雅昭 石坂
昌栄 太田
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Oki Electric Industry Co Ltd
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Oki Electric Industry Co Ltd
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Description

【発明の詳細な説明】 (技術分野) この発明は多層配線構造を有する半導体集積回路装置に
関するものである。
(従来技術) 多層配線構造を有する半導体集積回路装置の製造におt
ハて、上層の金属配線層を絶縁層を通して下層の金属配
線層と電気的に接続することは不可能な技術である。
例えば従来の二層配線構造の半導体集積回路装置は、第
1および第2図に示される様に、半導体基板または拡散
層1上の酸化膜2の表面に形成さハた第1層の金属配線
層(例えばアルミ配線層)3と、この金属配線層3上に
形成された絶縁層(例えばPSG膜)4と、この絶縁層
4のスルーホール6を介して第1層の金属配線層3と接
続される第2層の金属配線層(例えばアルミ配線層)5
から構成される。
従来一定の厚みを有する金属配線層の電流容量を大きく
するためには配線巾を広げるのがブ般的な手法である。
従ってスルーホールにおいても、。開口部面積を大きく
してスルーホール部の抵抗成分を減少させる必要がある
このため従来の多層配線構造体は大小さまざまな開口部
面積を有するスルーホールを介して金属配線層間が接続
されていた。
しかし層間配線層を絶縁分離する中間絶縁層に各種の大
きさのスルーホールを形成することは製造工程において
種々の問題を発生する。
すなわちフォトリソ工程において、同一のエツチング条
件で同時に大きさの異なるスルーホールを中間絶縁層に
形成する場合、一般に開口面積の大きい方がエッチャン
トに対するエツチングレートが速いため、大きい開口部
の方が小さい開口部より短時間で下層金属配線層(例え
ばアルミ層)面を露出させる傾向にある。
したがって、そのままエツチング処理を続けて小さい開
口部内に下層金属配線層を露出させると、大きい開口部
内の金属配線層がエッチャントにより完全にエツチング
除去される危険があった。
これを防止するためにエッチャントに対するマスク層を
利用して各種のスルーホールを選択的に形成することが
実行されているが、フォトリソ工程が増加する欠点があ
った。
(発明の目的) この発明の目的はスルーホールを同一形状の小単位に規
格化することにより、エツチング作業全容易にした半導
体集積回路装置を提供することにある。
この発明の他の目的は複数の小単位に規格化された中間
絶縁層のスルーホールを通して多層配線層間を接続する
ことによりスルーホール部の抵抗成分を減少させた半導
体集積回路装置を提供することにある。
(実施例) 第3図はこの発明の第1の実施例を示す半導体集積回路
装置の平面図である。
なお第1図と同一番号は同一部分を示しており、且つ第
2層の金属配線層5の配線巾も同一であるものとする。
この発明において、第2層の金属配線層5は2つのスル
ーホール7を通して第1層の金属配線層3に接続される
このスルーホール7は同一形状の小単位に規格化された
開口部であり所望の周辺長が得られるまで整数倍配置さ
れる。
第3図に示ス例では2つのスルーホール7の総面積の和
は第1図に示されるスルーホール60面積より小さいが
、周辺長の総和はスルーホール60周辺長にほぼ等しい
か、より長い値を持つ様に設定することが好ましい。
このように基板または開口部1上の他の開口部も全て規
格化された小単位のスルーホールで形成されるので、エ
ツチング条件のバラツキがなくなり、下層の金属配線層
がエツチング除去されることが完全に解決される。
ところで、従来このようなスルーホール・部の抵抗成分
Rtは第1層金属配線層と第2層金属配線層の接触表面
積(スルーホール面積)SAに反比例、即ちRt−8A
=一定であるので面積が減少することは抵抗成分が増加
するものと考えられていた。
しかし発明者達の実験によれば、スルーホール部の抵抗
成分はその表面積を大きくすることにより効果的に減少
しないことを示した。
第4図はスルーホール面積Sとスルーホール抵抗Rの実
験値を示すグラフである。
この実験値は16個のスルーホールを経由する、全長9
00μの金属配線層間の両端抵抗値を求め、その1/1
6を一段のスルーホール抵抗成分として得られたもので
ある。
第4図の実験グラフによれば、スルーホール抵抗Rはそ
の面積Sに対してRocSa(α〜−0,4)の関係に
あり、上記αの値は多少のバラツキがあったものの、従
来考えられていたαニ−1から大差があった。
いま、スルーホールが面積5(=L2(Lは一辺の長さ
))の正方形であり、αニー一の関係にあると、スルー
ホール抵抗はRocL−1となり、周辺の長さLに反比
例することになる。
すなわち、これは抵抗Rがスルーホール面積Sよりスル
ーホールの周辺長により決定されることを示している。
従って金属配線層に大きな電流容量を必要とする場合、
単一の大きなスルーホールを形成するより、このスルー
ホールの面積の範囲内で複数の小単位のスルーホールを
形成して周辺長を増大させた方がスルーホール抵抗が減
少することになる。
この現象は、絶縁層4にスルーホールを形成した後、蒸
着またはスバツタ工程により第2層金属配線層を形成す
ると、スルーホールの端部の第2層金属配線層の厚みが
比較的薄く形成されるので抵抗成分を大きく増加させる
ことに起因する。
しかも、配線層を流れる電流はスルーホール端部に集中
分布して流れる傾向にあり、スルーホール部中央の金属
配線層は抵抗成分の低減にあまり寄与していないものと
思われる。
従って、第3図に示すこの発明の第1の実施例の様に、
単一のスルーホールで得られる占有面積の範囲内で複数
の小面積のスルーホール群を介して配線層間を接続した
方がスルーホール部の抵抗成分減少に極めて有効である
この発明は第5図に示される様な、金線と接続されるボ
ンティングパッド部に応用して極めて有効である。
第5図において、第2層金属配線層5から延在する上層
のボンティングパッド領域9は例えば12個の小単位の
スルーホール8を介して下層のボンティングパッド領域
とほぼ同面積の下層導電領域(図示せず)と電気的に接
続される。
スルーホール80周辺長の総和はボンティングパッド領
域90周辺長にほぼ等しいかそれ以上にすることが好ま
しい。
上記の第2の実施例において、金線はワイヤボンティン
グ装置により、ボンティングパッド領域9の中央部に融
着されるが、ボンティングパッド領域9の中央部直下に
は絶縁層が配置されているので、ボンティング時の機械
的な衝撃が弱められ下層のボンティングパッド領域に損
傷を与えることが防止される。
又、従来のボンティングパッド領域は下層の導電領域上
に直接形成されるので熱伝導が大きくなりワイヤボンテ
ィング時の条件が変化し、金線とボンティングパッド領
域間の接着強度が落ちるが、この発明によりこの欠点が
解消される。
(発明の効果) 以上説明したようにこの発明によれば、複数の規格化さ
れた小単位のスルーホールを使用して多層配線構造体を
形成したことにより、エツチング処理によるスルーホー
ルの品質のバラツキが減少し且つ下層配線層のオーバエ
ツチングが防止されるので、製造歩留りが向上する利点
がある。
又、この発明は、単一の大面積の開口部を形成するこト
ナ<スルーホール部の抵抗成分を低減できるので、電流
容量を必要とするスルーホール、特にボンティングパッ
ド領域でのスルーホールの形成に用いて極めて大きい効
果を発揮するものである。
【図面の簡単な説明】
第1図および第2図は従来の二層配線構造の半導体集積
回路装置の一部切断平面図および断面図、第3図はこの
発明の半導体集積回路装置の第1の実施例を示す一部切
断平面図、第4図はスルーホール抵抗とスルーホール面
積の関係を求めた実験結果を示す図、第5図はこの発明
の第2の実施例を示す平面図である。 3・・・第1層金属配線層、4・・・絶縁層、5・・・
第2層金属配線層、7,8・・・スルーホール、9・・
・ボンティングパッド領域。

Claims (1)

    【特許請求の範囲】
  1. 1 絶縁層により絶縁分離された多層配線層間が複数の
    小単位に規格化された前記絶縁層のスルーホールを通し
    て接続されることを特徴とする半導体集積回路装置。
JP2036577A 1977-02-28 1977-02-28 半導体集積回路装置 Expired JPS5839380B2 (ja)

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JPS58209031A (ja) * 1982-05-28 1983-12-05 セイコーエプソン株式会社 半導体装置
JPS58213450A (ja) * 1982-06-04 1983-12-12 Toshiba Corp 半導体装置の多層配線構造
JPS59121857A (ja) * 1982-12-28 1984-07-14 Fujitsu Ltd 半導体装置
JPS59169154A (ja) * 1983-03-16 1984-09-25 Fujitsu Ltd 半導体装置の製造方法
JPS61174744A (ja) * 1985-01-30 1986-08-06 Nec Corp 集積回路装置およびその製造方法
JPS62118446U (ja) * 1986-01-20 1987-07-28
JPH0624220B2 (ja) * 1989-07-31 1994-03-30 株式会社東芝 半導体装置

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