JPS61174744A - 集積回路装置およびその製造方法 - Google Patents
集積回路装置およびその製造方法Info
- Publication number
- JPS61174744A JPS61174744A JP60015874A JP1587485A JPS61174744A JP S61174744 A JPS61174744 A JP S61174744A JP 60015874 A JP60015874 A JP 60015874A JP 1587485 A JP1587485 A JP 1587485A JP S61174744 A JPS61174744 A JP S61174744A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- polycrystalline silicon
- upper electrode
- integrated circuit
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特に容量素子を備
える集積回路装置およびその製造方法に関する。
える集積回路装置およびその製造方法に関する。
従来、半導体集積回路装置内に形成される容量素子とし
て例えば第３図に示すようなものが知られている。この
容量素子は半導体基板１上に形成された厚い絶縁膜２上
に下部電極の多結晶シリコン導１１層３と薄い多結晶シ
リコン酸化［４と上部電極の多結晶シリコン導電層５と
が順次積層されて容量素子を構成し、上部電極上に仮着
形成された絶縁膜７に開孔部６を設けて金属配線８と接
続されて集積回路装置を構成している。この容量素子は
、容量素子の下部電極と半導体基板とが厚い絶縁膜で隔
てられているので下部電極と半導体基板間で形成される
容量値は微小であるから、半導体基板電位の影響を受け
ない容量素子を得ることが出来る。
て例えば第３図に示すようなものが知られている。この
容量素子は半導体基板１上に形成された厚い絶縁膜２上
に下部電極の多結晶シリコン導１１層３と薄い多結晶シ
リコン酸化［４と上部電極の多結晶シリコン導電層５と
が順次積層されて容量素子を構成し、上部電極上に仮着
形成された絶縁膜７に開孔部６を設けて金属配線８と接
続されて集積回路装置を構成している。この容量素子は
、容量素子の下部電極と半導体基板とが厚い絶縁膜で隔
てられているので下部電極と半導体基板間で形成される
容量値は微小であるから、半導体基板電位の影響を受け
ない容量素子を得ることが出来る。
しかしながら、従来は上部電極の多結晶シリコン層５と
金属配線８との接続のための開孔部６は大さく形成さ扛
ていたので、上部電極と金属配線の電気的接続をとる友
めのアロイ工程において、通常アルミニウムで形成さｎ
る金属配線８から上部電極の多結晶シリコン層５に大量
のアルミニウムが供給される。このためアロイスパイク
が生じ、上部電極の多結晶シリコン層５をつき破シ、多
結晶シリコン酸化＠４にダメージを生じさせやすい欠点
があった〇 また０、絶縁膜７に開孔部６ｔｌ−形成する際、フッ化
水素酸系の工、チング液を用いるため、上部電極の多結
晶シリコン層上も上記７．化水素酸にしばらくさらされ
る。その後、金属配線８を形成するが、微量な７．化水
素酸に上部電極の多結晶シリコン層の粒界全通シ、多結
晶シリコン酸化膜４に到達し酸化膜にダメージを与える
。特に従来は上部電極の多結晶シリコン層５と金属配線
８との接続のための開孔部６はコンタクト抵抗低減、電
界の均一性を前原してできるだけ大きく形成でれている
ので、工、チンダ液による影響を受けやすく、製品の歩
留シや信頼性を低下させる欠点があったＯ 本発明は、以上述べた従来の欠点をなくした容量素子を
備える集積回路装置およびその製造方法を提供するもの
でｂる。
金属配線８との接続のための開孔部６は大さく形成さ扛
ていたので、上部電極と金属配線の電気的接続をとる友
めのアロイ工程において、通常アルミニウムで形成さｎ
る金属配線８から上部電極の多結晶シリコン層５に大量
のアルミニウムが供給される。このためアロイスパイク
が生じ、上部電極の多結晶シリコン層５をつき破シ、多
結晶シリコン酸化＠４にダメージを生じさせやすい欠点
があった〇 また０、絶縁膜７に開孔部６ｔｌ−形成する際、フッ化
水素酸系の工、チング液を用いるため、上部電極の多結
晶シリコン層上も上記７．化水素酸にしばらくさらされ
る。その後、金属配線８を形成するが、微量な７．化水
素酸に上部電極の多結晶シリコン層の粒界全通シ、多結
晶シリコン酸化膜４に到達し酸化膜にダメージを与える
。特に従来は上部電極の多結晶シリコン層５と金属配線
８との接続のための開孔部６はコンタクト抵抗低減、電
界の均一性を前原してできるだけ大きく形成でれている
ので、工、チンダ液による影響を受けやすく、製品の歩
留シや信頼性を低下させる欠点があったＯ 本発明は、以上述べた従来の欠点をなくした容量素子を
備える集積回路装置およびその製造方法を提供するもの
でｂる。
本発明の集積回路装置は、半導体基板の一声面に形成さ
れた下部電極と、前記下部電極上に絶縁ＦＡヲ介して形
成された多結晶シリコン導電層の上部電極とからなる容
量素子を備え、前記上部電極上に複数個の開孔部のある
絶縁膜を介して金属配線を有し、前記上部電極と前記金
属配線が前記開孔部において電気的に接続されているこ
とｔ−特徴とする。
れた下部電極と、前記下部電極上に絶縁ＦＡヲ介して形
成された多結晶シリコン導電層の上部電極とからなる容
量素子を備え、前記上部電極上に複数個の開孔部のある
絶縁膜を介して金属配線を有し、前記上部電極と前記金
属配線が前記開孔部において電気的に接続されているこ
とｔ−特徴とする。
本発明の集積回路装置の製造方法は、半導体基板の一主
面に下部電極を形成する工程と、前記下部電極上に絶縁
膜を形成する工程と、前記下部電極上に前記絶縁膜を介
して上部電極となる多結晶シリコン導電層を形成する工
程と、前記上部電極および下部電極を覆う絶縁膜を形成
する工程と、前記上部電極となる多結晶シリコン導電層
上面を覆う絶縁膜に７．化水素酸系の工、チンダ液を用
いたエッチング法により複数個の開孔部を形成する工程
と、前記開孔部を含む絶縁膜上に所定形状の金属配線を
被着する工程を含むことを特徴とする０ 〔実施例〕 次に、本発明の実施例について図面を参照して説明する
。第１図（ａ） 、 （ｂ）はそれぞれ本発明の一実施
例の縦断面図および平面図でおる。第１図（ａ）におい
てシリコン基板１の一主面上に厚い酸化膜２が有シ、こ
の上に所定形状の多結晶シリコン導電層３が有り、この
多結晶シリコン導電１ｉｉ３は周辺部の電極引出部上の
絶縁膜７に設けられた開孔部を介して金属配線１３と接
続されている。
面に下部電極を形成する工程と、前記下部電極上に絶縁
膜を形成する工程と、前記下部電極上に前記絶縁膜を介
して上部電極となる多結晶シリコン導電層を形成する工
程と、前記上部電極および下部電極を覆う絶縁膜を形成
する工程と、前記上部電極となる多結晶シリコン導電層
上面を覆う絶縁膜に７．化水素酸系の工、チンダ液を用
いたエッチング法により複数個の開孔部を形成する工程
と、前記開孔部を含む絶縁膜上に所定形状の金属配線を
被着する工程を含むことを特徴とする０ 〔実施例〕 次に、本発明の実施例について図面を参照して説明する
。第１図（ａ） 、 （ｂ）はそれぞれ本発明の一実施
例の縦断面図および平面図でおる。第１図（ａ）におい
てシリコン基板１の一主面上に厚い酸化膜２が有シ、こ
の上に所定形状の多結晶シリコン導電層３が有り、この
多結晶シリコン導電１ｉｉ３は周辺部の電極引出部上の
絶縁膜７に設けられた開孔部を介して金属配線１３と接
続されている。
多結晶シリコン導電層３表面を覆っている薄い多結晶シ
リコンの酸化膜４を介して多結晶シリコン導電層５が有
り、前記多結晶シリコン層３，５と多結晶シリコンの酸
化膜４とで容量素子を構成している。多結晶シリコン導
電層５上には絶縁膜７が有シ、複数個の開孔部６が設け
られている。
リコンの酸化膜４を介して多結晶シリコン導電層５が有
り、前記多結晶シリコン層３，５と多結晶シリコンの酸
化膜４とで容量素子を構成している。多結晶シリコン導
電層５上には絶縁膜７が有シ、複数個の開孔部６が設け
られている。
この複数個の開孔部６は第１図（ｂ）の平面図に示され
ているように多結晶シリコン層５上にほぼ均一に分布す
るように配置されている。これらの開孔部６によって多
結晶シリコン層５は金属配線８と電気的に接続されて集
積回路装置を構成する。
ているように多結晶シリコン層５上にほぼ均一に分布す
るように配置されている。これらの開孔部６によって多
結晶シリコン層５は金属配線８と電気的に接続されて集
積回路装置を構成する。
以上に示すような容量素子がシリコンゲートＭＯ８ＬＳ
Ｉの製造工程中どのように形成されるかをさらに詳しく
第２図の工程断面図を参照して説明する。まず第２図（
ａｔに示すように、Ｐ型シリコン基板１の一主面上のチ
ャンネルスト、パー領域９にボロン注入を行なった後、
周知のＬＯＧＯ８技術によシトランジスタ領域に薄いゲ
ート酸化膜１０フイールド領域に１００ＯＡ程度の厚い
酸化膜２を形成する。
Ｉの製造工程中どのように形成されるかをさらに詳しく
第２図の工程断面図を参照して説明する。まず第２図（
ａｔに示すように、Ｐ型シリコン基板１の一主面上のチ
ャンネルスト、パー領域９にボロン注入を行なった後、
周知のＬＯＧＯ８技術によシトランジスタ領域に薄いゲ
ート酸化膜１０フイールド領域に１００ＯＡ程度の厚い
酸化膜２を形成する。
次に第２図（ｂ）に示すように、第１の多結晶シリコン
導電層３ｔ−６００ＯＡ程度の厚さに形成し、パターニ
ングする事で、ゲート電極３′および容量素子の下部電
極３“き形成する。さらに９００℃〜１１５０°Ｃ程度
のスチーム酸化ないしドライ酸化で容量素子の絶縁膜４
を形成する。
導電層３ｔ−６００ＯＡ程度の厚さに形成し、パターニ
ングする事で、ゲート電極３′および容量素子の下部電
極３“き形成する。さらに９００℃〜１１５０°Ｃ程度
のスチーム酸化ないしドライ酸化で容量素子の絶縁膜４
を形成する。
次に第２図（ｃ）に示すように、第２の多結晶シリコン
層５を３００ＯＡ程度の厚さに成長させ、ボロン注入で
所定の導電層（１００Ω／ｌ］〜ＩＭΩ１０）にし、上
記第２の多結晶シリコン層５をパターニングして抵抗５
′および容量素子の上部電極５“を形成する。
層５を３００ＯＡ程度の厚さに成長させ、ボロン注入で
所定の導電層（１００Ω／ｌ］〜ＩＭΩ１０）にし、上
記第２の多結晶シリコン層５をパターニングして抵抗５
′および容量素子の上部電極５“を形成する。
続いて第２図（ｄ）Ｋ示すように、抵抗５′の上面にイ
オン注入に対するマスク層１１を形成したのち、ヒ素（
Ａｓ ）ないしリン（Ｐ）のイオン注入を行な素子の上
部電極）５“の導電度向上を図る０次に第２図（ｅ）に
示すように、絶縁膜７を常圧ＣＶＤ（化学気相成長）で
１００ＯＯＡ程度被着させる。
オン注入に対するマスク層１１を形成したのち、ヒ素（
Ａｓ ）ないしリン（Ｐ）のイオン注入を行な素子の上
部電極）５“の導電度向上を図る０次に第２図（ｅ）に
示すように、絶縁膜７を常圧ＣＶＤ（化学気相成長）で
１００ＯＯＡ程度被着させる。
さらに本発明の特徴であるところの複数個の開孔ｓ６を
第２の多結晶シリコン層（容量素子の上部電極）５″上
の絶縁膜１０に開孔する。同時に第１の多結晶シリコン
層（容量素子の下部電極）３“へのコンタクト、ＭＯＳ
）ランジスタのソース・ドレイン層１２へのコンタクト
、抵抗（第２の多結晶シリコン層）５“へのコンタクト
を開孔する。
第２の多結晶シリコン層（容量素子の上部電極）５″上
の絶縁膜１０に開孔する。同時に第１の多結晶シリコン
層（容量素子の下部電極）３“へのコンタクト、ＭＯＳ
）ランジスタのソース・ドレイン層１２へのコンタクト
、抵抗（第２の多結晶シリコン層）５“へのコンタクト
を開孔する。
最後に金属層ｔ−Ｅガン蒸着法ないしスバ、り法で１．
０〜１．３μｍ程度成長させ、パターニングを行ない、
金属配線８を形成して容量素子、抵抗、ＭＯ８ト２ンジ
スタを完成させる。
０〜１．３μｍ程度成長させ、パターニングを行ない、
金属配線８を形成して容量素子、抵抗、ＭＯ８ト２ンジ
スタを完成させる。
ところで第２の多結晶シリコンＮ（容量素子の上部電極
）への複数個の開孔部は第１図（ｂ）の平面図かられか
るように正方形であり、開孔部１個当りの開孔面積は約
１２μｍｌ〜４２μｍ２である０また開孔部の配置およ
び数は、必要な容量値によシ第２の多結晶シリコン層（
容量素子の上部電極）の面積は異なるため特定できない
が、第２の多結晶シリコン層の７ｆＩ積約１０２μｍ”
〜１００”μｍｌ当９開孔部１伽の割合いで、はぼ均−
良く複数個が互に間隔をもって配置されている。との開
孔部の配置条件で金属配線と第２の多結晶シリコン導電
層との間のコンタクト抵抗および電界の均一性に特に問
題はなく、任意の周波数に対して安定な容量が得られた
。
）への複数個の開孔部は第１図（ｂ）の平面図かられか
るように正方形であり、開孔部１個当りの開孔面積は約
１２μｍｌ〜４２μｍ２である０また開孔部の配置およ
び数は、必要な容量値によシ第２の多結晶シリコン層（
容量素子の上部電極）の面積は異なるため特定できない
が、第２の多結晶シリコン層の７ｆＩ積約１０２μｍ”
〜１００”μｍｌ当９開孔部１伽の割合いで、はぼ均−
良く複数個が互に間隔をもって配置されている。との開
孔部の配置条件で金属配線と第２の多結晶シリコン導電
層との間のコンタクト抵抗および電界の均一性に特に問
題はなく、任意の周波数に対して安定な容量が得られた
。
また、開孔部の形成方法は、通常ＣＦ４を生成分とする
ガスを用い、几ＩＥ（リアクティブイオンエツチング）
法で絶縁膜７をドライエ、チングする。次に７．化水素
酸でバラツキある絶縁膜７の残Ｄ−ｅウェ、トエ、チン
グする。開孔部にきわめて微量の７．化水素酸が残るが
、容量素子の耐圧劣化が生じるほど影譬はない。
ガスを用い、几ＩＥ（リアクティブイオンエツチング）
法で絶縁膜７をドライエ、チングする。次に７．化水素
酸でバラツキある絶縁膜７の残Ｄ−ｅウェ、トエ、チン
グする。開孔部にきわめて微量の７．化水素酸が残るが
、容量素子の耐圧劣化が生じるほど影譬はない。
前記実施例では半導体基板を被榎する酸化膜上に容量素
子を形成し九いわゆる７０一テイングＭＯ８容量素子の
場合について説明したが、本発明は半導体基板自体を下
部電極とするようなＭＯ８容量素子にも適用できる。
子を形成し九いわゆる７０一テイングＭＯ８容量素子の
場合について説明したが、本発明は半導体基板自体を下
部電極とするようなＭＯ８容量素子にも適用できる。
以上説明したように本発明の集積回路装置は、容量素子
の上部１１極となる多結晶シリコン導電層と、絶縁膜を
介して多結晶シリコン導電層上く形成された所定形状の
金属配線とが絶縁膜に形成された互いに間隔をもって配
置された複数個の開孔部で電気的に接続された構成であ
る。そのため、金属配線から微細な開孔部を通して上部
電極の多結晶シリコン層に供給される金属量は一定の限
度内に抑えられるので、アロイ工程におけるアロイスパ
イクの発生がなく、製品の歩留り、信頼性が向上する。
の上部１１極となる多結晶シリコン導電層と、絶縁膜を
介して多結晶シリコン導電層上く形成された所定形状の
金属配線とが絶縁膜に形成された互いに間隔をもって配
置された複数個の開孔部で電気的に接続された構成であ
る。そのため、金属配線から微細な開孔部を通して上部
電極の多結晶シリコン層に供給される金属量は一定の限
度内に抑えられるので、アロイ工程におけるアロイスパ
イクの発生がなく、製品の歩留り、信頼性が向上する。
また、開孔部が小さいため、開孔時にフッ化水素酸系の
工、チング液を使用しても、工、チング液の影響を受け
に＜＜、容量素子の耐圧劣化が生じなくなる。
工、チング液を使用しても、工、チング液の影響を受け
に＜＜、容量素子の耐圧劣化が生じなくなる。
この結果について具体的に説明する。第４図及び第５図
は従来及び本発明による容量素子の絶縁耐圧の基数分布
を示したものである。横軸は耐圧の電界強Ｉｆ （ＭＶ
／ｃＲ） 、縦軸は各耐圧の容量素子の個数を示した。
は従来及び本発明による容量素子の絶縁耐圧の基数分布
を示したものである。横軸は耐圧の電界強Ｉｆ （ＭＶ
／ｃＲ） 、縦軸は各耐圧の容量素子の個数を示した。
酸化膜はいずれも温度１１５０℃、酸素中で９分間多結
晶シリコン膜を熱酸化して形成したものである。第４図
に示した従来例では６ＭＶ／ｃｒｙから２．５ＭＶ／ｃ
ｒｙにわたって耐圧強度か弱いものが広くすそを引いて
分布している。第５図に示した本発明の例では耐圧強度
は少し落ちているもののピークは非常に鋭くなシ、耐圧
強度が弱いすそ引き部分が減少した。従って本発明の製
造方法を用いることによシ製品を高い歩９１１シで生産
することができる。
晶シリコン膜を熱酸化して形成したものである。第４図
に示した従来例では６ＭＶ／ｃｒｙから２．５ＭＶ／ｃ
ｒｙにわたって耐圧強度か弱いものが広くすそを引いて
分布している。第５図に示した本発明の例では耐圧強度
は少し落ちているもののピークは非常に鋭くなシ、耐圧
強度が弱いすそ引き部分が減少した。従って本発明の製
造方法を用いることによシ製品を高い歩９１１シで生産
することができる。
第１図（ａ）および（ｂ）はそれぞれ本発明の集積回路
装置の容量素子部の縦断面図および平面図、第２図（ａ
）〜（ｅ）は本発明をシリコン基板）ＭＯ８集積回路装
置の製法に適用した場合の一実施例を示す製造工程断面
図、第３図（ａ）および（ｂ）はそれぞれ従来の集積回
路装置の容量素子部の縦断面図および平面図、第４図は
従来の容量素子の耐圧の度数分布、第５図は本発明の容
量素子の耐圧の度数分布である０ １・・・・・・シリコン基板、２・山・・厚い酸化膜、
３゜３′、３“・・・・・・第１の多結晶シリコン層、
４・・・・・・酸化膜、５，５’、５“・・・・・・第
２の多結晶シリコン層、６・・・・°・開孔部、７・・
・・・・絶縁膜、８，１３・・・・−・金属配線、９・
・・・・・チャンネルスト、パー領４１０・・・・・・
ゲート酸化膜、１１・・・・・・マスク層、１２・・・
・・・ソース・ドレイン層。 弗Ｉ紀疎 矩ｍ 軸配酸 、り＃晶シリコン ’４５１ 図 第２区
装置の容量素子部の縦断面図および平面図、第２図（ａ
）〜（ｅ）は本発明をシリコン基板）ＭＯ８集積回路装
置の製法に適用した場合の一実施例を示す製造工程断面
図、第３図（ａ）および（ｂ）はそれぞれ従来の集積回
路装置の容量素子部の縦断面図および平面図、第４図は
従来の容量素子の耐圧の度数分布、第５図は本発明の容
量素子の耐圧の度数分布である０ １・・・・・・シリコン基板、２・山・・厚い酸化膜、
３゜３′、３“・・・・・・第１の多結晶シリコン層、
４・・・・・・酸化膜、５，５’、５“・・・・・・第
２の多結晶シリコン層、６・・・・°・開孔部、７・・
・・・・絶縁膜、８，１３・・・・−・金属配線、９・
・・・・・チャンネルスト、パー領４１０・・・・・・
ゲート酸化膜、１１・・・・・・マスク層、１２・・・
・・・ソース・ドレイン層。 弗Ｉ紀疎 矩ｍ 軸配酸 、り＃晶シリコン ’４５１ 図 第２区
Claims (3)
- （１）半導体基板の一主面に形成された下部電極と、前
記下部電極上に絶縁膜を介して形成された多結晶シリコ
ン導電層の上部電極とからなる容量素子を備え、前記上
部電極上に複数個の開孔部のある絶縁膜を介して金属配
線を有し、前記上部電極と前記金属配線が前記開孔部に
おいて電気的に接続されていることを特徴とする集積回
路装置。 - （２）前記絶縁膜の開孔部は正方形で一辺が１μｍ〜４
μｍであり、かつ上部電極の面積１０＾２μｍ＾２〜１
００＾２μｍ＾２あたり１個の割合でほぼ均一に配置さ
れていることを特徴とする特許請求の範囲第１項記載の
集積回路装置。 - （３）半導体基板の一主面に下部電極を形成する工程と
、前記下部電極上に絶縁膜を形成する工程と、前記下部
電極上に前記絶縁膜を介して上部電極となる多結晶シリ
コン導電層を形成する工程と、前記上部電極および下部
電極を覆う絶縁膜を形成する工程と、前記上部電極とな
る多結晶シリコン導電層上面を覆う絶縁膜にフッ化水素
酸系のエッチング液を用いたエッチング法により複数個
の開孔部を形成する工程と、前記開孔部を含む絶縁膜上
に所定形状の金属配線を被着する工程を含むことを特徴
とする集積回路装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60015874A JPS61174744A (ja) | 1985-01-30 | 1985-01-30 | 集積回路装置およびその製造方法 |
| US06/823,609 US4737838A (en) | 1985-01-30 | 1986-01-29 | Capacitor built-in semiconductor integrated circuit and process of fabrication thereof |
| EP86101236A EP0192989B1 (en) | 1985-01-30 | 1986-01-30 | Integrated circuit with a semiconductor capacitor and process for its production |
| DE8686101236T DE3685969T2 (de) | 1985-01-30 | 1986-01-30 | Integrierte schaltung mit halbleiterkondensator und verfahren zu ihrer herstellung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60015874A JPS61174744A (ja) | 1985-01-30 | 1985-01-30 | 集積回路装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61174744A true JPS61174744A (ja) | 1986-08-06 |
| JPH0574940B2 JPH0574940B2 (ja) | 1993-10-19 |
Family
ID=11900937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60015874A Granted JPS61174744A (ja) | 1985-01-30 | 1985-01-30 | 集積回路装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4737838A (ja) |
| EP (1) | EP0192989B1 (ja) |
| JP (1) | JPS61174744A (ja) |
| DE (1) | DE3685969T2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4638400A (en) * | 1985-10-24 | 1987-01-20 | General Electric Company | Refractory metal capacitor structures, particularly for analog integrated circuit devices |
| DE3785162D1 (de) * | 1986-11-18 | 1993-05-06 | Siemens Ag | Integrierte halbleiterschaltung mit als duennschichtstege auf den die aktiven transistorbereiche trennenden feldoxidbereichen angeordneten lastwiderstaende und verfahren zu ihrer herstellung. |
| JPS63158869A (ja) * | 1986-12-23 | 1988-07-01 | Oki Electric Ind Co Ltd | 半導体メモリ装置 |
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