JPS6353921A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6353921A JPS6353921A JP19660586A JP19660586A JPS6353921A JP S6353921 A JPS6353921 A JP S6353921A JP 19660586 A JP19660586 A JP 19660586A JP 19660586 A JP19660586 A JP 19660586A JP S6353921 A JPS6353921 A JP S6353921A
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は半導体装置の製造方法に関し、特に電極の形成
に改良を施したものである。
に改良を施したものである。
（従来の技術）
従来、電極形成法としては、抵抗加熱蒸着法。
電子ビーム蒸着法、マグネトロンスパッタ蒸着法が一般
に用いられているが、これらのうちいずれかを用いるか
は電極材料、電極膜厚、生産性、半導体基板構造、素子
の僑洛等で選択される。例えば、電極膜厚が厚い個別半
導体の場合には、量産性に富む電子ビーム蒸着法が主に
用いられている。
に用いられているが、これらのうちいずれかを用いるか
は電極材料、電極膜厚、生産性、半導体基板構造、素子
の僑洛等で選択される。例えば、電極膜厚が厚い個別半
導体の場合には、量産性に富む電子ビーム蒸着法が主に
用いられている。
しかし、この方法では、膜厚のバラツキ、基板への損傷
が問題となる。また、他の方法の場合も、素子特性に影
響を与えるような種々な問題が生じる。
が問題となる。また、他の方法の場合も、素子特性に影
響を与えるような種々な問題が生じる。
ところで、素子特性面から電極材料を選択する要因とし
て、電気抵抗が低い、オーミック接触、基板との密着性
、Ｓ Ｌｅｐ Ｃｏｖｅｒａｇｅ 、ストレスが小さい
、耐蝕性、Ｅ Ｉ ｅｃｔ ｒｏｍａｌｇｒ ａｔ １
Ｏｎ−Ｊ ｕｎｃＬ ｉ。
て、電気抵抗が低い、オーミック接触、基板との密着性
、Ｓ Ｌｅｐ Ｃｏｖｅｒａｇｅ 、ストレスが小さい
、耐蝕性、Ｅ Ｉ ｅｃｔ ｒｏｍａｌｇｒ ａｔ １
Ｏｎ−Ｊ ｕｎｃＬ ｉ。
ｎ実技け、Ｂｏｎｄｉｎｇ性、加工性等が挙げられ、製
品コスト面からは量産性の高い（スループットが高い）
形成方法が選択される。また、素子特性上、基板の表面
濃度（ＱＢ）と破壊耐圧とは相関があリ、表面濃度が下
がれば破壊耐量も低下する。これは、第２図に示す通り
である。但し、第２図において０印は規格に対し良品範
囲の物を、Ｘ印は規格外れの物を示し、７０Ａ以上が良
品規格である。また、パラメーターは４種類あり、左側
から現在のＥ １ｅｃｔｒｏｎ Ｂ ｅａｍ法の実状、
ｔ−１６Ｈ。
品コスト面からは量産性の高い（スループットが高い）
形成方法が選択される。また、素子特性上、基板の表面
濃度（ＱＢ）と破壊耐圧とは相関があリ、表面濃度が下
がれば破壊耐量も低下する。これは、第２図に示す通り
である。但し、第２図において０印は規格に対し良品範
囲の物を、Ｘ印は規格外れの物を示し、７０Ａ以上が良
品規格である。また、パラメーターは４種類あり、左側
から現在のＥ １ｅｃｔｒｏｎ Ｂ ｅａｍ法の実状、
ｔ−１６Ｈ。
ＱＢ−２Ｘ １０１３は現状のベース拡散濃度と表面ｉ
′Ｑ度を意味する。一方、残り３パラメーターはｓ ｐ
ｕｔｔｅｒ法＋Ｅ １ｅｃＬｒｏｎ Ｂ ｅａｍ法で電
極形成した場合で、電極と接触する拡散層の表面濃度が
一定値以上であれば全て製品規格を満足することを示し
ている。更に、一定表面濃度での電極形成法の差による
素子特性の差は、第３図に示す通りである。即ち、第３
図は、Ｅ １ｅｃｔｒｏｎ Ｂ ｅａｍ法と（Ｓ ｐｕ
ｔｔｅｒ法＋Ｅ−Ｇｕｎ法）の電極形成方法の差により
製品特性か異なることを意味する。史にまた、各蒸若方
式に差によるウェハ内の特性バラツキは、第４図に示す
通りである。第４図より、スパッタ法による場合は０．
３ＶのＶｔｈ（Ｌきい値電圧）の変動幅を、Ｅ １ｅｃ
ｔｒｏｎ Ｂ ｅａ母法の場合は１．５Ｖのｖｔｈの変
動幅を夫々示すことが明らかである。
′Ｑ度を意味する。一方、残り３パラメーターはｓ ｐ
ｕｔｔｅｒ法＋Ｅ １ｅｃＬｒｏｎ Ｂ ｅａｍ法で電
極形成した場合で、電極と接触する拡散層の表面濃度が
一定値以上であれば全て製品規格を満足することを示し
ている。更に、一定表面濃度での電極形成法の差による
素子特性の差は、第３図に示す通りである。即ち、第３
図は、Ｅ １ｅｃｔｒｏｎ Ｂ ｅａｍ法と（Ｓ ｐｕ
ｔｔｅｒ法＋Ｅ−Ｇｕｎ法）の電極形成方法の差により
製品特性か異なることを意味する。史にまた、各蒸若方
式に差によるウェハ内の特性バラツキは、第４図に示す
通りである。第４図より、スパッタ法による場合は０．
３ＶのＶｔｈ（Ｌきい値電圧）の変動幅を、Ｅ １ｅｃ
ｔｒｏｎ Ｂ ｅａ母法の場合は１．５Ｖのｖｔｈの変
動幅を夫々示すことが明らかである。
以上のように上記問題点を単一の形成方法で満足する事
は難しい。
は難しい。
（発明が解決しようとする問題点）
本発明は上記事情に鑑みてなされたもので、膜厚のバラ
ツキや基板への損傷等を生じることなく良好に電極を形
成し、素子特性を向ヒしえる半導体装置の製造方法を提
供することを目的とする。
ツキや基板への損傷等を生じることなく良好に電極を形
成し、素子特性を向ヒしえる半導体装置の製造方法を提
供することを目的とする。
［発明の構成］
（問題点を解決するための手段と作用）本発明は、第１
導電型の半導体基板の表面に第２導電型の半導体層を形
成する工程と、前記基板上に絶縁膜を形成する工程と、
前記半導体層上の絶縁膜を選択的に除去しコンタクトホ
ールを形成する工程と、このコンタクトホールに前記半
導体層に接続する電極を形成する工程とからなり、前記
電極をまずスパッタ法により一定厚みの電極材料を堆積
した後、電子ビーム法により電極材料を堆積することに
より形成することを特徴とし、膜厚のバラツキや基板へ
の損傷等を回避して良好な電極を形成し、素子特性の向
上を図ったものである。
導電型の半導体基板の表面に第２導電型の半導体層を形
成する工程と、前記基板上に絶縁膜を形成する工程と、
前記半導体層上の絶縁膜を選択的に除去しコンタクトホ
ールを形成する工程と、このコンタクトホールに前記半
導体層に接続する電極を形成する工程とからなり、前記
電極をまずスパッタ法により一定厚みの電極材料を堆積
した後、電子ビーム法により電極材料を堆積することに
より形成することを特徴とし、膜厚のバラツキや基板へ
の損傷等を回避して良好な電極を形成し、素子特性の向
上を図ったものである。
（実施例）
以下、本発明の一実施例を第１図を参照して説明する。
まず、例えばＮ型のシリコン基板１の表面にＰ型の半導
体層２ａ、２ｂを形成した。つづいて、前記基板１」二
に酸化膜３を形成した後、前記半導体層２ａ、２ｂ上の
酸化膜３を選択的に除去しコンタクトホール４ａ、４ｂ
を形成した。次いで、全面に電極材料を堆積した。この
際、電極材料は、最明にスパッタ法により電極材料を厚
み１０００Å以上堆積し、ひきつづき電子ビーム法によ
り同電極材料を所定厚み堆積することにより形成した。
体層２ａ、２ｂを形成した。つづいて、前記基板１」二
に酸化膜３を形成した後、前記半導体層２ａ、２ｂ上の
酸化膜３を選択的に除去しコンタクトホール４ａ、４ｂ
を形成した。次いで、全面に電極材料を堆積した。この
際、電極材料は、最明にスパッタ法により電極材料を厚
み１０００Å以上堆積し、ひきつづき電子ビーム法によ
り同電極材料を所定厚み堆積することにより形成した。
更に、この電極材料を選択的にエツチング除去した。そ
の結果、前記コンタクトホール４ａ、４ｂに前記半導体
層２ａ、２ｂと夫々電気的に接続する電極５ａ、５ｂが
形成され、かつ前記酸化膜３上に電極６が形成され、半
導体装置か製造された。
の結果、前記コンタクトホール４ａ、４ｂに前記半導体
層２ａ、２ｂと夫々電気的に接続する電極５ａ、５ｂが
形成され、かつ前記酸化膜３上に電極６が形成され、半
導体装置か製造された。
なお、前記電極材料としては、一般にＡＩが多く用いら
れるが、浅い接合を有する装置に置いてはＪ ｕｎｃｔ
ｉｏｎの突抜けが発生するため、Ａ１合金、バリアメタ
ルなどが用いられる。
れるが、浅い接合を有する装置に置いてはＪ ｕｎｃｔ
ｉｏｎの突抜けが発生するため、Ａ１合金、バリアメタ
ルなどが用いられる。
上記実施例によれば、最初にスパッタ法を用いるため、
シリコン基板１への損傷を回避できる。
シリコン基板１への損傷を回避できる。
また、スパッタ法で一定膜厚の電極材料を堆積した後、
電子ビーム法により再度電極材料を堆積するため、前記
基板１の条件を何等変える事なく良好な結果が得られ、
信頼性、歩留り向上を図ることができる。事実、本発明
を用いた場合の製品特性は第５図〜第８図に示す通りで
ある。但し、図において、無印はペレット時、（Ａｓｓ
’ ｌｙ）はＡ ｓｓｅｍｂｌｙ後の特性を示しＡ
ｓｓｅｍｂｌｙすると特性が変わることを意味する。
電子ビーム法により再度電極材料を堆積するため、前記
基板１の条件を何等変える事なく良好な結果が得られ、
信頼性、歩留り向上を図ることができる。事実、本発明
を用いた場合の製品特性は第５図〜第８図に示す通りで
ある。但し、図において、無印はペレット時、（Ａｓｓ
’ ｌｙ）はＡ ｓｓｅｍｂｌｙ後の特性を示しＡ
ｓｓｅｍｂｌｙすると特性が変わることを意味する。
［発明の効果］
以上詳述した如く本発明によれば、膜厚のバラツキや基
板への損傷等を生じることなく良好に電極を形成し、も
って素子特性を向上しえる半導体装置の装造方法を提供
できる。
板への損傷等を生じることなく良好に電極を形成し、も
って素子特性を向上しえる半導体装置の装造方法を提供
できる。
第１図は本発明に係る半導体装置の断面図、第２図は基
板の表面濃度と破壊耐量との関係を示す説明図、第３図
は一定表面濃度での電極形成法の差による素子特性の差
の説明図、第４図は各蒸着る。 １・・・Ｎ型のシリコン基板、２ａ、２ｂ・・・Ｐ型の
半導体層、３・・・酸化膜、４ａ、４ｂ・・・コンタク
トホール、５ａ、５ｂ、６・・・電極。 出願人代理人 弁理士 鈴江武彦 第２図 Ｅ−ｇｕｎ ７ノｆ＝
＞７ηＳ ３ 図 ｖｔｈ（１０／１ｍＡ） １ 下カット□第４図 製品特；Ｉ＋＜１＞ Ｍ品’）ｅ−）虹２
Ｘ Ｉｏ＝１０ｍＡ ）第５ＵＡ 第６図 Ｆ、７ ［コ 第８図
板の表面濃度と破壊耐量との関係を示す説明図、第３図
は一定表面濃度での電極形成法の差による素子特性の差
の説明図、第４図は各蒸着る。 １・・・Ｎ型のシリコン基板、２ａ、２ｂ・・・Ｐ型の
半導体層、３・・・酸化膜、４ａ、４ｂ・・・コンタク
トホール、５ａ、５ｂ、６・・・電極。 出願人代理人 弁理士 鈴江武彦 第２図 Ｅ−ｇｕｎ ７ノｆ＝
＞７ηＳ ３ 図 ｖｔｈ（１０／１ｍＡ） １ 下カット□第４図 製品特；Ｉ＋＜１＞ Ｍ品’）ｅ−）虹２
Ｘ Ｉｏ＝１０ｍＡ ）第５ＵＡ 第６図 Ｆ、７ ［コ 第８図
Claims (1)
- 第１導電型の半導体基板の表面に第２導電型の半導体層
を形成する工程と、前記基板上に絶縁膜を形成する工程
と、前記半導体層上の絶縁膜を選択的に除去しコンタク
トホールを形成する工程と、このコンタクトホールに前
記半導体層に接続する電極を形成する工程とからなり、
前記電極をまずスパッタ法により一定厚みの電極材料を
堆積し、更に電子ビーム法により電極材料を堆積するこ
とにより形成することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19660586A JPS6353921A (ja) | 1986-08-22 | 1986-08-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19660586A JPS6353921A (ja) | 1986-08-22 | 1986-08-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6353921A true JPS6353921A (ja) | 1988-03-08 |
Family
ID=16360530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19660586A Pending JPS6353921A (ja) | 1986-08-22 | 1986-08-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6353921A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007253758A (ja) * | 2006-03-22 | 2007-10-04 | Aisin Ai Co Ltd | マニュアルトランスミッションのブッシュ及びシフト機構装置 |
-
1986
- 1986-08-22 JP JP19660586A patent/JPS6353921A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007253758A (ja) * | 2006-03-22 | 2007-10-04 | Aisin Ai Co Ltd | マニュアルトランスミッションのブッシュ及びシフト機構装置 |
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