JPS6161451A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPS6161451A JPS6161451A JP59182592A JP18259284A JPS6161451A JP S6161451 A JPS6161451 A JP S6161451A JP 59182592 A JP59182592 A JP 59182592A JP 18259284 A JP18259284 A JP 18259284A JP S6161451 A JPS6161451 A JP S6161451A
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- Japan
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- film
- resistance
- wiring portion
- silicide
- silicon
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分ＩＦ）
この発明は、半導体素子における配線層に異なる抵抗値
をもつようにした半導体素子の製造方法に関する。
をもつようにした半導体素子の製造方法に関する。
（従来の技術）
従来、スタティック型ＲＡＭとしてｌ５ＳＣＯＤＩＧＥ
ＳＴ ＯＦ ＴＥＣＨｎＩＣＡＬ ＰＡＰＥＲ３Ｆｅｂ
、 ２３゜１９０４ Ｐ２１６に４トランジスタ、２抵
抗単一多結晶シリコンメモリセルに関して開示されてお
り、スタティック型ＲＡＭのメモリセルの一方式として
、高抵抗型メモリセルが提案され、その構造は第４図に
示すように構成されている。
ＳＴ ＯＦ ＴＥＣＨｎＩＣＡＬ ＰＡＰＥＲ３Ｆｅｂ
、 ２３゜１９０４ Ｐ２１６に４トランジスタ、２抵
抗単一多結晶シリコンメモリセルに関して開示されてお
り、スタティック型ＲＡＭのメモリセルの一方式として
、高抵抗型メモリセルが提案され、その構造は第４図に
示すように構成されている。
この第４図において、半導体基板１上に絶縁膜２を形成
し、半導体基板１にソース・ドレイン！、を形成し、こ
のソース・ドレイン■１は電極Ｃ４に接続している。
し、半導体基板１にソース・ドレイン！、を形成し、こ
のソース・ドレイン■１は電極Ｃ４に接続している。
また、絶縁Ｍ２上には、低抵抗の配線部Ｒ工と高抵抗の
配線部Ｈ，／が同一多結晶シリコン層に形成している。
配線部Ｈ，／が同一多結晶シリコン層に形成している。
高抵抗の配線部Ｒ，は１０〜１００ＧΩ／口程度の抵抗
値を有し、低抵抗の配線部Ｒ′は５０〜１５０Ω／口程
度の抵抗値を有しており、実用化されている。
値を有し、低抵抗の配線部Ｒ′は５０〜１５０Ω／口程
度の抵抗値を有しており、実用化されている。
しかしながら、近年高密度、大容量化になってきたスタ
ティック型メモリにおいては、配線およびゲートＧ１で
の抵抗と容量によるＲＣ遅延が問題となっており、その
対策として、高抵抗部分を持つ多結晶シリコン層以外に
新たに別の抵抗の低い２０〜３０Ω／口の多結晶シリコ
ン層を形成して、その低抵抗の多結晶シリコン層を用い
て配線およびゲート材料とする多層多結晶シリコン構造
が採用されている。
ティック型メモリにおいては、配線およびゲートＧ１で
の抵抗と容量によるＲＣ遅延が問題となっており、その
対策として、高抵抗部分を持つ多結晶シリコン層以外に
新たに別の抵抗の低い２０〜３０Ω／口の多結晶シリコ
ン層を形成して、その低抵抗の多結晶シリコン層を用い
て配線およびゲート材料とする多層多結晶シリコン構造
が採用されている。
（発明が胛決しようとする問題点）
この構造では、多結晶シリコン暦が１層以上増すために
プロセスが複雑になり、また段差部が多くなり、プロセ
ス歩留りが悪くなるという欠点があった。
プロセスが複雑になり、また段差部が多くなり、プロセ
ス歩留りが悪くなるという欠点があった。
（問題点を解決するための手段）
この発明は、半導体基板上の絶縁繰上に多結晶シリコン
膜を形成する工程と、この多結晶シリコン膜上にシリコ
ン酸化膜またはシリコン窒化膜を形成するとともに配線
の抵抗が高くする部分を残るようにパターニングする工
程と、多結晶シリコン膜上と上記パターニングされたシ
リコン酸化膜またはシリコン膜との間に段切れが生じる
ように高融点金属またはシリサイドを形成してシリコン
酸化膜またはシリコン窒化膜をエツチングすることによ
りその上の高融点金属またはシリサイドをリフトオフす
る工程と、高融点金属またはそのシリサイドをリフトオ
フして露出させた多結晶シリコン膜による高抵抗配線部
分と高融点金属またはそのシリサイドによる低抵抗配線
部分をパターニングする工程よりなるものである。
膜を形成する工程と、この多結晶シリコン膜上にシリコ
ン酸化膜またはシリコン窒化膜を形成するとともに配線
の抵抗が高くする部分を残るようにパターニングする工
程と、多結晶シリコン膜上と上記パターニングされたシ
リコン酸化膜またはシリコン膜との間に段切れが生じる
ように高融点金属またはシリサイドを形成してシリコン
酸化膜またはシリコン窒化膜をエツチングすることによ
りその上の高融点金属またはシリサイドをリフトオフす
る工程と、高融点金属またはそのシリサイドをリフトオ
フして露出させた多結晶シリコン膜による高抵抗配線部
分と高融点金属またはそのシリサイドによる低抵抗配線
部分をパターニングする工程よりなるものである。
（作 用）
この発明によれば、以上のような工程からなるものであ
るから、多結晶シリコン膜の上に形成したシリコン酸化
膜またはシリコン窒化膜をパターニングして一部分を残
し、この上と多結晶シリコン膜上に高融点金属またはそ
のシリサイドをカバレッジを悪くするように形成しな後
このシリコン酸化膜またはシリコン窒化膜をエツチング
してその上の高融点金属またはそのシリサイドをリフト
オフした後にパターニングし、多結晶シリコン膜による
低抵抗配線部分と高融点金属またはそのシリサイドによ
る低抵抗配線部分を同一配線層に形成する。
るから、多結晶シリコン膜の上に形成したシリコン酸化
膜またはシリコン窒化膜をパターニングして一部分を残
し、この上と多結晶シリコン膜上に高融点金属またはそ
のシリサイドをカバレッジを悪くするように形成しな後
このシリコン酸化膜またはシリコン窒化膜をエツチング
してその上の高融点金属またはそのシリサイドをリフト
オフした後にパターニングし、多結晶シリコン膜による
低抵抗配線部分と高融点金属またはそのシリサイドによ
る低抵抗配線部分を同一配線層に形成する。
（実施例）
以下、この発明の半導体素子の製造方法の実施例につい
て図面に基づき説明する。第１図（Ａ）ないし第１図Ｃ
Ｆ）はその一実施例の工程説明図である。まず、第１図
（Ａ）に示すように、半導体基板１に絶縁膜２を１００
〜ＳＯＯ人程形成し、その上に多結晶シリコン［３を１
５００〜４０００人程化学気相成長させ、後述する高抵
抗配線部分が希望する抵抗値になるように不純物を拡散
する（場合によっては不純物を拡散しない）。その後、
シリコン酸化膜またはシリコン窒化膜４ （たと′えば
Ｓｉｎ□、ＰＳＧ 、 Ｓｉ、Ｎ、など） Ｇ ５Ｇ０
０〜１ｏｏｏｏ人程化学気相成長させる。
て図面に基づき説明する。第１図（Ａ）ないし第１図Ｃ
Ｆ）はその一実施例の工程説明図である。まず、第１図
（Ａ）に示すように、半導体基板１に絶縁膜２を１００
〜ＳＯＯ人程形成し、その上に多結晶シリコン［３を１
５００〜４０００人程化学気相成長させ、後述する高抵
抗配線部分が希望する抵抗値になるように不純物を拡散
する（場合によっては不純物を拡散しない）。その後、
シリコン酸化膜またはシリコン窒化膜４ （たと′えば
Ｓｉｎ□、ＰＳＧ 、 Ｓｉ、Ｎ、など） Ｇ ５Ｇ０
０〜１ｏｏｏｏ人程化学気相成長させる。
次に、第１図（Ｂ）に示すように、シリコン酸化膜また
はシリコン窒化膜４を配線の抵抗を高くする部分が残る
ようにレジストでパターニングする。そのとき、エツチ
ングはウェットで行ない、浸み込みをできるだけ大きく
する。
はシリコン窒化膜４を配線の抵抗を高くする部分が残る
ようにレジストでパターニングする。そのとき、エツチ
ングはウェットで行ない、浸み込みをできるだけ大きく
する。
次に、第１図（（ｌで示すように、フッ酸（ＨＦ）とリ
ン酸に溶けない高融点金属（たとえばＭｏ、Ｗ）または
そのシリサイド（たとえばＭｏＳｉｘ、ＷＳｉｘ ）５
をカバレッジを悪くする条件で５００〜３０００人程Ｃ
ＶＤ、スパッタまたはＥＢ蒸着などで形成する。
ン酸に溶けない高融点金属（たとえばＭｏ、Ｗ）または
そのシリサイド（たとえばＭｏＳｉｘ、ＷＳｉｘ ）５
をカバレッジを悪くする条件で５００〜３０００人程Ｃ
ＶＤ、スパッタまたはＥＢ蒸着などで形成する。
この場合、どうしてもカバレッジが悪くならなければ、
酸素フリーの雰囲気中で１ｏｏｏ℃程の高温で熱処理を
行なえば、確実にシリコン酸化膜またはシリコン窒化膜
４上の高融点金属またはそのシリサイド５と多結晶シリ
コンＷＡｇ上の高融点金属またはそのシリサイド５は段
切れを起こす。
酸素フリーの雰囲気中で１ｏｏｏ℃程の高温で熱処理を
行なえば、確実にシリコン酸化膜またはシリコン窒化膜
４上の高融点金属またはそのシリサイド５と多結晶シリ
コンＷＡｇ上の高融点金属またはそのシリサイド５は段
切れを起こす。
これは熱処理により高融点金属またはシリサイド５の体
積が減少するからである。
積が減少するからである。
このようにして形成したものを、シリコン酸化膜または
シリコン窒化膜４がシリコン酸化物のときはフッ酸に、
シリコン窒化物のときはリン酸に浸すと第１図（Ｄ）に
示すように、シリコン酸化膜またはシリコン窒化膜４だ
けエツチングされ、その結果、その上の高融点金属また
はシリサイド５がリフトオフする。
シリコン窒化膜４がシリコン酸化物のときはフッ酸に、
シリコン窒化物のときはリン酸に浸すと第１図（Ｄ）に
示すように、シリコン酸化膜またはシリコン窒化膜４だ
けエツチングされ、その結果、その上の高融点金属また
はシリサイド５がリフトオフする。
その後、第１図（Ｅ）で示すように、配線を形成するた
めにレジスト６を現像し、次いで、第１図（Ｆ）に示す
ようにパターニングし、高抵抗配線部分Ｒ１゜と低抵抗
配線部分”ｔｔを同一配線ｍ内で形成する。
めにレジスト６を現像し、次いで、第１図（Ｆ）に示す
ようにパターニングし、高抵抗配線部分Ｒ１゜と低抵抗
配線部分”ｔｔを同一配線ｍ内で形成する。
第２図は以上のようにして製造された半導体素子の平面
図であり、第３＠は第２図のＡ−Ａ’線の断面図である
。この第２図および第３図において、第１図（Ａ）〜第
１図（Ｆ）と同一部分には同一符号が付されている。
図であり、第３＠は第２図のＡ−Ａ’線の断面図である
。この第２図および第３図において、第１図（Ａ）〜第
１図（Ｆ）と同一部分には同一符号が付されている。
この第２図、第３図において、高融点金属またはそのシ
リサイド５による低抵抗配線部分Ｒ１□′の抵抗値１．
を多結晶シリコン膜３上の高融点金属またはそのシリサ
イドによって支配されるので、１〜５Ω／口の値を得る
ことができ、多結晶シリコン膜３ｚζ不純物を拡散させ
た場合の２０ ４Ω／口であり、ＲＣ遅延対策に極めて
有効である。
リサイド５による低抵抗配線部分Ｒ１□′の抵抗値１．
を多結晶シリコン膜３上の高融点金属またはそのシリサ
イドによって支配されるので、１〜５Ω／口の値を得る
ことができ、多結晶シリコン膜３ｚζ不純物を拡散させ
た場合の２０ ４Ω／口であり、ＲＣ遅延対策に極めて
有効である。
上記からも明らかなように、同−配線層内で高抵抗と低
抵抗の配線材質を変えであるので、他方の抵抗にもう一
方の影響されないという大きな利点をもつ。
抵抗の配線材質を変えであるので、他方の抵抗にもう一
方の影響されないという大きな利点をもつ。
つまり、従来の構造では高抵抗配線部分を１０〜１００
ＧΩ／口に設定すると低抵抗配線部分は約８０Ω／口以
下にはできず、それ以下の低抵抗、たとえば約３０Ω／
口にすると、選択的に拡散した不純物が高抵抗配線部分
にまで横方向に拡散されて高抵抗配線部分の抵抗が急激
に落ちていたが、この発明で得られた半導体素子では高
抵抗配線部分と低抵抗配線部分の抵抗値は各々独立して
形成されているので、低抵抗配線部分では１〜５Ω／口
、高抵抗配線部分では２０Ω／ロ〜１００ＧΩ／ロ程度
の抵抗値を持つ配線を自由に形成できろ。
ＧΩ／口に設定すると低抵抗配線部分は約８０Ω／口以
下にはできず、それ以下の低抵抗、たとえば約３０Ω／
口にすると、選択的に拡散した不純物が高抵抗配線部分
にまで横方向に拡散されて高抵抗配線部分の抵抗が急激
に落ちていたが、この発明で得られた半導体素子では高
抵抗配線部分と低抵抗配線部分の抵抗値は各々独立して
形成されているので、低抵抗配線部分では１〜５Ω／口
、高抵抗配線部分では２０Ω／ロ〜１００ＧΩ／ロ程度
の抵抗値を持つ配線を自由に形成できろ。
さらにこの発明により得られた半導体素子では、低抵抗
配線部分から高抵抗配線部分への横方向への不純物のし
み出しを考慮する必要がないため、従来の構造では高抵
抗配線部分の配線長が約８μ−以上必要であったのに対
しこの発明により得られた半導体素子では１〜２μ真以
上あればよく回路パターンを小さくできるという利点が
ある。
配線部分から高抵抗配線部分への横方向への不純物のし
み出しを考慮する必要がないため、従来の構造では高抵
抗配線部分の配線長が約８μ−以上必要であったのに対
しこの発明により得られた半導体素子では１〜２μ真以
上あればよく回路パターンを小さくできるという利点が
ある。
（発明の効果）
以上詳細に説明したようにこの発明によれば、多結晶シ
リコン膜上にシリコン酸化膜またはシリコン窒化膜を形
成してパターニングし、残ったシリコン酸化膜またはシ
リコン窒化膜および多結晶シリコン膜上に高融点金属ま
たはそのシリサイドを段切れを生じるように形成した後
、シリコン酸化膜またはシリコン窒化膜をエツチングし
てその上の高融点金属またはそのシリサイドをリフトオ
フし、パターニングを行なって多結晶シリコン膜による
孝抵抗配線部分と高融点金属またはそのシリサイドによ
る低抵抗配線部分を形成するようにしたので、同一配線
層上に異なる抵抗値の配線部分が形成できるとともに、
互いに影響されない。
リコン膜上にシリコン酸化膜またはシリコン窒化膜を形
成してパターニングし、残ったシリコン酸化膜またはシ
リコン窒化膜および多結晶シリコン膜上に高融点金属ま
たはそのシリサイドを段切れを生じるように形成した後
、シリコン酸化膜またはシリコン窒化膜をエツチングし
てその上の高融点金属またはそのシリサイドをリフトオ
フし、パターニングを行なって多結晶シリコン膜による
孝抵抗配線部分と高融点金属またはそのシリサイドによ
る低抵抗配線部分を形成するようにしたので、同一配線
層上に異なる抵抗値の配線部分が形成できるとともに、
互いに影響されない。
また、低抵抗配線部分から高抵抗配線部分への横方向へ
の不純物のはみ出しを考慮する必要がなく、回路パター
ンの小形化が可能である。
の不純物のはみ出しを考慮する必要がなく、回路パター
ンの小形化が可能である。
第１図（Ａ）ないし第１図ＣＦ）はそれぞれこの発明の
半導体素子の製造方法の一実＆！例の工程説明図、第２
図は同上この発明の半導体素子の製造方法で得られた半
導体素子の平面図、第３図は第２図のＡ−Ａ’綿の断面
図、第４図は従来の高抵抗型メモリセルの断面図である
。 １・・・半導体基板、２・・・絶縁膜、３・・・多結晶
シリコン膜、４・・−シリコン−酸化膜またはシリコン
窒化膜、５・・・高融点金属またはそのシリサイド、Ｒ
１１・・・低抵抗配線部分、Ｒ１２・・・高抵抗配線部
分。 第１区 第１図 １：牛箒体耳桃 ２：耗珠販 ３：つ堵志品ンリコ：／蟻 ４：シリコン凶ν化りｔ笑！芝はンリコソ窒化繰５：高
＃、熱公Ｊあ上体はそのンリザイドＲ１１，イヘ拮十ン
Ｌ廼シ己繕后で分 Ｒ１２：高１氏李んｇ乙豚盾諭
半導体素子の製造方法の一実＆！例の工程説明図、第２
図は同上この発明の半導体素子の製造方法で得られた半
導体素子の平面図、第３図は第２図のＡ−Ａ’綿の断面
図、第４図は従来の高抵抗型メモリセルの断面図である
。 １・・・半導体基板、２・・・絶縁膜、３・・・多結晶
シリコン膜、４・・−シリコン−酸化膜またはシリコン
窒化膜、５・・・高融点金属またはそのシリサイド、Ｒ
１１・・・低抵抗配線部分、Ｒ１２・・・高抵抗配線部
分。 第１区 第１図 １：牛箒体耳桃 ２：耗珠販 ３：つ堵志品ンリコ：／蟻 ４：シリコン凶ν化りｔ笑！芝はンリコソ窒化繰５：高
＃、熱公Ｊあ上体はそのンリザイドＲ１１，イヘ拮十ン
Ｌ廼シ己繕后で分 Ｒ１２：高１氏李んｇ乙豚盾諭
Claims (1)
- 半導体基板上の絶縁膜上に多結晶シリコン膜を形成す
る工程と、この多結晶シリコン膜上にシリコン酸化膜ま
たはシリコン窒化膜を形成するとともに配線の抵抗を高
くする部分が残るようにパターニングする工程と、上記
多結晶シリコン膜上と上記パターニングされたシリコン
酸化膜またはシリコン窒化膜上との間に段切れが生じる
ように高融点金属またはそのシリサイドを形成して上記
シリコン酸化膜またはシリコン窒化膜をエッチングする
ことによりその上の高融点金属またはそのシリサイドを
リフトオフする工程と、上記高融点金属またはそのシリ
サイドをリフトオフして露出させた多結晶シリコン膜に
よる高抵抗配線部分と上記高融点金属またはそのシリサ
イドによる低抵抗配線部分をパターニングして形成する
工程とよりなる半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59182592A JPS6161451A (ja) | 1984-09-03 | 1984-09-03 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59182592A JPS6161451A (ja) | 1984-09-03 | 1984-09-03 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6161451A true JPS6161451A (ja) | 1986-03-29 |
Family
ID=16120978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59182592A Pending JPS6161451A (ja) | 1984-09-03 | 1984-09-03 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6161451A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10270542A (ja) * | 1997-03-18 | 1998-10-09 | Lg Semicon Co Ltd | 半導体メモリ素子の隔離方法 |
| EP1065707A1 (en) * | 1999-06-23 | 2001-01-03 | Intersil Corporation | Integrated high and low resistance contacts |
-
1984
- 1984-09-03 JP JP59182592A patent/JPS6161451A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10270542A (ja) * | 1997-03-18 | 1998-10-09 | Lg Semicon Co Ltd | 半導体メモリ素子の隔離方法 |
| EP1065707A1 (en) * | 1999-06-23 | 2001-01-03 | Intersil Corporation | Integrated high and low resistance contacts |
| US6403472B1 (en) | 1999-06-23 | 2002-06-11 | Harris Corporation | Method of forming resistive contacts on intergrated circuits with mobility spoiling ions including high resistive contacts and low resistivity silicide contacts |
| US6667523B2 (en) | 1999-06-23 | 2003-12-23 | Intersil Americas Inc. | Highly linear integrated resistive contact |
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