JPH10270542A - 半導体メモリ素子の隔離方法 - Google Patents
半導体メモリ素子の隔離方法Info
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- JPH10270542A JPH10270542A JP10043517A JP4351798A JPH10270542A JP H10270542 A JPH10270542 A JP H10270542A JP 10043517 A JP10043517 A JP 10043517A JP 4351798 A JP4351798 A JP 4351798A JP H10270542 A JPH10270542 A JP H10270542A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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Abstract
(57)【要約】
【課題】 工程を単純化し半導体基板及び環境汚染を防
止するため、化学的機械研磨の工程を省き、リフトオフ
法を用いるトレンチ隔離方法を提供すること。 【解決手段】 半導体基板１１にパッド酸化膜１２１及
びシリコン窒化膜１２２を食刻終了膜として順次積層
し、半導体基板１１内にトレンチ 1４１、１４２、１４
３を形成した後、半導体基板１１の表面全体に食刻及び
蒸着が同時に行われる酸化膜形成工程を施してトレンチ
１４１、１４２、 1４３の内部を充填すると共に、前記
シリコン窒化膜１２２ａ〜ｄ上に形成されたシリコン酸
化膜１５ｄ、１５ｅ、１５ｆ、１５ｇ中の相対的に広い
幅の酸化膜１５ｄをそれより狭い幅の酸化膜１５０に変
換した後、選択的食刻を施してシリコン酸化膜１５０、
１５ｅ、１５ｆ、１５ｇ、１５０を一緒に除去するリフ
トオフを施した後、前記パッド酸化膜１２１を除去す
る。
止するため、化学的機械研磨の工程を省き、リフトオフ
法を用いるトレンチ隔離方法を提供すること。 【解決手段】 半導体基板１１にパッド酸化膜１２１及
びシリコン窒化膜１２２を食刻終了膜として順次積層
し、半導体基板１１内にトレンチ 1４１、１４２、１４
３を形成した後、半導体基板１１の表面全体に食刻及び
蒸着が同時に行われる酸化膜形成工程を施してトレンチ
１４１、１４２、 1４３の内部を充填すると共に、前記
シリコン窒化膜１２２ａ〜ｄ上に形成されたシリコン酸
化膜１５ｄ、１５ｅ、１５ｆ、１５ｇ中の相対的に広い
幅の酸化膜１５ｄをそれより狭い幅の酸化膜１５０に変
換した後、選択的食刻を施してシリコン酸化膜１５０、
１５ｅ、１５ｆ、１５ｇ、１５０を一緒に除去するリフ
トオフを施した後、前記パッド酸化膜１２１を除去す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ素子
の隔離方法に係るもので、詳しくは、トレンチ隔離構造
を形成する方法に関するものである。
の隔離方法に係るもので、詳しくは、トレンチ隔離構造
を形成する方法に関するものである。
【０００２】
【従来の技術】通常、半導体メモリ素子のトレンチ隔離
方法においては、チャンネル間の離隔を保ちながら素子
のサイズを縮小し、ＣＭＯＳ素子に発生するラッチアッ
プ（latch up）現象を防止して半導体素子の特性を向上
し、平坦性が優秀であるため、盛んに研究されていた。
方法においては、チャンネル間の離隔を保ちながら素子
のサイズを縮小し、ＣＭＯＳ素子に発生するラッチアッ
プ（latch up）現象を防止して半導体素子の特性を向上
し、平坦性が優秀であるため、盛んに研究されていた。
【０００３】従来半導体素子のトレンチ隔離構造におい
ては、図２に示したように、半導体基板１内にトレンチ
４１、４２、４３が夫々形成され、それらトレンチの内
部を充填材５ａ、５ｂ、５ｃにより充填していた。
ては、図２に示したように、半導体基板１内にトレンチ
４１、４２、４３が夫々形成され、それらトレンチの内
部を充填材５ａ、５ｂ、５ｃにより充填していた。
【０００４】そして、このような従来半導体のトレンチ
隔離構造を形成する方法においては、まず、半導体基板
１上に食刻終了膜（etch stop layer)及び研磨終了膜
（Polishing stopper)として、パッド酸化膜２１、ポリ
シリコン膜２２及びシリコン窒化膜２３を順次形成して
おく。次に、前記基板１内に夫々トレンチ４１、４２、
４３を形成し、それらトレンチ４１、４２、４３内に化
学気相蒸着法を施してシリコン酸化膜を蒸着すると、図
２（Ａ）に示したように、それらトレンチ４１、４２、
４３にはシリコン酸化物５ａ、５ｂ、５ｃが充填され、
前記半導体基板１上のシリコン窒化膜２３上にもシリコ
ン酸化物５ｄ、５ｅ、５ｆ、５ｇが夫々形成される。次
いで、前記シリコン酸化物５ｄを除去するため、該シリ
コン酸化物５ｄ上にフォトレジスト層３を形成し、フォ
トエッチングにより、図２（Ｂ）に示したように、該シ
リコン酸化物５ｄの表面の一部を露出させる。そして露
出部分に等方性食刻を施して、図２（Ｃ）に示したよう
に、研磨の容易な相対的に幅が狭いシリコン酸化物層５
０に変形する。前記等方性食刻を施すときは、１／４０
に稀釈したフッ酸を用いると、トレンチ充填用のシリコ
ン酸化物５ｄとシリコン窒化膜２３との食刻速度比が約
８：１であるため、該シリコン窒化膜２３には影響を与
えずにシリコン酸化物５ｄを相対的に幅の狭い層５０を
残して食刻することができる。
隔離構造を形成する方法においては、まず、半導体基板
１上に食刻終了膜（etch stop layer)及び研磨終了膜
（Polishing stopper)として、パッド酸化膜２１、ポリ
シリコン膜２２及びシリコン窒化膜２３を順次形成して
おく。次に、前記基板１内に夫々トレンチ４１、４２、
４３を形成し、それらトレンチ４１、４２、４３内に化
学気相蒸着法を施してシリコン酸化膜を蒸着すると、図
２（Ａ）に示したように、それらトレンチ４１、４２、
４３にはシリコン酸化物５ａ、５ｂ、５ｃが充填され、
前記半導体基板１上のシリコン窒化膜２３上にもシリコ
ン酸化物５ｄ、５ｅ、５ｆ、５ｇが夫々形成される。次
いで、前記シリコン酸化物５ｄを除去するため、該シリ
コン酸化物５ｄ上にフォトレジスト層３を形成し、フォ
トエッチングにより、図２（Ｂ）に示したように、該シ
リコン酸化物５ｄの表面の一部を露出させる。そして露
出部分に等方性食刻を施して、図２（Ｃ）に示したよう
に、研磨の容易な相対的に幅が狭いシリコン酸化物層５
０に変形する。前記等方性食刻を施すときは、１／４０
に稀釈したフッ酸を用いると、トレンチ充填用のシリコ
ン酸化物５ｄとシリコン窒化膜２３との食刻速度比が約
８：１であるため、該シリコン窒化膜２３には影響を与
えずにシリコン酸化物５ｄを相対的に幅の狭い層５０を
残して食刻することができる。
【０００５】次いで、化学機械研磨又は乾式食刻を施し
てシリコン酸化物５０、５ｅ、５ｆ、５ｇを夫々除去す
ると、それらシリコン酸化物５０、５ｅ、５ｆ、５ｇと
研磨終了膜のシリコン窒化膜２３との研磨速度比は、
５：１であるため、該シリコン窒化膜２３には影響を与
えずに各シリコン酸化物５０、５ｅ、５ｆ、５ｇを除去
して図２（Ｄ）に示すようにすることができる。
てシリコン酸化物５０、５ｅ、５ｆ、５ｇを夫々除去す
ると、それらシリコン酸化物５０、５ｅ、５ｆ、５ｇと
研磨終了膜のシリコン窒化膜２３との研磨速度比は、
５：１であるため、該シリコン窒化膜２３には影響を与
えずに各シリコン酸化物５０、５ｅ、５ｆ、５ｇを除去
して図２（Ｄ）に示すようにすることができる。
【０００６】次いで、前記シリコン窒化膜２３をＣ4 Ｆ
8 ガスを用いた反応性イオンエッチング（ＲＩＥ）又
は、ホット燐酸（hot phosphoric acid)を用いた湿式食
刻法を施して除去し、前記ポリシリコン膜２２はＫＯＨ
溶液を用い、前記パッド酸化膜２１は、フッ酸を用いて
夫々除去して図２（Ｅ）に示したようなトレンチ隔離構
造を形成していた。
8 ガスを用いた反応性イオンエッチング（ＲＩＥ）又
は、ホット燐酸（hot phosphoric acid)を用いた湿式食
刻法を施して除去し、前記ポリシリコン膜２２はＫＯＨ
溶液を用い、前記パッド酸化膜２１は、フッ酸を用いて
夫々除去して図２（Ｅ）に示したようなトレンチ隔離構
造を形成していた。
【０００７】
【発明が解決しようとする課題】しかるに、このような
従来トレンチの隔離構造の形成方法においては、化学機
械的研磨を施した後、シリコン窒化膜２３を除去するた
め、工程が煩雑であり、半導体基板１及び環境が汚染さ
れるという不都合な点があった。
従来トレンチの隔離構造の形成方法においては、化学機
械的研磨を施した後、シリコン窒化膜２３を除去するた
め、工程が煩雑であり、半導体基板１及び環境が汚染さ
れるという不都合な点があった。
【０００８】そこで、本発明の目的は、化学機械的研磨
の工程を省き、リフトオフ（Lift off）法を用いて、工
程を単純化し、半導体基板及び環境の汚染を防止し得る
半導体メモリ素子の隔離方法を提供しようとするもので
ある。
の工程を省き、リフトオフ（Lift off）法を用いて、工
程を単純化し、半導体基板及び環境の汚染を防止し得る
半導体メモリ素子の隔離方法を提供しようとするもので
ある。
【０００９】
【課題を解決するための手段】このような本発明の目的
を達成するため、本発明に係る半導体メモリ素子の隔離
方法においては、半導体基板１１上にパッド酸化膜１２
１及びシリコン窒化膜１２２を食刻終了膜（etch stop
layer)として順次積層し、前記半導体基板１１上にトレ
ンチの形成領域を形成して該領域にトレンチ１４１、１
４２、１４３を夫々形成し、前記半導体基板１１の表面
全体に食刻（Etching)及び蒸着（Deposition）が同時に
行われる高密度プラズマ化学気相蒸着法を施して前記各
トレンチ１４１、１４２、１４３の内部にシリコン酸化
膜を夫々充填した。それと共に、前記シリコン窒化膜１
２２のうちの前記各トレンチによって分断されて形成さ
れたシリコン窒化膜１２２ａ〜１２２ｄ上にも形成され
たシリコン酸化膜１５ｄ、１５ｅ、１５ｆ、１５ｇ中の
相対的に広い幅の酸化膜１５ｄをそれよりも狭くする処
理を施して膜５０に変換した後、該シリコン窒化膜１２
２ａ〜１２２ｄを選択的食刻すると同時にそれらシリコ
ン酸化膜１５０、１５ｅ、１５ｆ、１５ｇを除去するリ
フトオフ（Lift off）法を施し、前記パッド酸化膜１２
１を除去して本発明に係る半導体メモリ素子の隔離方法
を終了する。
を達成するため、本発明に係る半導体メモリ素子の隔離
方法においては、半導体基板１１上にパッド酸化膜１２
１及びシリコン窒化膜１２２を食刻終了膜（etch stop
layer)として順次積層し、前記半導体基板１１上にトレ
ンチの形成領域を形成して該領域にトレンチ１４１、１
４２、１４３を夫々形成し、前記半導体基板１１の表面
全体に食刻（Etching)及び蒸着（Deposition）が同時に
行われる高密度プラズマ化学気相蒸着法を施して前記各
トレンチ１４１、１４２、１４３の内部にシリコン酸化
膜を夫々充填した。それと共に、前記シリコン窒化膜１
２２のうちの前記各トレンチによって分断されて形成さ
れたシリコン窒化膜１２２ａ〜１２２ｄ上にも形成され
たシリコン酸化膜１５ｄ、１５ｅ、１５ｆ、１５ｇ中の
相対的に広い幅の酸化膜１５ｄをそれよりも狭くする処
理を施して膜５０に変換した後、該シリコン窒化膜１２
２ａ〜１２２ｄを選択的食刻すると同時にそれらシリコ
ン酸化膜１５０、１５ｅ、１５ｆ、１５ｇを除去するリ
フトオフ（Lift off）法を施し、前記パッド酸化膜１２
１を除去して本発明に係る半導体メモリ素子の隔離方法
を終了する。
【００１０】
【発明の実施の形態】以下、本発明に係る実施形態に対
し図面を用いて説明する。本発明に係る半導体メモリ素
子の隔離方法においては、図１（Ａ）〜（Ｅ）に段階を
追って示したように、まず、半導体基板１１の上面にパ
ッド酸化膜１２１を形成した後、該パッド酸化膜１２１
の上面に食刻終了膜としてシリコン窒化膜１２２（後に
トレンチ１４１、１４２、１４３により１２２ａ、１２
２ｂ、１２２ｃ、１２２ｄに分断される前の連続膜）を
蒸着する。次にそれらパッド酸化膜１２１及びシリコン
窒化膜１２２を包含した基板１１の上面にトレンチ１４
１、１４２、１４３を夫々形成する。そして該トレンチ
を含む全表面に対し食刻及び蒸着が同時に行われる高密
度プラズマ化学気相蒸着法（High Density Plasma Chem
ical Vapor Deposition ：以下、ＨＤＰＣＶＤと称す
る）を施して前記トレンチ１４１、１４２、１４３の内
部にシリコン酸化膜の充填層１５ａ、１５ｂ、１５ｃを
埋設充填すると、このとき、前記トレンチ内部ばかり
か、トレンチ１４１、１４２、１４３で分断された前記
シリコン窒化膜１２２ａ、１２２ｂ、１２２ｃ、１２２
ｄの上面の一部領域にも１５ｄ、１５ｅ、１５ｆ、１５
ｇが形成される。このようにシリコン酸化膜を充填・形
成するとき、工程変数を適宜に調整して前記シリコン酸
化膜１５ｄ、１５ｅ、１５ｆ、１５ｇが前記シリコンシ
リコン窒化膜１２２ａ〜ｄの各表面を完全に覆わないよ
うにすることが重要である。これは、前記シリコン酸化
膜１５ｄ、１５ｅ、１５ｆ、１５ｇにより前記シリコン
窒化膜１２２ａ〜ｄが完全に覆われると、リフトオフ工
程中、シリコン窒化膜１２２を湿式食刻する時に、食刻
溶液とシリコン窒化膜１２２ａ〜ｄとが反応することを
シリコン酸化膜１５ｄ、１５ｅ、１５ｆ、１５ｇが遮断
してリフトオフが行われないためである。
し図面を用いて説明する。本発明に係る半導体メモリ素
子の隔離方法においては、図１（Ａ）〜（Ｅ）に段階を
追って示したように、まず、半導体基板１１の上面にパ
ッド酸化膜１２１を形成した後、該パッド酸化膜１２１
の上面に食刻終了膜としてシリコン窒化膜１２２（後に
トレンチ１４１、１４２、１４３により１２２ａ、１２
２ｂ、１２２ｃ、１２２ｄに分断される前の連続膜）を
蒸着する。次にそれらパッド酸化膜１２１及びシリコン
窒化膜１２２を包含した基板１１の上面にトレンチ１４
１、１４２、１４３を夫々形成する。そして該トレンチ
を含む全表面に対し食刻及び蒸着が同時に行われる高密
度プラズマ化学気相蒸着法（High Density Plasma Chem
ical Vapor Deposition ：以下、ＨＤＰＣＶＤと称す
る）を施して前記トレンチ１４１、１４２、１４３の内
部にシリコン酸化膜の充填層１５ａ、１５ｂ、１５ｃを
埋設充填すると、このとき、前記トレンチ内部ばかり
か、トレンチ１４１、１４２、１４３で分断された前記
シリコン窒化膜１２２ａ、１２２ｂ、１２２ｃ、１２２
ｄの上面の一部領域にも１５ｄ、１５ｅ、１５ｆ、１５
ｇが形成される。このようにシリコン酸化膜を充填・形
成するとき、工程変数を適宜に調整して前記シリコン酸
化膜１５ｄ、１５ｅ、１５ｆ、１５ｇが前記シリコンシ
リコン窒化膜１２２ａ〜ｄの各表面を完全に覆わないよ
うにすることが重要である。これは、前記シリコン酸化
膜１５ｄ、１５ｅ、１５ｆ、１５ｇにより前記シリコン
窒化膜１２２ａ〜ｄが完全に覆われると、リフトオフ工
程中、シリコン窒化膜１２２を湿式食刻する時に、食刻
溶液とシリコン窒化膜１２２ａ〜ｄとが反応することを
シリコン酸化膜１５ｄ、１５ｅ、１５ｆ、１５ｇが遮断
してリフトオフが行われないためである。
【００１１】ここで、ＨＤＰ ＣＶＤ（高密度プラズマ
化学蒸着）法を用いて薄膜を形成する工程について詳述
する。一般的な化学蒸着（ＣＶＤ）工程においては、Ｃ
ＶＤ装置内の半導体基板の置かれた電極側には、バイア
ス電圧が印加されていない状態でプラズマを発生させ、
半導体基板上に薄膜の蒸着を行っている。このような一
般的な化学蒸着を用いた薄膜形成工程においては、段差
を有する半導体基板上に薄膜を形成するとき、段差の角
部位が平らな部位に比べ膜が薄く蒸着されるが、その理
由は段差の角部の蒸着速度が平面部の蒸着速度に比べ、
遅いためである。しかしながら、ＨＤＰ ＣＶＤ工程に
おいては、ＣＶＤ装置内の半導体基板の置かれた電極側
にバイアス電圧が印加された状態で薄膜の蒸着工程を行
う。したがって、ソースガスのプラズマからの化学反応
により、半導体基板に薄膜が蒸着されると共に前記半導
体基板（ウェハー）の下面に印加されたバイアス電圧の
ため、反応炉内の雰囲気ガスのイオンが前記半導体基板
にぶつかり、スパッタエッチング作用が同時に発生する
ことになる。
化学蒸着）法を用いて薄膜を形成する工程について詳述
する。一般的な化学蒸着（ＣＶＤ）工程においては、Ｃ
ＶＤ装置内の半導体基板の置かれた電極側には、バイア
ス電圧が印加されていない状態でプラズマを発生させ、
半導体基板上に薄膜の蒸着を行っている。このような一
般的な化学蒸着を用いた薄膜形成工程においては、段差
を有する半導体基板上に薄膜を形成するとき、段差の角
部位が平らな部位に比べ膜が薄く蒸着されるが、その理
由は段差の角部の蒸着速度が平面部の蒸着速度に比べ、
遅いためである。しかしながら、ＨＤＰ ＣＶＤ工程に
おいては、ＣＶＤ装置内の半導体基板の置かれた電極側
にバイアス電圧が印加された状態で薄膜の蒸着工程を行
う。したがって、ソースガスのプラズマからの化学反応
により、半導体基板に薄膜が蒸着されると共に前記半導
体基板（ウェハー）の下面に印加されたバイアス電圧の
ため、反応炉内の雰囲気ガスのイオンが前記半導体基板
にぶつかり、スパッタエッチング作用が同時に発生する
ことになる。
【００１２】本願発明の酸化膜を形成するためには、雰
囲気ガスはＡｒを、ソースガスはＳｉＨ4 ガスを用い、
スパッタリングと蒸着とが同時に行われるＨＤＰ ＣＶ
Ｄ工程の特性を利用し、トレンチの入り口部（段差の
角）周辺の半導体基板の表面には膜が形成されないよう
にし、半導体基板の平らな部分にのみ酸化膜を形成させ
る。このため、スパッタリングエッチング速度が蒸着速
度より大きいと酸化膜は形成されない。また、スパッタ
リングエッチング速度が蒸着速度より小さいと酸化膜は
形成される。したがって、蒸着速度とスパッタリングエ
ッチング速度とを調節することにより、薄膜の厚さを調
節することができる。
囲気ガスはＡｒを、ソースガスはＳｉＨ4 ガスを用い、
スパッタリングと蒸着とが同時に行われるＨＤＰ ＣＶ
Ｄ工程の特性を利用し、トレンチの入り口部（段差の
角）周辺の半導体基板の表面には膜が形成されないよう
にし、半導体基板の平らな部分にのみ酸化膜を形成させ
る。このため、スパッタリングエッチング速度が蒸着速
度より大きいと酸化膜は形成されない。また、スパッタ
リングエッチング速度が蒸着速度より小さいと酸化膜は
形成される。したがって、蒸着速度とスパッタリングエ
ッチング速度とを調節することにより、薄膜の厚さを調
節することができる。
【００１３】一方、前記エッチング速度は、バイアス電
圧を高くして印加するほど速くなるので、バイアス電圧
を適切に調節して段差の角（トレンチの入り口）周辺の
半導体基板上の酸化膜蒸着速度とスパッタリングエッチ
ング速度が同一になるようにすると、トレンチの角から
相対的に距離の遠い平らな部分では蒸着速度がエッチン
グ速度よりは速くなって酸化膜が蒸着され、トレンチの
角から近い部分には酸化膜が蒸着されないことになる。
したがって、トレンチの角周辺の窒化膜が完全に覆われ
ないで露出されるように酸化膜１５ｄ、１５ｅ、１５
ｆ、１５ｇを形成することができる。
圧を高くして印加するほど速くなるので、バイアス電圧
を適切に調節して段差の角（トレンチの入り口）周辺の
半導体基板上の酸化膜蒸着速度とスパッタリングエッチ
ング速度が同一になるようにすると、トレンチの角から
相対的に距離の遠い平らな部分では蒸着速度がエッチン
グ速度よりは速くなって酸化膜が蒸着され、トレンチの
角から近い部分には酸化膜が蒸着されないことになる。
したがって、トレンチの角周辺の窒化膜が完全に覆われ
ないで露出されるように酸化膜１５ｄ、１５ｅ、１５
ｆ、１５ｇを形成することができる。
【００１４】前記食刻終了膜としてシリコン窒化膜１２
２を用いる理由は、該シリコン窒化膜１２２と前記トレ
ンチ充填層のシリコン酸化膜１５ｄ、１５ｅ、１５ｆ、
１５ｇとの食刻速度の差が著しいためである。即ち、フ
ッ酸（Hydro fluoric acid）で食刻する場合のシリコン
窒化膜１２２とトレンチ充填層のシリコン酸化物１５
ａ、１５ｂ、１５ｃとの食刻選択比は、１：８であって
食刻終了膜として適当である。
２を用いる理由は、該シリコン窒化膜１２２と前記トレ
ンチ充填層のシリコン酸化膜１５ｄ、１５ｅ、１５ｆ、
１５ｇとの食刻速度の差が著しいためである。即ち、フ
ッ酸（Hydro fluoric acid）で食刻する場合のシリコン
窒化膜１２２とトレンチ充填層のシリコン酸化物１５
ａ、１５ｂ、１５ｃとの食刻選択比は、１：８であって
食刻終了膜として適当である。
【００１５】次いで、図１（Ｂ）に示したように、シリ
コン窒化膜１２２上に形成されたシリコン酸化膜１５
ｄ、１５ｅ、１５ｆ、１５ｇ中、相対的に幅の広い１５
ｄの一部のみを露出し、前記半導体基板上１１上に形成
された他の全構造物を覆うようにマスキング層としての
フォトレジスト１３の層を形成し、該フォトレジスト１
３をマスクとして等方性食刻を施し、図１（Ｃ）に示し
たように、シリコン酸化膜１５ｄをそれよりも狭い幅の
領域を有するシリコン酸化膜１５０に変換する。
コン窒化膜１２２上に形成されたシリコン酸化膜１５
ｄ、１５ｅ、１５ｆ、１５ｇ中、相対的に幅の広い１５
ｄの一部のみを露出し、前記半導体基板上１１上に形成
された他の全構造物を覆うようにマスキング層としての
フォトレジスト１３の層を形成し、該フォトレジスト１
３をマスクとして等方性食刻を施し、図１（Ｃ）に示し
たように、シリコン酸化膜１５ｄをそれよりも狭い幅の
領域を有するシリコン酸化膜１５０に変換する。
【００１６】次いで、前記半導体基板１１を硝酸溶液に
浸すと、該硝酸溶液とシリコン窒化膜１２２とが反応し
てシリコン窒化膜１２２ａ〜ｄが食刻され、前記窒化膜
上に残っていた充填材のシリコン酸化膜１５０、１５
ｅ、１５ｆ、１５ｇも同時に除去されるが、これをリフ
トオフ法といい、このようなリフトオフを施すと、図１
（Ｄ）示したようになる。
浸すと、該硝酸溶液とシリコン窒化膜１２２とが反応し
てシリコン窒化膜１２２ａ〜ｄが食刻され、前記窒化膜
上に残っていた充填材のシリコン酸化膜１５０、１５
ｅ、１５ｆ、１５ｇも同時に除去されるが、これをリフ
トオフ法といい、このようなリフトオフを施すと、図１
（Ｄ）示したようになる。
【００１７】次いで、半導体基板１１上のパッド酸化膜
１２１を選択的食刻して除去し、図１（Ｅ）に示したよ
うに、本発明に係る半導体メモリ素子のトレンチ隔離工
程を終了する。
１２１を選択的食刻して除去し、図１（Ｅ）に示したよ
うに、本発明に係る半導体メモリ素子のトレンチ隔離工
程を終了する。
【００１８】
【発明の効果】以上説明したように本発明に係る半導体
メモリ素子のトレンチ隔離方法においては、化学機械的
研磨工程を省き、リフトオフ法を施して半導体基板及び
環境汚染を抑制するようになっているため、生産性を向
上し環境の保存を図り得るという効果がある。
メモリ素子のトレンチ隔離方法においては、化学機械的
研磨工程を省き、リフトオフ法を施して半導体基板及び
環境汚染を抑制するようになっているため、生産性を向
上し環境の保存を図り得るという効果がある。
【図１】（Ａ）〜（Ｅ）、本発明に係るトレンチ隔離方
法を示した工程断面図である。
法を示した工程断面図である。
【図２】（Ａ）〜（Ｅ）、従来トレンチ隔離方法を示し
た工程断面図である。
た工程断面図である。
１１ 半導体基板 １３ マスキング層（フォトレジスト層） １５ａ、１５ｂ、１５ｃ トレンチ充填層（シリコン酸
化物） １５ｄ、１５ｅ、１５ｆ、１５ｇ シリコン酸化膜（第
２絶縁膜） １２１ パッド酸化膜 １２２ シリコン窒化膜（第１絶縁膜） １４１、１４２、１４３ トレンチ
化物） １５ｄ、１５ｅ、１５ｆ、１５ｇ シリコン酸化膜（第
２絶縁膜） １２１ パッド酸化膜 １２２ シリコン窒化膜（第１絶縁膜） １４１、１４２、１４３ トレンチ
Claims (10)
- 【請求項１】 半導体基板（１１）面に第１絶縁膜（１
２２）を形成する段階と、 前記第１絶縁膜上を相対的に広い領域及び相対的に狭い
領域に分断するため、複数の素子隔離領域を形成する段
階と、 それら素子隔離領域の第１絶縁膜を食刻して半導体基板
（１１）を露出させる段階と、 該露出された半導体基板（１１）の部分を食刻し各トレ
ンチ（１４１、１４２、１４３）を形成する段階と、 それらトレンチ（１４１、１４２、１４３）内に夫々第
２絶縁膜（１５ａ、１５ｂ、１５ｃ）を充填すると共
に、前記トレンチで分断された第１絶縁膜に対しては上
面の所定領域を露出状態に残して上記第２絶縁膜を付着
させる段階と、 前記第１絶縁膜と共に第２絶縁膜を夫々除去する段階
と、を順次行うことを特徴とする、半導体メモリ素子の
隔離方法。 - 【請求項２】 前記各第２絶縁膜を夫々形成した後、該
第２絶縁膜と第１絶縁膜と、を包含した前記全構造物上
にマスキング層（１３）を形成する段階と、前記第１絶
縁膜上面に形成された第２絶縁膜中の相対的に幅の広い
領域の一部のみを露出するため、前記マスキング層（１
３）をパターニングする段階と、 前記第１絶縁膜が露出されるまで前記露出された第２絶
縁膜を等方性食刻して絶縁膜部分１５０を形成する段階
と、 前記等方性食刻によって食刻されずに残存した第２絶縁
膜（１５０、１５ｅ、１５ｆ、１５ｇ）を除去する段階
と、を順次行うことを特徴とする、請求項１記載の半導
体メモリ素子の隔離方法。 - 【請求項３】 前記第１絶縁膜は、シリコン窒化膜（１
２２）であることを特徴とする、請求項１記載の半導体
メモリ素子の隔離方法。 - 【請求項４】 前記第２絶縁膜は、シリコン酸化膜（１
５ｄ、１５ｅ、１５ｆ、１５ｇ）であることを特徴とす
る、請求項１記載の半導体メモリ素子の隔離方法。 - 【請求項５】 前記第２絶縁膜（１５ｄ、１５ｅ、１５
ｆ、１５ｇ）を形成する段階では、食刻及び蒸着が同時
に行われることを特徴とする、請求項１記載の半導体メ
モリ素子の隔離方法。 - 【請求項６】 前記第２絶縁膜（１５ｄ、１５ｅ、１５
ｆ、１５ｇ）を形成する段階では、高密度プラズマ化学
気相蒸着法を施すことを特徴とする、請求項１又は４記
載の半導体メモリ素子の隔離方法。 - 【請求項７】 前記第１絶縁膜（１２２）を除去する段
階では、湿式食刻を施すことを特徴とする、請求項１記
載の半導体メモリ素子の隔離方法。 - 【請求項８】 前記第１絶縁膜（１２２）を除去する段
階では、硝酸溶液を用いて湿式食刻を施すことを特徴と
する、請求項１記載の半導体メモリ素子の隔離方法。 - 【請求項９】 前記第１絶縁膜（１２２）を除去すると
き、第１絶縁膜（１２２）上の第２絶縁膜（１５０、１
５ｅ、１５ｆ、１５ｇ）も同時に除去されることを特徴
とする、請求項１記載の半導体メモリ素子の隔離方法。 - 【請求項１０】 前記第１絶縁膜（１２２）の除去方法
は、リフトオフ法を施すことを特徴とする、請求項１記
載の半導体メモリ素子の隔離方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR09086/1997 | 1997-03-18 | ||
| KR1019970009086A KR100230815B1 (ko) | 1997-03-18 | 1997-03-18 | 반도체 메모리 소자 격리 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10270542A true JPH10270542A (ja) | 1998-10-09 |
Family
ID=19499973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10043517A Pending JPH10270542A (ja) | 1997-03-18 | 1998-02-25 | 半導体メモリ素子の隔離方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6069056A (ja) |
| JP (1) | JPH10270542A (ja) |
| KR (1) | KR100230815B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100471406B1 (ko) * | 1999-06-22 | 2005-03-07 | 주식회사 하이닉스반도체 | 트렌치 소자분리 공정을 이용한 반도체 소자 제조방법 |
| KR100524676B1 (ko) * | 1998-10-13 | 2006-01-12 | 주식회사 하이닉스반도체 | 반도체 소자의 트렌치형 소자 분리막 형성방법 |
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| KR100308793B1 (ko) * | 1999-10-18 | 2001-11-02 | 윤종용 | 반도체 소자 제조방법 |
| JP2002026119A (ja) * | 2000-07-10 | 2002-01-25 | Sharp Corp | 半導体装置の製造方法 |
| TW469536B (en) * | 2000-12-13 | 2001-12-21 | Macronix Int Co Ltd | Method for forming a structure with inclined sidewall |
| KR100374301B1 (ko) * | 2001-03-24 | 2003-03-03 | 동부전자 주식회사 | 섀로우 트랜치 분리막 제조 방법 |
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| JPH03268327A (ja) * | 1990-03-16 | 1991-11-29 | Sony Corp | 窒化シリコン膜のエッチング方法 |
| JPH0629379A (ja) * | 1991-04-23 | 1994-02-04 | Sony Corp | 半導体装置の製造方法 |
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-
1997
- 1997-03-18 KR KR1019970009086A patent/KR100230815B1/ko not_active IP Right Cessation
- 1997-12-29 US US08/998,828 patent/US6069056A/en not_active Expired - Lifetime
-
1998
- 1998-02-25 JP JP10043517A patent/JPH10270542A/ja active Pending
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| KR100524676B1 (ko) * | 1998-10-13 | 2006-01-12 | 주식회사 하이닉스반도체 | 반도체 소자의 트렌치형 소자 분리막 형성방법 |
| KR100471406B1 (ko) * | 1999-06-22 | 2005-03-07 | 주식회사 하이닉스반도체 | 트렌치 소자분리 공정을 이용한 반도체 소자 제조방법 |
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| Publication number | Publication date |
|---|---|
| KR19980073665A (ko) | 1998-11-05 |
| KR100230815B1 (ko) | 1999-11-15 |
| US6069056A (en) | 2000-05-30 |
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