KR0161888B1 - 반도체장치의 소자격리방법 - Google Patents

반도체장치의 소자격리방법 Download PDF

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Abstract

본 발명은 반도체 장치의 소자격리 방법에 관한 것으로, 소자격리 영역의 폭에 관계없이 평탄성이 우수한 소자격리 구조를 형성하기 위한 것이다.
본 발명은 실리콘기판상에 산화 방지막과 절연막을 차례로 형성하는 단계와, 상기 산화 방지막과 절연막의 적층 구조를 선택적으로 제거하여 소정의 격리영역을 정의하는 단계, 상기 적층구조 패턴의 측면에 소정 물질로 이루어진 측벽을 형성하는 단계, 상기 적층구조 패턴 상부에 격리 영역을 정의하는 감광막 패턴을 형성하는 단계, 상기 감광막 패턴과 측벽을 마스크로 이용하여 기판을 식각하여 트렌치를 형성하는 단계, 및 트렌치 및 노출된 기판부위에 열산화 공정을 행하여 소자격리 산화막을 형성하는 단계를 포함하는 반도체 장치의 소자격리 방법을 제공한다.

Description

반도체 장치의 소자격리 방법
제1도는 종래의 반도체 장치 소자격리 방법을 도시한 공정 순서도.
제2도는 본 발명의 제1 실시예에 의한 반도체 장치 소자격리 방법을 도시한 공정순서도.
제3도는 본 발명의 제2 실시예에 의한 반도체 장치 소자격리 방법을 도시한 공정순서도.
제4도는 본 발명의 제3 실시예에 의한 반도체 장치 소자격리 방법을 도시한 공정순서도.
제5도는 본 발명의 제4 실시예에 의한 반도체 장치 소자격리 방법을 도시한 공정순서도.
* 도면의 주요부분에 대한 부호의 설명
10 : 실리콘 기판 12 : 패드 산화막
13 : 실리콘 질화막 14 : 산화막
15 : 산화막 16 : 감광막
17 : 트렌치 18 : 채널스톱 이온 주입영역
19 : 소자격리 산화막 20 : 실리콘막
30 : 함몰부
본 발명은 반도체 장치의 소자격리방법에 관한 것으로, 특히 고집적화된 반도체 소자에 적합한 소자격리 방법에 관한 것이다.
종래의 반도체장치 소자격리 기술로서, TSO(T-Shaped Oxide) 제조방법을 제1도를 참조하여 설명하면 다음과 같다.
먼저 제1a도에 도시된 바와 같이 반도체 기판(1)상에 제1CVD(chemical vaper deposition)산화막(2)을 1μm의 두께로 형성하고, 이를 반응성 이온식각 (RIE;reactive ion etching)에 의해 선택적으로 식각하여 도량(groove)를 형성한 후, 그 전면에 제2CVD 산화막(3)을 형성하여 0.1μm의 산화막 갭(gap)(9)을 형성한다.
다음에 제1b도에 도시된 바와 같이 상기 제2CVD 산화막(3)을 에치백하여 산화막 측벽(3)을 형성한 후, 산화막을 마스크로 이용하여 기판을 식각하여 0.1μm 폭과 0.5μm 깊이의 트렌치(4)를 형성한다.
이어서 제1c도에 도시된 바와 같이 상기 산화막들을 제거한 후, 건식식각에 의한 기판의 손상을 회복시키기 위해 기판의 표면처리를 행한 다음, 200Å 두께로 산화막(5)을 열성장시키고, 이위에 제3CVD 산화막(6)을 3000Å 두께로 형성함으로써 트랜치를 매몰시킨다. 이어서 전자빔(electron beam) 노광장치와 감광막을 이용하여 소자격리 영역 형성을 위한 감광막패턴(7)을 형성한다.
다음에 제1d도에 도시된 바와 같이 상기 감광막 패턴을 마스크로 이용하여 상기 제3CVD 산화막(6)을 RIE 방법에 의해 식각하여 캡산화막(cap oxide) 패턴(6)을 형성한 후, 감광막 패턴을 제거하고 트랜지스터 활성영역에 대한 표면처리를 행한 다음, 삼중 보론 이온 주입(triple boron implantation)을 실시하여 불순물 영역(8)을 캡산화막 하부 및 기판내에 형성한다.
이 때 보롬의 주입량은 3XE12cm-2로서, 이온 주입에너지는 각각 130, 180 그리고 260eV가 되도록 한다.
이와 같은 방법에 의해 소자격리 영역을 형성한다.
그러나 상기한 기술에 있어서는 제1b도의 단계에서 실리콘 기판에 트렌치를 형성할 때 기판이 손상되기 쉬우며, 트렌치의 각 모서리가 급격(steep)하므로 전계집중에 의한 누설전류 발생의 소지가 높다.
또한, 격리영역의 패턴 크기가 큰 경우에 있어서는 실리콘 기판에 트렌치 대신 도랑이 형성되어 격리영역 표면의 평탄성이 불량하게 된다.
본 발명은 이와 같은 문제를 해결하기 위한 것으로, 소자 격리 영역의 폭에 관계없이 평탄성이 우수한 소자 격리 구조를 형성할 수 있는 방법을 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치 소자격리 방법은 실리콘 기판상에 산화방지 막과 절연막을 차례로 형성하는 단계와, 상기 산화방지막과 절연막의 적층구조를 선택적으로 제거하여 소정의 격리영역을 정의하는 단계, 상기 적층구조 패턴의 측면에 소정물질로 이루어진 측벽을 형성하는 단계, 상기 적층구조 패턴 상부에 격리 영역을 정의하는 감광막 패턴을 형성하는 단계, 상기 감광막 패턴과 측벽을 마스크로 이용하여 기판을 식각하여 트렌치를 형성하는 단계 및 트렌치 및 노출된 기판부위에 열산화 공정을 행하여 소자격리 산화막을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명은 소자격리 영역의 폭에 관계없이 평탄성이 우수한 소자격리 구조를 형성하는 기술로서, 기판의 평면에 대하여 수직방향으로 연장된 격리구조를 형성하는 방법이다. 즉, 먼저 좁은 격리영역에 좁은 트렌치를 형성하고 열산화 공정을 실시하여 기판에 대하여 깊이 방향과 평면방향으로 필드산화막을 형성함으로써 좁은 격리 영역에서도 소자사이의 절연특성을 개선할 수 있게 된다.
좁은 격리 영역내에 트렌치를 형성하는 방법으로는 산화막 측벽과 감광막 마스크를 이용하여 좁은 격리 영역내에만 선택적으로 좁은 트렌치를 형성하는 방법 또는 다결정 실리콘막의 측벽과 감광막을 마스크로 이용하여 좁은 격리 영역내에만 선택적으로 좁은 트렌치를 형성하는 방법을 포함한다.
또한, 트렌치의 모서리를 경사지게 가공하는 경우에는 전계집중에 의한 누설전류 발생을 억제할 수 있다.
한편, 격리영역의 평탄화는 화학적 기계연막(CMP ; chemical mechnical polishing)와 같은 에치백 공정에 의해 수행할 수 있다.
다음에 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제2도에 본 발명의 제1 실시예에 의한 반도체 장치의 소자격리 방법을 공정 순서에 따라 도시하였다.
먼저 제2a도에 도시된 바와 같이 실리콘 기판(10)상에 패드산화막(12)과 실리콘 질화막(13) 및 산화막(14)을 차례로 적층하여 형성한 후, 이 적측 구조를 소정의 격리 영역 패턴으로 패터닝한다. 즉, 격리 영역상에 해당하는 부분을 선택적으로 식각하고, 격리영역 이외의 영역상에만 상기 적층구조가 남도록 한다.
이어서 제2b도에 도시된 바와 같이 기판 전면에 화학기상 증착(CVD ; chemical vapor deposition) 방법에 의해 산화막(15)을 형성한다. 이 때, 산화막의 두께는 그 표면에 있어서 함몰부(30)의 간극이 0.4μm 이하가 되도록 결정하여 적용한다.
다음에 제2c도에 도시된 바와 같이 상기 산화막(15)을 그 층착두께 이상으로 에치백하여 산화막측벽(15)을 형성한다.
이어서 제2d도에 도시된 바와 같이 기판상에 감광막을 도포하고 선택적으로 격리 영역을 노출시킬 수 있도록 감광막 패턴(16)을 형성한다. 이어서 감광막 패턴(16)과 산화막측벽(15)을 마스크로 이용하여 기판을 식각하여 트렌치(17)를 형성한다. 이후, 상기 산화막측벽(15)을 마스크로 이용하여 이온 주입을 실시하여 트렌치 내면을 따라 기판부위에 채널 스톱영역(18)을 형성할 수도 있다.
다음에 제2e도에 도시된 바와 같이 상기 감광막패턴을 제거하고, 산화막을 선택적으로 제거하여 실리콘 질화막(13)과 기판이 노출되도록 한다.
이어서 제2f도에 도시된 바와 같이 상기 실리콘 질화막(13)을 산화방지막으로 이용하여 800oC이상의 산화성 분위기에서 열처리를 행하여 3000 - 5000Å 두께의 소자격리용 산화막(19)을 트렌치 및 노출된 기판부위에 형성한다.
이와 같이 함으로써 기판에 대하여 수직방향(트렌치 내부)과 수평방향(노출된 기판 표면부위)으로 열 산화막을 형성할 수 있으며, 따라서 좁은 격리영역에 있어서도 절연특성을 확보할 수 있다.
다음에 제3도를 참조하여 본 발명의 제2 실시예에 의한 반도체 장치의 소자격리 방법을 설명한다.
본 발명의 제2 실시예에 의한 반도체 장치의 소자격리 방법은 상기 제2a도에서 제2d도까지의 공정을 행한 후, 제3a도에 도시된 바와 같이 산화막 측벽(15)을 제거하지 않은 상태에서 열산화 공정을 행하여 소자격리 산화막(19)을 형성한다.
이 경우, 도시된 바와 같이 평탄도가 악화되므로 제3b도와 같이 CMP 공정을 적용하여 돌출부분을 에치백하여 평탄화 시킴으로써 최종적인 소자격리 산화막(19)을 형성한다. 이 때, CMP공정은 알루미나 또는 실리카 등의 연마입자와 수산화 칼륨, 수산화 나트륨 등의 알칼 리가 포함된 연마액을 이용하여 행한다.
다음에 제4도를 참조하여 본 발명의 제3 실시예를 설명한다.
먼저, 제4a도에 도시된 바와 같이 실리콘기판(1)상에 패드산화막(12)과 실리콘 질화막(13) 및 산화막(14)을 차례로 적층하여 형성한 후, 이 적층구조를 소정의 격리영역 패턴으로 패터닝한다. 즉, 격리영역상에 해당하는 부분을 선택적으로 식각하고 격리영역 이외의 영역에만 상기 적층구조가 남도록 한다.
이어서 제4b도에 도시된 바와 같이 건식식각에 대하여 실리콘 기판과 식각선택성이 유사한 비정질(amorphous) 또는 다결정(poly) 실리콘막(20)을 기판 전면에 형성한다. 이 때, 실리콘막(20)은 그 표면에 형성되는 함몰부의 간극이 0.1μm 이하가 될 수 있도록 두께를 설정한다.
다음에 제4c도에 도시된 바와 같이 상기 실리콘막(20)을 그 증착두께 이상으로 에치백하여 실리콘막 측벽(20)을 형성한 후, 감광막을 도포하고 선택적으로 격리영역을 노출시킬 수 있도록 감광막패턴(16)을 형성한다.
이어서 제4d도와 같이 상기 감광막패턴(16)과 산화막패턴(14)을 마스크로 이용하여 실리콘막(20)과 실리콘 기판을 동시에 에치백하여 실리콘 기판에 상기 실리콘막 측벽(20)의 표면구조가 전사된 경사진 트렌치(17)을 형성한다. 이 때, 에치백 두께는 상기 실리콘막 측벽 높이이상이 되도록 한다.
다음에 감광막 패턴을 제거하고, 상기 산화막패턴(14)을 마스크로 이용하여 이온주입을 실시하여 트렌치 내면을 따라 기판부위에 채널스톱영역(18)을 형성한다.
다음에 제4e도에 도시된 바와 같이 상기 산화막을 선택적으로 제거하여 실리콘 질화막(13)과 기판이 노출되도록 한 후, 상기 실리콘 질화막(13)을 산화방지막으로 이용하여 800oC이상의 산화성 분위기에 열처리를 행하여 3000 - 5000Å두께의 소자격리용 산화막(19)을 트렌치 및 노출된 기판부위에 형성한다.
상기 실시예에서는 트랜치(17)의 상부 모서리부분이 실리콘막측벽 형상을 따라 경사지게 형성되므로 전계집중에 의한 누설전류의 발생을 억제할 수 있다.
한편, 본 발명의 제4 실시예로서, 제3도에 도시한 제2 실시예의 경우와 마찬가지로 제4c까지의 공정을 행한 후, 제5a와 같이 실리콘막 측벽(20)이 있는 상태에서 열산화 공정을 행하여 소자격리 산화막(19)를 형성한다. 이 때, 실리콘막(20)도 산화되어 산화막 측벽이 형성되므로 제5b도와 같이 CMP 공정을 행하여 평탄화 시켜 최종적인 소자격리산화막(19)을 형성한다.
상기한 바와 같이 본 발명에 의하면, 좁은 격리영역에 있어서 소자격리 구조가 기판의 평면에 대하여 수직 방향으로 연장됨으로써 절연특성이 개선되며, 또한 트렌치 상부 모서리를 경사지게 형성함으로써 전계 집중에 의한 누설 전류의 발생을 억제할 수 있게 된다.

Claims (21)

  1. 실리콘 기판상에 산화방지막과 절연막을 차례로 형성하는 단계와, 상기 산화방지막과 절연막의 적층 구조를 선택적으로 제거하여 소정의 격리 영역을 정의하는 단계, 상기 적층구조 패턴의 측면에 소정물질로 이루어진 측벽을 형성하는 단계, 상기 적층구조 패턴 상부에 격리영역을 정의하는 감광막 패턴을 형성하는 단계, 상기 감광막 패턴과 측벽을 마스크로 이용하여 기판을 식각하여 트렌치를 형성하는 단계 및 트렌치 및 노출된 기판부위에 열산화 공정을 행하여 소자격리 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 소자격리 방법.
  2. 제1항에 있어서, 상기 산화방지막을 실리콘 질화막임을 특징으로 하는 반도체 장치의 소자격리 방법.
  3. 제1항에 있어서, 상기 절연막은 산화막임을 특징으로 하는 반도체 장치의 소자 격리 방법
  4. 제1항에 있어서, 상기 측벽은 산화막으로 형성하는 것을 특징으로 하는 반도체 장치의 소자격리 방법.
  5. 제1항에 있어서, 상기 측벽은 실리콘 막으로 형성하는 것을 특징으로 하는 반도체 장치의 소자격리 방법.
  6. 제1항에 있어서, 상기 측벽을 형성하는 단계는 상기 적층구조 패턴이 형성된 기판 전면에 소정의 물질을 증착하는 공정과, 상기 물질층을 그 증착두께 이상으로 에치백하는 공정으로 이루어지는 것을 특징으로 하는 반도체 장치의 소자격리 방법.
  7. 제6항에 있어서, 상기 물질층은 그 표면에 형성되는 함몰부의 간극이 0.4μm 이하가 되는 두께로 형성하는 것을 특징으로 하는 반도체 장치의 소자격리 방법.
  8. 제1항에 있어서, 상기 트렌치를 형성하는 공정 후에 상기 측벽을 마스크로 이용하여 이온 주입을 실시하여 기판내에 채널 스톱영역을 형성하는 단계가 더 포함되는 것을 특징으로 하는 반도체 장치의 소자격리 방법.
  9. 제1항에 있어서, 상기 트렌치를 형성한 후 소자격리 산화막을 형성하기 전에 상기 측벽을 제거하는 단계가 더 포함되는 것을 특징으로 하는 반도체 장치의 소자격리 방법.
  10. 제1항에 있어서, 상기 소자격리 산화막을 형성하는 공정후에 상기 소자격리 산화막을 평탄화 시키는 공정이 더 포함되는 것을 특징으로 하는 반도체 장치의 소자격리 방법.
  11. 제10항에 있어서, 상기 평탄화 공정으로 화학적 기계연마 공정을 이용하는 것을 특징으로 하는 반도체 장치의 소자격리 방법.
  12. 실리콘 기판상에 산화방지막과 절연막을 차례로 형성하는 단계와 상기 산화방지막과 절연막의 적층구조를 선택적으로 제거하여 소정의 격리영역을 정의하는 단계, 상기 격리영역의 실리콘 기판에 상부로 갈수록 넓어지도록 경사를 갖는 트렌치를 형성하는 단계 및 열산화공정을 행하여 소자격리 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 소자격리 방법.
  13. 제12항에 있어서, 상기 트렌치를 형성하느 단계가 상기 적층구조 패턴의 측면에 소정물질로 이루어진 측벽을 형성하는 공정과, 상기 적층구조 패턴 상부에 격리영역을 정의하는 감광막 패턴을 형성하는 공정, 상기 감광막 패턴과 상기 적층구조 패턴을 마스크로 이용하여 상기 측벽과 기판을 동시에 에치백하여 트렌치를 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 장치의 소자격리 방법.
  14. 제13항에 있어서, 상기 측벽은 건식식각에 대해 실리콘 기판과 식각선택성이 유사한 물질로 형성하는 것을 특징으로 하는 반도체 장치의 소자격리 방법.
  15. 제14항에 있어서, 상기 측벽은 실리콘막으로 형성하는 것을 특징으로 하는 반도체 장치의 소자격리 방법.
  16. 제15항에 있어서, 상기 실리콘막은 비정질 실리콘막 또는 다결정 실리콘막인 것을 특징으로 하는 반도체 장치의 소자격리 방법.
  17. 제13항에 있어서, 상기 측벽을 형성하는 공정은 상기 적층구조 패턴이 형성된 기판 전면에 실리콘을 증착한 후, 상기 실리콘막을 그 증착두께 이상으로 에치백함으로써 이루어지는 것을 특징으로 하는 반도체장치의 소자격리 방법.
  18. 제17항에 있어서, 상기 실리콘막은 그 표면에 형성되는 함몰부의 간각이 0.1μm 이하가 되는 두께로 형성하는 것을 특징으로 하는 반도체 장치의 소자격리 방법.
  19. 제13항에 있어서, 상기 트랜치는 상기 측벽의 표면구조가 전사된 형상으로 형성되는 것을 특징으로 하는 반도체 장치의 소자격리 방법.
  20. 제13항에 있어서, 상기 트랜치를 형성하는 공정에서 상기 측벽과 기판을 에치백하는 두께는 상기 측벽 높이 이상으로 하는 것을 특징으로 하는 반도체 장치의 소자격리 방법.
  21. 제12항에 있어서, 상기 트렌치를 형성하는 단계후에 상기 적층구조 패턴을 마스크로 이용하여 이온 주입을 실시하여 기판내에 채널 스톱영역을 형성하는 단계가 더 포함되는 것을 특징으로 하는 반도체 장치의 소자격리 방법.
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