JPH1050818A - 半導体素子の隔離膜形成方法 - Google Patents
半導体素子の隔離膜形成方法Info
- Publication number
- JPH1050818A JPH1050818A JP9134519A JP13451997A JPH1050818A JP H1050818 A JPH1050818 A JP H1050818A JP 9134519 A JP9134519 A JP 9134519A JP 13451997 A JP13451997 A JP 13451997A JP H1050818 A JPH1050818 A JP H1050818A
- Authority
- JP
- Japan
- Prior art keywords
- film
- isolation
- isolation region
- substrate
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000002955 isolation Methods 0.000 title claims abstract description 75
- 239000004065 semiconductor Substances 0.000 title claims description 20
- 230000015572 biosynthetic process Effects 0.000 title 1
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 238000000034 method Methods 0.000 claims abstract description 31
- 238000005530 etching Methods 0.000 claims abstract description 13
- 238000009413 insulation Methods 0.000 claims abstract description 12
- 230000003647 oxidation Effects 0.000 claims description 5
- 238000007254 oxidation reaction Methods 0.000 claims description 5
- 238000001020 plasma etching Methods 0.000 claims description 5
- 239000011810 insulating material Substances 0.000 claims description 3
- 238000005498 polishing Methods 0.000 claims description 3
- 238000001312 dry etching Methods 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims description 2
- 238000001039 wet etching Methods 0.000 claims description 2
- 239000012212 insulator Substances 0.000 claims 10
- 239000003963 antioxidant agent Substances 0.000 claims 3
- 230000003078 antioxidant effect Effects 0.000 claims 3
- 150000004767 nitrides Chemical class 0.000 claims 2
- 238000000059 patterning Methods 0.000 claims 1
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 16
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 16
- 230000001681 protective effect Effects 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 3
- HEMHJVSKTPXQMS-UHFFFAOYSA-M Sodium hydroxide Chemical compound [OH-].[Na+] HEMHJVSKTPXQMS-UHFFFAOYSA-M 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 239000003513 alkali Substances 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 230000003064 anti-oxidating effect Effects 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
(57)【要約】
【課題】 素子隔離領域の幅に係わらず優れた平坦性を
有する隔離膜を形成することができる半導体素子の隔離
膜形成方法を提供する。 【解決手段】 基板上に第１絶縁層を形成し、第１絶縁
層上に第２絶縁層を形成し、第１、第２絶縁層を選択的
にパターニングして第１隔離領域とその第１隔離領域よ
り相対的に広い幅を有する第２隔離領域を定め、第１隔
離領域に第３絶縁層を埋め、第２隔離領域に熱処理を介
したフィールド酸化膜を形成し、第１隔離領域に埋めら
れた第３絶縁層を除去した後に、基板の第１隔離領域を
所定の深さにエッチングしてトレンチを形成して、その
トレンチ内に第４絶縁層を埋め、第１絶縁層を除去す
る。
有する隔離膜を形成することができる半導体素子の隔離
膜形成方法を提供する。 【解決手段】 基板上に第１絶縁層を形成し、第１絶縁
層上に第２絶縁層を形成し、第１、第２絶縁層を選択的
にパターニングして第１隔離領域とその第１隔離領域よ
り相対的に広い幅を有する第２隔離領域を定め、第１隔
離領域に第３絶縁層を埋め、第２隔離領域に熱処理を介
したフィールド酸化膜を形成し、第１隔離領域に埋めら
れた第３絶縁層を除去した後に、基板の第１隔離領域を
所定の深さにエッチングしてトレンチを形成して、その
トレンチ内に第４絶縁層を埋め、第１絶縁層を除去す
る。
Description
【０００１】
【発明が属する技術分野】本発明は、半導体素子に関す
るもので、特に高集積化素子の隔離特性を向上させるこ
とができる半導体素子の隔離膜形成方法に関するもので
ある。
るもので、特に高集積化素子の隔離特性を向上させるこ
とができる半導体素子の隔離膜形成方法に関するもので
ある。
【０００２】
【従来の技術】以下、従来の半導体素子の隔離膜形成方
法を添付図面に基づき説明する。図１（ａ）ないし図１
（ｄ）は、従来の半導体素子の隔離膜形成方法に従う工
程断面図である。まず、図１（ａ）に示すように、半導
体基板１上にＣＶＤ法を用いて第１絶縁層２を形成す
る。この第１絶縁層２は１μｍの厚さに形成する。次い
で、反応性イオンエッチング（ＲＩＥ）法を用いて基板
１の表面の所定の部分が露出されるように第１絶縁層２
をパターニングして接続ホールを形成する。そして、前
記基板１を含んだ全面にＣＶＤ法を用いて０．１μｍの
厚さに第２絶縁層３を形成する。
法を添付図面に基づき説明する。図１（ａ）ないし図１
（ｄ）は、従来の半導体素子の隔離膜形成方法に従う工
程断面図である。まず、図１（ａ）に示すように、半導
体基板１上にＣＶＤ法を用いて第１絶縁層２を形成す
る。この第１絶縁層２は１μｍの厚さに形成する。次い
で、反応性イオンエッチング（ＲＩＥ）法を用いて基板
１の表面の所定の部分が露出されるように第１絶縁層２
をパターニングして接続ホールを形成する。そして、前
記基板１を含んだ全面にＣＶＤ法を用いて０．１μｍの
厚さに第２絶縁層３を形成する。
【０００３】次いで、図１（ｂ）に示すように、第２絶
縁層３をエッチバックして接続ホールの両側に側壁３ａ
を形成した後、第１絶縁層２及び側壁３ａをマスクに用
いて基板１を所定の深さエッチングする。このエッチン
グされる基板１の幅は、０．１μｍであり、エッチング
の深さは、０．５μｍである。次に、第１絶縁層２と側
壁３ａを除去して基板１の表面を露出させる。そして、
図１（ｃ）に示すように、基板１のエッチング、及び第
１絶縁層２と側壁３ａの除去による基板１の損傷を修復
するために、基板１を表面処理し、基板１の全面に２０
０Åの厚さを有する酸化膜４を熱成長させる。次いで、
その熱成長された酸化膜４上にＣＶＤ法を用いて３００
０Åの厚さを有する第３絶縁層５を形成し、第３絶縁層
５上にフォトレジストを塗布する。そして、露光及び現
像工程でフォトレジストをパターニングしてフォトレジ
ストパターン６を形成する。
縁層３をエッチバックして接続ホールの両側に側壁３ａ
を形成した後、第１絶縁層２及び側壁３ａをマスクに用
いて基板１を所定の深さエッチングする。このエッチン
グされる基板１の幅は、０．１μｍであり、エッチング
の深さは、０．５μｍである。次に、第１絶縁層２と側
壁３ａを除去して基板１の表面を露出させる。そして、
図１（ｃ）に示すように、基板１のエッチング、及び第
１絶縁層２と側壁３ａの除去による基板１の損傷を修復
するために、基板１を表面処理し、基板１の全面に２０
０Åの厚さを有する酸化膜４を熱成長させる。次いで、
その熱成長された酸化膜４上にＣＶＤ法を用いて３００
０Åの厚さを有する第３絶縁層５を形成し、第３絶縁層
５上にフォトレジストを塗布する。そして、露光及び現
像工程でフォトレジストをパターニングしてフォトレジ
ストパターン６を形成する。
【０００４】次いで、図１（ｄ）に示すように、前記フ
ォトレジストパターン６をマスクに用いて基板１の表面
を露出するように第３絶縁層５を選択的に除去する。こ
の第３絶縁層５をエッチングするときには反応性イオン
エッチング法を用いる。そして、基板１内にそれぞれイ
オン注入エネルギーを異にした三重のボロンイオン注入
を実施して素子隔離領域を形成する。このボロンイオン
の注入量は３12／cm2であり、イオン注入エネルギー
は、それぞれ１３０、１８０、そして２６０KeVであ
る。
ォトレジストパターン６をマスクに用いて基板１の表面
を露出するように第３絶縁層５を選択的に除去する。こ
の第３絶縁層５をエッチングするときには反応性イオン
エッチング法を用いる。そして、基板１内にそれぞれイ
オン注入エネルギーを異にした三重のボロンイオン注入
を実施して素子隔離領域を形成する。このボロンイオン
の注入量は３12／cm2であり、イオン注入エネルギー
は、それぞれ１３０、１８０、そして２６０KeVであ
る。
【０００５】
【発明が解決しようとする課題】しかし、上記のような
従来の半導体素子の隔離膜形成方法は、次のような問題
点がある。 第１、基板のエッチングにより基板のエッジが急傾斜に
なって電界集中による漏洩電流が発生する。 第２、隔離領域が大きなパターンを形成する場合、エッ
チングされる基板の幅が大きくなるため、隔離領域の表
面の平坦性が不良となる。 本発明は、上記の問題点を解決するためのもので、その
目的は、素子隔離領域の幅に係わらず優れた平坦性を有
する隔離膜を形成するに適する半導体素子の隔離膜形成
方法を提供することにある。本発明の他の目的は、狭い
幅を有する隔離領域と相対的に広い幅を有する隔離領域
とを１度の感光膜工程で形成して工程を簡略化すること
にある。
従来の半導体素子の隔離膜形成方法は、次のような問題
点がある。 第１、基板のエッチングにより基板のエッジが急傾斜に
なって電界集中による漏洩電流が発生する。 第２、隔離領域が大きなパターンを形成する場合、エッ
チングされる基板の幅が大きくなるため、隔離領域の表
面の平坦性が不良となる。 本発明は、上記の問題点を解決するためのもので、その
目的は、素子隔離領域の幅に係わらず優れた平坦性を有
する隔離膜を形成するに適する半導体素子の隔離膜形成
方法を提供することにある。本発明の他の目的は、狭い
幅を有する隔離領域と相対的に広い幅を有する隔離領域
とを１度の感光膜工程で形成して工程を簡略化すること
にある。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の半導体素子の隔離膜形成方法は、基板上に
第１絶縁層を形成し、その第１絶縁層上に第２絶縁層を
順次に形成した後、これらを選択的に除去してパターニ
ングし、第１隔離領域とその第１隔離領域より相対的に
広い幅を有する第２隔離領域を定め、第１隔離領域の第
１絶縁層と第２絶縁層を除去部分を第３絶縁層で埋め、
第２隔離領域に熱処理でフィールド酸化膜を形成し、第
３絶縁層を除去した後に基板上の第２絶縁層を除去し
て、第１絶縁層の除去された部分をマスクとして基板の
第１隔離領域を所定の深さにエッチングしてトレンチを
形成し、そのトレンチ内に第４絶縁層を埋める用にした
ことを特徴とする。
めの本発明の半導体素子の隔離膜形成方法は、基板上に
第１絶縁層を形成し、その第１絶縁層上に第２絶縁層を
順次に形成した後、これらを選択的に除去してパターニ
ングし、第１隔離領域とその第１隔離領域より相対的に
広い幅を有する第２隔離領域を定め、第１隔離領域の第
１絶縁層と第２絶縁層を除去部分を第３絶縁層で埋め、
第２隔離領域に熱処理でフィールド酸化膜を形成し、第
３絶縁層を除去した後に基板上の第２絶縁層を除去し
て、第１絶縁層の除去された部分をマスクとして基板の
第１隔離領域を所定の深さにエッチングしてトレンチを
形成し、そのトレンチ内に第４絶縁層を埋める用にした
ことを特徴とする。
【０００７】
【発明の実施の形態】以下、添付図面に基づき本発明の
半導体素子の隔離膜形成方法を説明する。図２は、本発
明の半導体素子のレイアウト図であり、図３は、図２の
Ａ−Ａ’線上とＢーＢ’線上での本発明の半導体素子の
隔離膜形成方法を示す工程断面図である。まず、図２
は、素子間の隔離のための隔離領域の幅が互いに異なる
場合の素子の隔離膜を示す図である。そして、図３は、
素子間の隔離のための隔離領域の幅に応じた隔離膜形成
方法を示す工程断面図であり、図２のＡ−Ａ’とＢー
Ｂ’による工程を同時に説明する。まず、図３（ａ）に
示すように、半導体基板３１上にパッド酸化膜３２を形
成し、パッド酸化膜３２上にシリコン窒化膜３３を順次
に形成して酸化防止マスク層を形成する。この酸化防止
マスク層は、前記パッド酸化膜３２とシリコン窒化膜３
３と積層させた積層膜の代わりにシリコン窒化膜とシリ
コン酸化膜の積層膜とすることができる。次いで、シリ
コン窒化膜３３上に感光膜（図示せず）を塗布した後、
前記基板３１の表面の所定の部分が露出されるようにパ
ッド酸化膜３２及びシリコン窒化膜３３を除去してパタ
ーニングし、複数の隔離領域３４、３５を定める。これ
らの隔離領域は、相対的に狭い幅を有する隔離領域３４
と相対的に広い幅を有する隔離領域３５とを同時にパタ
ーニングする。隔離領域の幅の大小は、素子の特性及び
設計に基づいて差をつける。
半導体素子の隔離膜形成方法を説明する。図２は、本発
明の半導体素子のレイアウト図であり、図３は、図２の
Ａ−Ａ’線上とＢーＢ’線上での本発明の半導体素子の
隔離膜形成方法を示す工程断面図である。まず、図２
は、素子間の隔離のための隔離領域の幅が互いに異なる
場合の素子の隔離膜を示す図である。そして、図３は、
素子間の隔離のための隔離領域の幅に応じた隔離膜形成
方法を示す工程断面図であり、図２のＡ−Ａ’とＢー
Ｂ’による工程を同時に説明する。まず、図３（ａ）に
示すように、半導体基板３１上にパッド酸化膜３２を形
成し、パッド酸化膜３２上にシリコン窒化膜３３を順次
に形成して酸化防止マスク層を形成する。この酸化防止
マスク層は、前記パッド酸化膜３２とシリコン窒化膜３
３と積層させた積層膜の代わりにシリコン窒化膜とシリ
コン酸化膜の積層膜とすることができる。次いで、シリ
コン窒化膜３３上に感光膜（図示せず）を塗布した後、
前記基板３１の表面の所定の部分が露出されるようにパ
ッド酸化膜３２及びシリコン窒化膜３３を除去してパタ
ーニングし、複数の隔離領域３４、３５を定める。これ
らの隔離領域は、相対的に狭い幅を有する隔離領域３４
と相対的に広い幅を有する隔離領域３５とを同時にパタ
ーニングする。隔離領域の幅の大小は、素子の特性及び
設計に基づいて差をつける。
【０００８】次いで、図３（ｂ）に示すように、シリコ
ン窒化膜３３上にＣＶＤ法を利用して絶縁材からなる保
護膜３６を形成する。この保護膜３６の物質はシリコン
窒化物とシリコン酸化物のうちのいずれか１つであり、
保護膜３６の厚さは、隔離領域３４のパッド酸化膜３２
とシリコン窒化膜３３とが選択的に除去された相対的に
狭い幅を有する部分が、保護膜３６によって十分に埋め
込まれる厚さとする。次いで、前記保護膜３６をエッチ
ングする。相対的に広い幅を有する隔離領域３５の両
側、すなわちパターン化されたパッド酸化膜３２とシリ
コン窒化膜３３の側面には保護膜側壁３６ａが形成され
る。保護膜のエッチングは、等方性エッチング又は異方
性エッチングを利用することができる。等方性エッチン
グを利用する場合は、エッチングの程度に基づいて側壁
が形成されない可能性もある。側壁が形成された場合で
も、パッド酸化膜３２及びシリコン窒化膜３３の側面の
全体ではなく側面の下部にのみ保護膜側壁３６ａを形成
する。この保護膜側壁３６ａは形成されなくてもよい。
これに対して、相対的に狭い幅を有する隔離領域３４は
保護膜により埋められるようにする。
ン窒化膜３３上にＣＶＤ法を利用して絶縁材からなる保
護膜３６を形成する。この保護膜３６の物質はシリコン
窒化物とシリコン酸化物のうちのいずれか１つであり、
保護膜３６の厚さは、隔離領域３４のパッド酸化膜３２
とシリコン窒化膜３３とが選択的に除去された相対的に
狭い幅を有する部分が、保護膜３６によって十分に埋め
込まれる厚さとする。次いで、前記保護膜３６をエッチ
ングする。相対的に広い幅を有する隔離領域３５の両
側、すなわちパターン化されたパッド酸化膜３２とシリ
コン窒化膜３３の側面には保護膜側壁３６ａが形成され
る。保護膜のエッチングは、等方性エッチング又は異方
性エッチングを利用することができる。等方性エッチン
グを利用する場合は、エッチングの程度に基づいて側壁
が形成されない可能性もある。側壁が形成された場合で
も、パッド酸化膜３２及びシリコン窒化膜３３の側面の
全体ではなく側面の下部にのみ保護膜側壁３６ａを形成
する。この保護膜側壁３６ａは形成されなくてもよい。
これに対して、相対的に狭い幅を有する隔離領域３４は
保護膜により埋められるようにする。
【０００９】次いで、図３（ｃ）に示すように、８００
℃以上の酸化性雰囲気で熱酸化を実施して、相対的に広
い幅を有する隔離領域３５に３０００〜５０００Åの厚
さを有するフィールド酸化膜３７を形成する。このと
き、相対的に狭い幅を有する隔離領域３４は保護膜３６
で埋められているため、熱酸化時に酸化膜が形成されな
い。次いで、図３（ｄ）に示すように、保護膜３６を除
去し、ついでシリコン窒化膜３３を除去する。そして、
パッド酸化膜３２をマスクに用いて基板３１を一定の深
さにエッチングしてトレンチ３８を形成する。このと
き、相対的に広い幅を有する隔離領域３５にはフィール
ド酸化膜３７によって基板３１が露出されないので、基
板３１はエッチングされない。
℃以上の酸化性雰囲気で熱酸化を実施して、相対的に広
い幅を有する隔離領域３５に３０００〜５０００Åの厚
さを有するフィールド酸化膜３７を形成する。このと
き、相対的に狭い幅を有する隔離領域３４は保護膜３６
で埋められているため、熱酸化時に酸化膜が形成されな
い。次いで、図３（ｄ）に示すように、保護膜３６を除
去し、ついでシリコン窒化膜３３を除去する。そして、
パッド酸化膜３２をマスクに用いて基板３１を一定の深
さにエッチングしてトレンチ３８を形成する。このと
き、相対的に広い幅を有する隔離領域３５にはフィール
ド酸化膜３７によって基板３１が露出されないので、基
板３１はエッチングされない。
【００１０】次いで、図３（ｅ）に示すように、パッド
酸化膜３２を除去し、基板３１の全面に第３絶縁層３９
を形成する。ここで、前記第３絶縁層３９は、シリコン
酸化膜又はシリコン窒化膜のうちのいずれか１つを使用
する。次いで、前記第３絶縁層３９をエッチバックして
基板３１に形成されたトレンチ３８を埋めることにより
隔離膜を形成し、トレンチ３８以外の第３絶縁層３９を
除去すると、本発明の半導体素子の隔離膜形成工程が完
了される。
酸化膜３２を除去し、基板３１の全面に第３絶縁層３９
を形成する。ここで、前記第３絶縁層３９は、シリコン
酸化膜又はシリコン窒化膜のうちのいずれか１つを使用
する。次いで、前記第３絶縁層３９をエッチバックして
基板３１に形成されたトレンチ３８を埋めることにより
隔離膜を形成し、トレンチ３８以外の第３絶縁層３９を
除去すると、本発明の半導体素子の隔離膜形成工程が完
了される。
【００１１】この基板３１に形成されたトレンチ３８を
埋める第３絶縁層３９のエッチバック方法としては、等
方性乾式エッチングや湿式エッチングを利用し、ＣＦ4
又はＳＦ6 等のガスを用いたプラズマエッチングを利用
する。又、化学機械的鏡面研磨（ＣＭＰ）法が利用可能
である。その際、ＣＭＰ法はアルミナ、シリカ等の研磨
粒子と水酸化カリウム、水酸化ナトリウム等のアルカリ
の含まれた研磨液を使用する。
埋める第３絶縁層３９のエッチバック方法としては、等
方性乾式エッチングや湿式エッチングを利用し、ＣＦ4
又はＳＦ6 等のガスを用いたプラズマエッチングを利用
する。又、化学機械的鏡面研磨（ＣＭＰ）法が利用可能
である。その際、ＣＭＰ法はアルミナ、シリカ等の研磨
粒子と水酸化カリウム、水酸化ナトリウム等のアルカリ
の含まれた研磨液を使用する。
【００１２】
【発明の効果】上述したように、本発明の半導体素子の
隔離膜形成方法は、次のような効果がある。第１に、相
対的に狭い幅を有する隔離領域には基板に対して垂直に
隔離膜を形成するので、素子の絶縁特性をよくして信頼
性を向上させることができる。第２に、狭い幅を有する
隔離領域と相対的に広い幅を有する隔離領域とを一度の
感光膜工程で形成するので、工程を簡略化することがで
きる。
隔離膜形成方法は、次のような効果がある。第１に、相
対的に狭い幅を有する隔離領域には基板に対して垂直に
隔離膜を形成するので、素子の絶縁特性をよくして信頼
性を向上させることができる。第２に、狭い幅を有する
隔離領域と相対的に広い幅を有する隔離領域とを一度の
感光膜工程で形成するので、工程を簡略化することがで
きる。
【図１】 従来の半導体素子の隔離膜形成方法を示す工
程断面図。
程断面図。
【図２】 本発明の半導体素子のレイアウト図。
【図３】 、図２のＡ−Ａ’とＢーＢ’線上の本発明の
半導体素子の隔離膜形成方法を示す工程断面図。
半導体素子の隔離膜形成方法を示す工程断面図。
３１ 基板、 ３２ 第１絶縁層、 ３３ 第２
絶縁層、 ３４ 第１隔離領域、 ３５ 第２隔離
領域、 ３６ 保護膜、 ３６ａ 側壁 ３７ フィールド酸化膜、 ３８ トレンチ、 ３
９ 第３絶縁層。
絶縁層、 ３４ 第１隔離領域、 ３５ 第２隔離
領域、 ３６ 保護膜、 ３６ａ 側壁 ３７ フィールド酸化膜、 ３８ トレンチ、 ３
９ 第３絶縁層。
Claims (5)
- 【請求項１】 基板上に第１絶縁物と第２絶縁物を順次
に形成した後にこれらを選択的に除去してパターニング
して第１隔離領域と第１隔離領域より相対的に広い幅を
有する第２隔離領域を定める工程と、 第１絶縁物と第２絶縁物を選択的に除去して定めた前記
第１隔離領域の第１絶縁物と第２絶縁物が除去された部
分に第３絶縁層を埋める工程と、 フィールド酸化を施して、基板の前記第２隔離領域に隔
離膜を形成する工程と、 前記第２、第３絶縁物を除去した後、基板の第１隔離領
域を一定の深さにエッチングしてトレンチを形成する工
程と、 前記トレンチ内に第４絶縁層を埋めて隔離膜を形成する
工程と、を備えることを特徴とする半導体素子の隔離膜
形成方法。 - 【請求項２】 前記第１絶縁物と第２絶縁物は、酸化膜
・窒化膜又は窒化膜・酸化膜を積層して形成することを
特徴とする請求項１に記載の半導体素子の隔離膜形成方
法。 - 【請求項３】 前記トレンチ内へ第４絶縁物を埋める工
程は、 前記基板の全面に第４絶縁物を形成する工程と、 等方性乾式エッチング又は湿式エッチング又はプラズマ
エッチングを利用してトレンチ内以外の第４絶縁物を除
去する工程と、を備えることを特徴とする請求項１に記
載の半導体素子の隔離膜形成方法。 - 【請求項４】 第４絶縁層の除去は、化学機械的鏡面研
磨法を用いることを特徴とする請求項３に記載の半導体
素子の隔離膜形成方法。 - 【請求項５】 半導体基板上に酸化防止膜を形成する工
程と、 前記酸化防止膜をパターニングして選択的に除去して第
１隔離領域と第２隔離領域を定める工程と、 前記第１隔離領域の酸化防止膜が除去された部分を第１
絶縁材で埋める工程と、 フィールド酸化を施して前記第２隔離領域に隔離膜を形
成する工程と、 前記絶縁膜を除去した後、第１隔離領域にトレンチを形
成する工程と、 前記トレンチを第２絶縁材で埋める工程と、を備えるこ
とを特徴とする半導体素子の隔離膜形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR24092/1996 | 1996-06-26 | ||
| KR1019960024092A KR980006053A (ko) | 1996-06-26 | 1996-06-26 | 반도체장치의 격리막 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1050818A true JPH1050818A (ja) | 1998-02-20 |
Family
ID=19463615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9134519A Pending JPH1050818A (ja) | 1996-06-26 | 1997-05-09 | 半導体素子の隔離膜形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH1050818A (ja) |
| KR (1) | KR980006053A (ja) |
| DE (1) | DE19700854B4 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000041419A (ko) * | 1998-12-22 | 2000-07-15 | 김영환 | 트렌치 형성 공정 및 로코스 공정을 이용한 반도체 소자의 소자분리막 형성 방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100824632B1 (ko) * | 2006-08-31 | 2008-04-25 | 동부일렉트로닉스 주식회사 | 90ｎｍ 디자인 룰에 따른 반도체 소자 형성방법 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53148389A (en) * | 1977-05-31 | 1978-12-23 | Fujitsu Ltd | Manufacture for semiconductor device |
| JPH05206263A (ja) * | 1992-01-29 | 1993-08-13 | Sharp Corp | 半導体装置の製造方法 |
| JPH06151578A (ja) * | 1992-11-04 | 1994-05-31 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPH06302681A (ja) * | 1993-04-12 | 1994-10-28 | Fuji Electric Co Ltd | ウエハの誘電体分離方法 |
| JPH0799237A (ja) * | 1993-06-24 | 1995-04-11 | Northern Telecom Ltd | 集積回路の製造方法 |
| JPH07135247A (ja) * | 1993-11-10 | 1995-05-23 | Citizen Watch Co Ltd | 半導体装置の製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2598557B1 (fr) * | 1986-05-09 | 1990-03-30 | Seiko Epson Corp | Procede de fabrication d'une region d'isolation d'element d'un dispositif a semi-conducteurs |
| US4842675A (en) * | 1986-07-07 | 1989-06-27 | Texas Instruments Incorporated | Integrated circuit isolation process |
| JP2641781B2 (ja) * | 1990-02-23 | 1997-08-20 | シャープ株式会社 | 半導体素子分離領域の形成方法 |
| US5272117A (en) * | 1992-12-07 | 1993-12-21 | Motorola, Inc. | Method for planarizing a layer of material |
-
1996
- 1996-06-26 KR KR1019960024092A patent/KR980006053A/ko not_active Application Discontinuation
-
1997
- 1997-01-13 DE DE19700854A patent/DE19700854B4/de not_active Expired - Fee Related
- 1997-05-09 JP JP9134519A patent/JPH1050818A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53148389A (en) * | 1977-05-31 | 1978-12-23 | Fujitsu Ltd | Manufacture for semiconductor device |
| JPH05206263A (ja) * | 1992-01-29 | 1993-08-13 | Sharp Corp | 半導体装置の製造方法 |
| JPH06151578A (ja) * | 1992-11-04 | 1994-05-31 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPH06302681A (ja) * | 1993-04-12 | 1994-10-28 | Fuji Electric Co Ltd | ウエハの誘電体分離方法 |
| JPH0799237A (ja) * | 1993-06-24 | 1995-04-11 | Northern Telecom Ltd | 集積回路の製造方法 |
| JPH07135247A (ja) * | 1993-11-10 | 1995-05-23 | Citizen Watch Co Ltd | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000041419A (ko) * | 1998-12-22 | 2000-07-15 | 김영환 | 트렌치 형성 공정 및 로코스 공정을 이용한 반도체 소자의 소자분리막 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR980006053A (ko) | 1998-03-30 |
| DE19700854A1 (de) | 1998-01-02 |
| DE19700854B4 (de) | 2007-04-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5989977A (en) | Shallow trench isolation process | |
| US6727150B2 (en) | Methods of forming trench isolation within a semiconductor substrate including, Tshaped trench with spacers | |
| KR100407567B1 (ko) | 덴트 없는 트렌치 격리 형성 방법 | |
| KR100230815B1 (ko) | 반도체 메모리 소자 격리 방법 | |
| JPH1050818A (ja) | 半導体素子の隔離膜形成方法 | |
| US20010012675A1 (en) | Shallow trench isolation process | |
| JP3114062B2 (ja) | 半導体装置の隔離膜形成方法 | |
| KR20000020382A (ko) | 트렌치 소자 분리영역을 갖는 반도체소자 및 그 제조방법 | |
| KR100470161B1 (ko) | 트렌치를 이용한 반도체 소자분리막 제조 방법 | |
| KR20050028618A (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR100588642B1 (ko) | 트렌치 코너 라운딩 향상 방법 | |
| KR19990006000A (ko) | 반도체 소자의 소자분리막 제조방법 | |
| KR0161888B1 (ko) | 반도체장치의 소자격리방법 | |
| KR100629694B1 (ko) | 반도체 소자 제조 방법 | |
| KR100312983B1 (ko) | 반도체장치의소자분리막형성방법 | |
| KR100223825B1 (ko) | 반도체 소자의 격리영역 형성방법 | |
| KR20060128152A (ko) | 반도체 소자의 제조방법 | |
| KR100979713B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR20010003615A (ko) | 반도체 소자의 트렌치형 소자분리막 형성방법 | |
| KR20040004873A (ko) | 반도체 소자의 트렌치형 소자분리막 형성방법 | |
| KR20010027434A (ko) | 에스오아이 반도체 소자 분리 방법 | |
| KR20030000490A (ko) | 반도체소자의 제조방법 | |
| KR20030000132A (ko) | 반도체소자의 소자분리절연막 형성방법 | |
| KR19980072922A (ko) | 트렌치 격리구조를 갖는 반도체 장치 제조방법 | |
| KR20040004866A (ko) | 반도체 소자의 트렌치형 소자분리막 형성방법 |