KR100471406B1 - 트렌치 소자분리 공정을 이용한 반도체 소자 제조방법 - Google Patents

Abstract

본 발명은 반도체 기술에 관한 것으로, 특히 트렌치 소자분리 공정을 이용한 반도체 소자 제조방법에 관한 것이며, 트렌치 소자분리 공정 후의 후속 열산화 공정에 의해 기판에 유발되는 스트레스를 억제하기 위해 실시되는 NH₃ 열처리에 의한 활성 영역 가장자리에서의 게이트 산화막 씨닝 현상을 방지할 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다. 본 발명은 트렌치 형성 및 트렌치 측벽 산화막 형성 후, 종래와 같이 NH₃ 열처리를 실시하여 트렌치 측벽 산화막과 반도체 기판의 계면에 질화층을 형성하고, 게이트 산화 전 희생산화 공정시 희생산화막을 종전에 비해 두껍게 형성하고 희생산화막 제거시 활성 영역 가장자리 부분의 질화층이 함께 제거되도록 함으로써 그 부분에서의 게이트 산화막 씨닝 현상을 방지하는 기술이다.

Description

트렌치 소자분리 공정을 이용한 반도체 소자 제조방법{method of fabricating semiconductor device using trench type isolation process}

본 발명은 반도체 기술에 관한 것으로, 특히 트렌치 소자분리 공정을 이용한 반도체 소자 제조방법에 관한 것이다.

트렌치 소자분리(shallow trench isolation, STI) 공정은 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인과, 버즈비크(bird's beak)에 따른 활성 영역의 감소와 같은 문제점을 근본적으로 해결할 수 있는 소자분리 공정으로 부각되고 있으며, 1G DRAM 또는 4G DRAM급 이상의 초고집적 반도체 소자 제조 공정에의 적용이 유망한 기술이다.

종래의 STI 공정은 실리콘 기판 상에 패드 산화막 및 질화막을 형성하고, 이를 선택 식각하여 트렌치 마스크를 형성한 다음, 패터닝된 질화막을 식각 마스크로 사용하여 실리콘 기판을 건식 식각함으로써 트렌치를 형성한다. 계속하여, 일련의 트렌치 측벽 희생산화 공정(건식 식각에 의한 실리콘 표면의 식각 결함의 제거 목적) 및 트렌치 측벽 재산화 공정을 실시하고, 트렌치 매립용 산화막을 증착하여 트렌치를 매립하고, 화학·기계적 연마(chemical mechanical polishing, CMP) 공정을 실시한다. 이어서, 질화막 및 패드 산화막을 제거하여 소자 분리막을 형성한다.

그런데, 이와 같은 종래의 트렌치 소자분리 공정은 계속되는 후속 열산화 공정(예컨대, 반도체 메모리소자 제조 공정에서는 스크린(screen) 산화막 형성 공정, 게이트 희생산화 공정, 및 게이트 산화막 형성 공정 등)을 실시할 때, 트렌치 내부로 산화 가스가 확산되어 트렌치 측벽의 실리콘과 반응하여 산화물을 형성하게 된다. 트렌치가 산화물로 채워져 있는 상태에서 실리콘이 산화되는 것이므로 산화되면서 부피 팽창을 해야하는 실리콘은 더 이상 부피 팽창을 할 수 없기 때문에 기판에 스트레스(stress)를 유발시킬 수밖에 없다. 이렇게 발생된 스트레스는 실리콘 격자에 변형을 유발하고, 이러한 격자 변형은 전자와 정공의 재결합 위치를 제공하게 된다. 이러한 전자와 정공의 재결합은 트렌치 측벽에서의 누설전류 원인이 되어 소자의 전기적 성질을 열화시키는 요인이 된다.

이러한 문제점을 해결하기 위하여, 트렌치 측벽 재산화 공정 후 NH₃ 분위기에서 열처리를 실시하여 열산화막과 실리콘 계면에 질화층을 형성하는 기술이 본 출원인에 의해 특허출원(출원번호 제98-40509호)된 바 있다.

이와 같이 NH₃ 열처리를 실시하면 후속 산화 공정시 트렌치 측벽의 산화를 억제하여 접합 누설전류를 감소시키는 효과가 있으나, NH₃ 열처리시 트렌치 상부 모서리 부분의 활성 영역에까지 질소가 침투하여 게이트 산화막 형성시 활성 영역 가장자리에서 게이트 산화막이 얇게 형성되는 게이트 산화막 씨닝(thinning) 현상을 유발하여 게이트 산화막 특성을 열화시키는 문제점이 있었다.

첨부된 도면 도 1은 종래기술에 따라 형성된 필드 산화막 및 게이트 산화막의 단면을 도시한 것으로, 트렌치 측벽 재산화 공정 후 NH₃ 분위기에서 열처리를 실시하여 열산화막과 실리콘 기판(10)의 계면에 질화층(11)을 형성할 때 활성 영역 가장자리의 패드 산화막과 실리콘 기판(10)의 계면에도 질화층(11)이 형성되기 때문에 후속 게이트 산화막(13)을 형성시 활성 영역 가장자리에서 게이트 산화막 씨닝 현상이 나타남을 나타내고 있다. 미설명 도면 부호 '12'는 필드 산화막을 나타낸 것이다.

본 발명은 트렌치 소자분리 공정 후의 후속 열산화 공정에 의해 기판에 유발되는 스트레스를 억제하기 위해 실시되는 NH₃ 열처리에 의한 활성 영역 가장자리에서의 게이트 산화막 씨닝 현상을 방지할 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다.

상기의 기술적 과제를 달성하기 위한 본 발명의 특징적인 반도체 소자 제조방법은, 반도체 기판의 소자분리 영역에 트렌치를 형성하는 제1 단계; 상기 트렌치 내부 표면을 덮는 열산화막을 형성하는 제2 단계; NH₃ 분위기에서 열처리를 실시하여 상기 반도체 기판과 상기 열산화막의 계면 부분에 질화층을 형성하는 제3 단계; 상기 트렌치 내에 매립된 필드 산화막을 형성하는 제4 단계; 상기 반도체 기판의 활성 영역에 게이트 희생산화막을 형성하되, 상기 활성 영역 가장자리의 상기 반도체 기판에 형성된 상기 질화층이 산화되도록 충분한 두께로 형성하는 제5 단계; 상기 희생산화막을 제거하여 상기 활성 영역 가장자리의 상기 반도체 기판에 형성된 상기 질화층을 제거하는 제6 단계; 및 상기 활성 영역의 상기 반도체 기판에 게이트 산화막을 형성하는 제7 단계를 포함하여 이루어진다.

본 발명은 트렌치 형성 및 트렌치 측벽 산화막 형성 후, 종래와 같이 NH₃ 열처리를 실시하여 트렌치 측벽 산화막과 반도체 기판의 계면에 질화층을 형성하고, 게이트 산화 전 희생산화 공정시 희생산화막을 종전에 비해 두껍게 형성하고 희생산화막 제거시 활성 영역 가장자리 부분의 질화층이 함께 제거되도록 함으로써 그 부분에서의 게이트 산화막 씨닝 현상을 방지하는 기술이다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.

첨부된 도면 도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체 소자 제조 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.

본 실시예에 따른 공정은, 우선 도 2a에 도시된 바와 같이 실리콘 기판(20)을 선택적으로 식각하여 트렌치를 형성한다. 구체적으로는, 실리콘 기판(20) 상에 패드 산화막(21) 및 질화막(22)을 각각 50∼200Å 및 1000∼3000Å의 두께로 차례로 형성하고, 소자분리 마스크 공정 및 식각 공정을 통해 질화막(22) 및 패드 산화막(21)을 선택적으로 식각한 다음, 질화막(22)을 식각 마스크로 사용하여 실리콘 기판(20)을 1500∼4000Å 식각함으로써 트렌치를 형성한다.

다음으로, 트렌치 식각에 의한 실리콘 기판(20) 표면의 식각 손상을 제거하기 위하여 통상적으로 실시되는 트렌치 측벽 희생산화 및 희생산화막 습식 제거 공정을 실시한 다음, 도 2b에 도시된 바와 같이 다시 트렌치 측벽 재산화 공정을 실시하여 50∼200Å 두께의 열산화막(23)을 형성한다. 이때, 트렌치 측벽 재산화 공정은 건식 또는 습식 산화법을 사용할 수 있으며, 물론 희생산화 공정을 생략하는 것도 가능하나, 소자의 특성을 향상시키기 위해서는 이를 실시하는 것이 바람직하다.

계속하여, 도 2c에 도시된 바와 같이 NH₃ 분위기에서 열처리를 실시한다. 이때, 열처리는 900∼1100℃의 온도로 수행되며, 이러한 열처리에 의해 열산화막(23)과 실리콘 기판(20)의 계면에 질화층(24)(도면의 빗금 부위)이 형성된다. 이와 같이 형성된 질화층(24)은 후속 열산화 공정시 산화 가스가 실리콘 기판(20)으로 침투하는 것을 억제하는 역할을 한다. 이때, 패드 산화막(21)과 실리콘 기판(20)의 계면을 따라 질소가 확산되어 활성 영역의 가장자리에도 질화층(24)이 형성된다. 또한, NH₃ 열처리 후, 1000℃ 이상의 온도에서 N₂ 분위기로 추가적인 열처리를 더 실시할 수도 있다.

이어서, 도 2d에 도시된 바와 같이 트렌치 매립 산화막(25)을 증착하여 트렌치를 매립하고 화학·기계적 연마(CMP) 공정 또는 에치-백(etch-back) 공정을 실시하여 트렌치 내부에만 산화막(25)이 잔류되도록 평탄화를 이루고, 질화막(22)을 제거하여 소자분리 공정을 완료한다.

다음으로, 도 2e에 도시된 바와 같이 게이트 희생산화 공정을 실시하여 실리콘 기판(20)의 활성 영역에 게이트 희생산화막(26)을 형성한다. 이때, 게이트 희생산화막(26)은 활성 영역 가장자리(A)에 형성된 질화층(24)을 산화시킬 만큼 충분한 두께(50∼100Å)로 형성한다.

계속하여, 도 2f에 도시된 바와 같이 게이트 희생산화막(26)을 습식 제거하고, 활성 영역 상에 게이트 산화막(27)을 형성한다. 이때, 게이트 희생산화막(26)의 제거와 함께 활성 영역 가장자리(A)의 질화층(24)이 제거되므로, 게이트 산화막 씨닝 현상이 나타나지 않게 된다.

첨부된 도면 도 3a는 종래기술(NH₃ 열처리)에 따른 에리어(area) 패턴(400×400㎛²의 활성영역)의 게이트 산화막(60Å)의 CCST(constant current stress test) 결과를 도시한 것이며, 도 3b는 종래기술(NH₃ 열처리)에 따른 에지(edge) 패턴(10×10㎛²의 활성영역이 1000개 모여 있음)의 게이트 산화막(60Å)의 CCST 결과를 도시한 것이다. 참고적으로, CCST는 테스트 패턴(에리어 패턴/에지 패턴)에 일정 전류를 가하고, 게이트 산화막이 깨져 브레이크다운(breakdown)이 일어나는 시점까지 걸리는 시간을 체크하는 테스트로, 그 시간이 길수록 게이트 산화막의 특성이 좋다고 할 수 있다.

첨부된 도면 도 3c는 종래기술(NH₃ 열처리)에 따른 테스트 패턴의 GOI(gate oxide integrity) 테스트 결과를 도시한 것으로, GOI 테스트는 8메가 테스트 셀 어레이를 통째로 덮어서 전압을 두번 가해 주었을 때 취약한 게이트 산화막이 존재하는 경우 트랜지스터 구조가 깨져서 브레이크다운이 일어나는데, 이때의 전압을 게이트 산화막의 두께로 나눈 값을 브레이크다운 전압으로 나타내며, 이 브레이크다운 전압이 클수록 게이트 산화막의 특성이 좋다고 할 수 있다.

상기 도 3a 내지 도 3c를 참조하면, NH₃ 열처리만을 적용하는 경우 접합 누설전류 특성은 개선되나, 베이스 라인(base line, NH₃ 열처리를 실시하지 않는 경우)과 비교할 때 게이트 산화막의 특성에 열화를 가져올 수 있음을 확인할 수 있다.

첨부된 도면 도 4a는 본 발명(NH₃ 열처리 + 활성영역 에지의 질화층 제거)에 따른 에리어 패턴(400×400㎛²의 활성영역)의 게이트 산화막(50Å)의 CCST 결과를 도시한 것이며, 도 4b는 본 발명(NH₃ 열처리 + 활성영역 에지의 질화층 제거)에 따른 에지 패턴(10×10㎛²의 활성영역이 1000개 모여 있음)의 게이트 산화막(50Å)의 CCST 결과를 도시한 것이다. 그리고, 첨부된 도면 도 4c는 본 발명(NH₃ 열처리 + 활성영역 에지의 질화층 제거)에 따른 테스트 패턴의 GOI 테스트 결과를 도시한 것으로, GOI 테스트는 상기 도 3c와 같은 조건으로 실시하였다.

상기 도 4a 내지 도 4c를 참조하면, 베이스 라인(base line, NH₃ 열처리를 실시하지 않는 경우)과 비교할 때 거의 동일한 게이트 산화막의 특성을 나타냄을 확인할 수 있다. 특히, 도 4c에 도시된 GOI 테스트 결과는 베이스 라인(base line, NH₃ 열처리를 실시하지 않는 경우)과 본 발명에 따른 경우가 정확히 일치함을 확인할 수 있다. 이 경우에도, NH₃ 열처리를 실시하므로 접합 누설전류 특성의 개선 효과는 얻을 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

전술한 본 발명은 NH₃ 열처리를 통해 트렌치형 소자 분리막 형성 후의 후속 산화 공정시 산화 가스가 반도체 기판으로 침투되는 것을 억제하여 기판에 유발되는 스트레스 및 격자 결함을 완화시킴으로써 접합 누설전류를 감소시킴은 물론, 활성 영역 가장자리에서의 게이트 산화막 씨닝 현상을 방지함으로써 반도체 소자의 특성 저하를 방지할 수 있다.

도 1은 종래기술에 따라 형성된 필드 산화막 및 게이트 산화막의 단면도.

도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체 소자 제조 공정도.

도 3a는 종래기술(NH₃ 열처리)에 따른 에리어(area) 패턴(400×400㎛²의 활성영역)의 게이트 산화막(60Å)의 CCST(constant current stress test) 결과를 도시한 그래프.

도 3b는 종래기술(NH₃ 열처리)에 따른 에지(edge) 패턴(10×10㎛²의 활성영역이 1000개 모여 있음)의 게이트 산화막(60Å)의 CCST 결과를 도시한 그래프.

도 3c는 종래기술(NH₃ 열처리)에 따른 테스트 패턴의 GOI(gate oxide integrity) 테스트 결과를 도시한 그래프.

도 4a는 본 발명(NH₃ 열처리 + 활성영역 에지의 질화층 제거)에 따른 에리어 패턴(400×400㎛²의 활성영역)의 게이트 산화막(50Å)의 CCST 결과를 도시한 그래프.

도 4b는 본 발명(NH₃ 열처리 + 활성영역 에지의 질화층 제거)에 따른 에지 패턴(10×10㎛²의 활성영역이 1000개 모여 있음)의 게이트 산화막(50Å)의 CCST 결과를 도시한 그래프.

도 4c는 본 발명(NH₃ 열처리 + 활성영역 에지의 질화층 제거)에 따른 테스트 패턴의 GOI 테스트 결과를 도시한 그래프.

* 도면의 주요 부분에 대한 부호의 설명

20 : 실리콘 기판 21 : 패드 산화막

22 : 질화막 23 : 열산화막

24 : 질화층 25 : 트렌치 매립 산화막

26 : 게이트 희생산화막 27 : 게이트 산화막

Claims (6)

1. 반도체 기판의 소자분리 영역에 트렌치를 형성하는 제1 단계;

   상기 트렌치 내부 표면을 덮는 열산화막을 형성하는 제2 단계;

   NH₃ 분위기에서 열처리를 실시하여 상기 반도체 기판과 상기 열산화막의 계면 부분에 질화층을 형성하는 제3 단계;

   상기 트렌치 내에 매립된 필드 산화막을 형성하는 제4 단계;

   상기 반도체 기판의 활성 영역에 게이트 희생산화막을 형성하되, 상기 활성 영역 가장자리의 상기 반도체 기판에 형성된 상기 질화층이 산화되도록 충분한 두께로 형성하는 제5 단계;

   상기 희생산화막을 제거하여 상기 활성 영역 가장자리의 상기 반도체 기판에 형성된 상기 질화층을 제거하는 제6 단계; 및

   상기 활성 영역의 상기 반도체 기판에 게이트 산화막을 형성하는 제7 단계

   를 포함하여 이루어진 반도체 소자 제조방법.
2. 제1항에 있어서,

   상기 제3 단계 수행 후,

   N₂ 분위기에서 열처리를 실시하는 제8 단계를 더 포함하여 이루어진 반도체 소자 제조방법.
3. 제1항 또는 제2항에 있어서,

   상기 제1 단계 수행 후,

   트렌치 측벽 희생산화막을 형성하는 제9 단계와,

   상기 트렌치 측벽 희생산화막을 제거하는 제10 단계를 더 포함하여 이루어진 것을 특징으로 하는 반도체 소자 제조방법.
4. 제1항에 있어서,

   상기 NH₃ 분위기에서의 열처리가,

   900∼1100℃의 온도에서 수행되는 것을 특징으로 하는 반도체 소자 제조방법.
5. 제2항에 있어서,

   상기 N₂ 분위기에서의 열처리가,

   적어도 1000℃의 온도에서 수행되는 것을 특징으로 하는 반도체 소자 제조방법.
6. 제4항 또는 제5항에 있어서,

   상기 게이트 희생산화막이,

   50∼200Å 두께인 것을 특징으로 하는 반도체 소자 제조방법.